JP2536136B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2536136B2 JP2536136B2 JP1068908A JP6890889A JP2536136B2 JP 2536136 B2 JP2536136 B2 JP 2536136B2 JP 1068908 A JP1068908 A JP 1068908A JP 6890889 A JP6890889 A JP 6890889A JP 2536136 B2 JP2536136 B2 JP 2536136B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、内部で書込みパルスを形成する信号形成回
路が備えられた半導体記憶装置に関し、特に、通常のク
ロック周波数の整数倍の周波数の書込み制御クロックパ
ルスを受け、このクロックパルスの周期の整数倍に準拠
したパルス幅の信号を形成する回路が備えられた半導体
記憶装置に関する。
路が備えられた半導体記憶装置に関し、特に、通常のク
ロック周波数の整数倍の周波数の書込み制御クロックパ
ルスを受け、このクロックパルスの周期の整数倍に準拠
したパルス幅の信号を形成する回路が備えられた半導体
記憶装置に関する。
［従来の技術］ 書込み制御信号▲▼を受けて書込みパルスを形成
する内部回路を備えた従来の半導体記憶装置としては、
特開昭62−250583号公報に記載されたものが知られてい
る。以下、第６図、第７図を参照してこの従来技術につ
いて説明する。第６図に示したものは、バイポーラSRAM
に関するものであって、同図において、アドレスラッチ
ALTに取り込まれたアドレス信号ADDはデコーダDECに供
給され、デコーダはメモリアレイMA内の１つのメモリセ
ルを選択状態にさせる選択信号を出力する。データ書込
み時には第７図で示すタイミングで書込み制御信号▲
▼が供給されると、この信号は遅延回路DLY1で遅延し
たクロックCLKのタイミングでラッチ回路LTに取り込ま
れる。ラッチ回路LTからは▲▼と逆相の信号Ａと同
相の信号Ｂとが出力され、この同相の信号Ｂは、遅延回
路DLY2で遅延された信号Ｂ′とされる。信号ＡとＢ′と
はANDゲートＧに供給されここで書込みパルスWPを形成
する。ライトアンプWAは書込みパルスWPの供給を受けて
駆動され、その時、データ入力バッファDIBに入力され
ている入力データに応じた一対の相補的な書込みデータ
信号をメモリアレイMAへ供給し、その時デコーダDECに
よって選択状態とされているメモリセルに対して書込み
を行う。その後ラッチ回路LTは、次のサイクルの動作に
備えて信号Ｂ′の遅延回路DLY3（遅延時間:tset）によ
る遅延信号Ｃによってセットされる。
する内部回路を備えた従来の半導体記憶装置としては、
特開昭62−250583号公報に記載されたものが知られてい
る。以下、第６図、第７図を参照してこの従来技術につ
いて説明する。第６図に示したものは、バイポーラSRAM
に関するものであって、同図において、アドレスラッチ
ALTに取り込まれたアドレス信号ADDはデコーダDECに供
給され、デコーダはメモリアレイMA内の１つのメモリセ
ルを選択状態にさせる選択信号を出力する。データ書込
み時には第７図で示すタイミングで書込み制御信号▲
▼が供給されると、この信号は遅延回路DLY1で遅延し
たクロックCLKのタイミングでラッチ回路LTに取り込ま
れる。ラッチ回路LTからは▲▼と逆相の信号Ａと同
相の信号Ｂとが出力され、この同相の信号Ｂは、遅延回
路DLY2で遅延された信号Ｂ′とされる。信号ＡとＢ′と
はANDゲートＧに供給されここで書込みパルスWPを形成
する。ライトアンプWAは書込みパルスWPの供給を受けて
駆動され、その時、データ入力バッファDIBに入力され
ている入力データに応じた一対の相補的な書込みデータ
信号をメモリアレイMAへ供給し、その時デコーダDECに
よって選択状態とされているメモリセルに対して書込み
を行う。その後ラッチ回路LTは、次のサイクルの動作に
備えて信号Ｂ′の遅延回路DLY3（遅延時間:tset）によ
る遅延信号Ｃによってセットされる。
［発明が解決しようとする問題点］ 上述した従来の半導体記憶装置においては、書込みパ
ルス信号WPの幅tWは遅延回路DLY2の遅延時間tDに等しく
なっている。いま、サンプルごとのメモリセルの最小書
込み可能パルス幅tWEminは4.0ns±1.0nsで矩形分布し、
パルス幅tWは設計中心に対して±20％で矩形分布してい
ると仮定する。さらに簡単のためtWEminとtWは独立であ
ると仮定すると、第８図（ａ）に示すように２つの分布
の重なりでtW＜tWEmin、すなわち書込み不能のサンプル
があり、これは不良品となる。例えば、パルス幅が第８
図（ａ）に示すようにtW＝5.0±1.0nsである場合に、1
2.5％の不良が発生する（図の黒塗り部分）。この不良
を発生させないためには第８図（ｂ）のようにtWの設計
中心を6.25nsにすればよい。一方、書込みサイクルタイ
ムtcycはセットアップタイムをtSA、ホールドタイムをt
HAとするとtcyc＝tSA＋tW＋tHAなる関係があり、上述し
た従来の半導体記憶装置においてはtSAおよびtHAはそれ
ぞれ遅延回路DLY1、DLY3の遅延時間により決定される。
いまこれらの遅延時間を例えばそれぞれ1.0nsとし、簡
単のためばらつきはないものとする。第８図（ａ）の場
合、tcyc＝1.0＋6.0＋1.0＝8.0nsが、また、（ｂ）の場
合tcyc＝1.0＋7.5＋1.0＝9.5nsが全サンプルの最大値tc
yc maxとなる。第８図（ｃ）にtcycに対する良品率を示
す。第８図（ａ）の場合、前述の通りパルス幅tWにより
12.5％が不良になるためtcyc≧8.0nsで良品率87.5％と
なる。また、（ｂ）の場合tcyc≧9.5nsで全て良品とな
るが、tcyc＝8.0nsでは良品率40％となる。
ルス信号WPの幅tWは遅延回路DLY2の遅延時間tDに等しく
なっている。いま、サンプルごとのメモリセルの最小書
込み可能パルス幅tWEminは4.0ns±1.0nsで矩形分布し、
パルス幅tWは設計中心に対して±20％で矩形分布してい
ると仮定する。さらに簡単のためtWEminとtWは独立であ
ると仮定すると、第８図（ａ）に示すように２つの分布
の重なりでtW＜tWEmin、すなわち書込み不能のサンプル
があり、これは不良品となる。例えば、パルス幅が第８
図（ａ）に示すようにtW＝5.0±1.0nsである場合に、1
2.5％の不良が発生する（図の黒塗り部分）。この不良
を発生させないためには第８図（ｂ）のようにtWの設計
中心を6.25nsにすればよい。一方、書込みサイクルタイ
ムtcycはセットアップタイムをtSA、ホールドタイムをt
HAとするとtcyc＝tSA＋tW＋tHAなる関係があり、上述し
た従来の半導体記憶装置においてはtSAおよびtHAはそれ
ぞれ遅延回路DLY1、DLY3の遅延時間により決定される。
いまこれらの遅延時間を例えばそれぞれ1.0nsとし、簡
単のためばらつきはないものとする。第８図（ａ）の場
合、tcyc＝1.0＋6.0＋1.0＝8.0nsが、また、（ｂ）の場
合tcyc＝1.0＋7.5＋1.0＝9.5nsが全サンプルの最大値tc
yc maxとなる。第８図（ｃ）にtcycに対する良品率を示
す。第８図（ａ）の場合、前述の通りパルス幅tWにより
12.5％が不良になるためtcyc≧8.0nsで良品率87.5％と
なる。また、（ｂ）の場合tcyc≧9.5nsで全て良品とな
るが、tcyc＝8.0nsでは良品率40％となる。
以上説明したように、従来の半導体記憶装置において
は、書込みパルスのパルス幅tWは個々のサンプルに対し
て固定されており、そしてサンプル間ではばらつきがあ
るため、tWばらつきに対しマージンをとらないとパルス
幅tWが不足する不良が発生する〔第８図（ａ）の場
合〕。また、tWばらつきに対しマージンをとるとtcyc m
axが増大する〔第８図（ｂ）の場合〕という欠点があ
る。
は、書込みパルスのパルス幅tWは個々のサンプルに対し
て固定されており、そしてサンプル間ではばらつきがあ
るため、tWばらつきに対しマージンをとらないとパルス
幅tWが不足する不良が発生する〔第８図（ａ）の場
合〕。また、tWばらつきに対しマージンをとるとtcyc m
axが増大する〔第８図（ｂ）の場合〕という欠点があ
る。
よって、本発明の目的とするところは、書込みパルス
のパルス幅tWのばらつきを減少せしめることであり、も
って、不良品の発生率を低下せしめ、かつ、サイクルタ
イムの短縮を図ることである。
のパルス幅tWのばらつきを減少せしめることであり、も
って、不良品の発生率を低下せしめ、かつ、サイクルタ
イムの短縮を図ることである。
［問題点を解決するための手段］ 本発明の半導体記憶装置は、１サイクルタイム中に複
数回発生する書込み制御クロックパルスが入力される第
１の遅延回路と、該第１の遅延回路の出力信号が入力さ
れる第２の遅延回路と、書込み制御信号と書込みパルス
の否定信号が入力される第１のOR−ゲートと、該第１の
OR−ゲートの出力信号がデータとして入力され前記第１
の遅延回路の出力信号がクロックとして入力される第１
のフリップフロップと、該第１のフリップフロップの順
出力信号がデータとして入力され前記第２の遅延回路の
出力信号がクロックとして入力される第２のフリップフ
ロップと、第１および第２のフリップフロップの出力信
号が入力され書込みパルスと書込みパルスの否定信号を
出力する第２のOR−ゲートと、を備え、外部から供給さ
れるアドレス信号と制御信号とに基づいてデータの随時
読出し・書込みが可能になされたものであって、書込み
制御信号が能動となったときに、第１回目の書込み制御
クロックパルスを受けてから第１の遅延回路の遅延時間
により規定される所定の時間遅れて能動となり、第２回
目以降の書込み制御クロックパルスを受けてから第１の
遅延回路の遅延時間と第２の遅延回路の遅延時間との和
により規定される所定の時間遅れて非能動となる前記書
込みパルスを生成することを特徴とするものである。
数回発生する書込み制御クロックパルスが入力される第
１の遅延回路と、該第１の遅延回路の出力信号が入力さ
れる第２の遅延回路と、書込み制御信号と書込みパルス
の否定信号が入力される第１のOR−ゲートと、該第１の
OR−ゲートの出力信号がデータとして入力され前記第１
の遅延回路の出力信号がクロックとして入力される第１
のフリップフロップと、該第１のフリップフロップの順
出力信号がデータとして入力され前記第２の遅延回路の
出力信号がクロックとして入力される第２のフリップフ
ロップと、第１および第２のフリップフロップの出力信
号が入力され書込みパルスと書込みパルスの否定信号を
出力する第２のOR−ゲートと、を備え、外部から供給さ
れるアドレス信号と制御信号とに基づいてデータの随時
読出し・書込みが可能になされたものであって、書込み
制御信号が能動となったときに、第１回目の書込み制御
クロックパルスを受けてから第１の遅延回路の遅延時間
により規定される所定の時間遅れて能動となり、第２回
目以降の書込み制御クロックパルスを受けてから第１の
遅延回路の遅延時間と第２の遅延回路の遅延時間との和
により規定される所定の時間遅れて非能動となる前記書
込みパルスを生成することを特徴とするものである。
［実施例］ 次に、本発明の実施例について、図面を参照して説明
する。
する。
第１図は、本発明の一実施例を示す論理回路図であっ
て、同図においてWCLKは通常のクロック周波数（周期tc
yc）の２倍の周波数［周期thcyc＝（1/2）tcyc］のクロ
ックパルスであり、これは縦続接続された遅延回路１、
２（遅延時間をそれぞれΔ１、Δ２とする）に入力され
る。遅延回路１、２は遅延クロックパルスWCLK1およびW
CLK2を出力する。３、４はＤ−タイプフリップフロップ
（以下、FFと記す）であり、各々のクロック入力Ｃには
WCLK1およびWCLK2が入力される。５、６はOR−ゲートで
あり、OR−ゲート５には書込み制御信号▲▼および
書込み制御パルスの否定信号▲▼が入力され、OR−
ゲート５の出力はFF3のデータ入力Ｄに入力される。一
方、FF3の出力信号Q3はFF4のデータ入力Ｄに接続され、
FF3およびFF4の出力信号▲▼および▲▼は、OR
−ゲート６の入力信号となり、書込みパルスWPおよび同
否定信号▲▼を出力する。
て、同図においてWCLKは通常のクロック周波数（周期tc
yc）の２倍の周波数［周期thcyc＝（1/2）tcyc］のクロ
ックパルスであり、これは縦続接続された遅延回路１、
２（遅延時間をそれぞれΔ１、Δ２とする）に入力され
る。遅延回路１、２は遅延クロックパルスWCLK1およびW
CLK2を出力する。３、４はＤ−タイプフリップフロップ
（以下、FFと記す）であり、各々のクロック入力Ｃには
WCLK1およびWCLK2が入力される。５、６はOR−ゲートで
あり、OR−ゲート５には書込み制御信号▲▼および
書込み制御パルスの否定信号▲▼が入力され、OR−
ゲート５の出力はFF3のデータ入力Ｄに入力される。一
方、FF3の出力信号Q3はFF4のデータ入力Ｄに接続され、
FF3およびFF4の出力信号▲▼および▲▼は、OR
−ゲート６の入力信号となり、書込みパルスWPおよび同
否定信号▲▼を出力する。
次に、第１図の回路の動作について、第２図のタイミ
ングチャートを参照して説明する。書込み制御クロック
パルスWCLKの立下りエッジを基準とすると、WCLK1はΔ
１、WCLK2はΔ１＋Δ２だけ遅延されたクロックパルス
信号となる。書込み状態でないときは、WPが“High"、
▲▼が“Low"レベルとなっている。ここで▲▼
が“Low"レベルに下がると、WCLK1の立下りエッジw1で
フリップフロップ３に論理“0"がセットされ、FF3の遅
延時間d3の後、その出力Q3、▲▼は各々“Low"およ
び“High"レベルになる。▲▼がOR−ゲート６に接
続されているから、OR−ゲート６の遅延時間d6の後WPが
“Low"レベルになる。また、Q3はFF4に接続されている
からWCLK2の立下りエッジw2で論理“0"がセットされ
る。以上の経過により、WPは“High"レベルから“Low"
レベルになり、WPの立下りは完了する（書込みパルスWP
は能動となる）。
ングチャートを参照して説明する。書込み制御クロック
パルスWCLKの立下りエッジを基準とすると、WCLK1はΔ
１、WCLK2はΔ１＋Δ２だけ遅延されたクロックパルス
信号となる。書込み状態でないときは、WPが“High"、
▲▼が“Low"レベルとなっている。ここで▲▼
が“Low"レベルに下がると、WCLK1の立下りエッジw1で
フリップフロップ３に論理“0"がセットされ、FF3の遅
延時間d3の後、その出力Q3、▲▼は各々“Low"およ
び“High"レベルになる。▲▼がOR−ゲート６に接
続されているから、OR−ゲート６の遅延時間d6の後WPが
“Low"レベルになる。また、Q3はFF4に接続されている
からWCLK2の立下りエッジw2で論理“0"がセットされ
る。以上の経過により、WPは“High"レベルから“Low"
レベルになり、WPの立下りは完了する（書込みパルスWP
は能動となる）。
次に、WPの立上りについて説明する。現時点で▲
▼は“High"レベルであるから、WCLK1の立下りエッジw
1′でFF3に論理“1"がセットされ、Q3、▲▼は各々
“High"および“Low"レベルになる。同様に、WCLK2の立
下りエッジw2′でFF4に論理“1"がセットされ、FF4の遅
延時間d4の後、▲▼は“Low"レベルになる。ここ
で、OR−ゲート６の入力▲▼、▲▼はともに論
理“0"となるので、OR−ゲート６の遅延時間d6の後WPは
“High"レベルになり、▲▼は“Low"レベルにな
る。以上により、WPの立上りは完了する（書込みパルス
WPは非能動となる）。
▼は“High"レベルであるから、WCLK1の立下りエッジw
1′でFF3に論理“1"がセットされ、Q3、▲▼は各々
“High"および“Low"レベルになる。同様に、WCLK2の立
下りエッジw2′でFF4に論理“1"がセットされ、FF4の遅
延時間d4の後、▲▼は“Low"レベルになる。ここ
で、OR−ゲート６の入力▲▼、▲▼はともに論
理“0"となるので、OR−ゲート６の遅延時間d6の後WPは
“High"レベルになり、▲▼は“Low"レベルにな
る。以上により、WPの立上りは完了する（書込みパルス
WPは非能動となる）。
ここで生成されたWPの立上りおよび立下り時刻を各々
ts、teとすると、 ts＝Δ１＋d3＋d6 te＝thcyc＋Δ１＋Δ２＋d4＋d6 となる。従ってWPの幅tWは、 tW＝te−ts ＝thcyc＋Δ２＋d4−d3 ここでd4−d3０と仮定すると、 tW＝thcyc＋Δ２ となる。すなわち、書込みパルスWPのパルス幅tWはWCLK
の周期thcycに依存する形となり、thcycはtcycとともに
可変できるからtWも可変できることになる。ここで、Δ
１＝1.0ns、Δ２＝1.0nsを設計中心であるとし、さらに
セットアップタイムtSA、ホールドタイムtHAは1.0ns以
上であり、書込みパルスWPのパルス幅tWのみが不良に関
係すると仮定する。また、第３図（ａ）に示すように、
サンプルごとのメモリセルの最小書込み可能パルス幅t
WEminは4.0ns±1.0nsで矩形分布すると仮定する。パル
ス幅tWはtW＝thcyc＋Δ２であってばらつき成分はΔ２
にのみ存在するので、Δ２が設計中心に対して±20％の
ばらつき、すなわち±0.2nsのばらつきで矩形分布する
と仮定すると、tWもこのばらつきで矩形分布する。これ
らの仮定は従来技術に対して用いた仮定と同じである。
ts、teとすると、 ts＝Δ１＋d3＋d6 te＝thcyc＋Δ１＋Δ２＋d4＋d6 となる。従ってWPの幅tWは、 tW＝te−ts ＝thcyc＋Δ２＋d4−d3 ここでd4−d3０と仮定すると、 tW＝thcyc＋Δ２ となる。すなわち、書込みパルスWPのパルス幅tWはWCLK
の周期thcycに依存する形となり、thcycはtcycとともに
可変できるからtWも可変できることになる。ここで、Δ
１＝1.0ns、Δ２＝1.0nsを設計中心であるとし、さらに
セットアップタイムtSA、ホールドタイムtHAは1.0ns以
上であり、書込みパルスWPのパルス幅tWのみが不良に関
係すると仮定する。また、第３図（ａ）に示すように、
サンプルごとのメモリセルの最小書込み可能パルス幅t
WEminは4.0ns±1.0nsで矩形分布すると仮定する。パル
ス幅tWはtW＝thcyc＋Δ２であってばらつき成分はΔ２
にのみ存在するので、Δ２が設計中心に対して±20％の
ばらつき、すなわち±0.2nsのばらつきで矩形分布する
と仮定すると、tWもこのばらつきで矩形分布する。これ
らの仮定は従来技術に対して用いた仮定と同じである。
第３図（ａ）のtWはthcyc＝4.0nsの場合について示し
たものであって、このとき、パルス幅tWはtW＝5.0ns±
0.2nsに分布する。この場合、黒塗りの部分がtW＜tWEmi
nにより書込み不良となる（不良率2.5％）。このとき書
込みサイクルタイムtcycは、２×thcyc＝8.0nsである。
tWによる不良を出さないようにするにはthcycが4.2nsで
あればよく、このときtcycは8.4nsである。第３図
（ｂ）はtcycと良品率の関係を示したものである。同時
に第８図（ｃ）に示したａ、ｂを破線ａ′、ｂ′で示
す。この図より明らかなように、本実施例によれば、小
さなtcycで良品率を高くすることができる。
たものであって、このとき、パルス幅tWはtW＝5.0ns±
0.2nsに分布する。この場合、黒塗りの部分がtW＜tWEmi
nにより書込み不良となる（不良率2.5％）。このとき書
込みサイクルタイムtcycは、２×thcyc＝8.0nsである。
tWによる不良を出さないようにするにはthcycが4.2nsで
あればよく、このときtcycは8.4nsである。第３図
（ｂ）はtcycと良品率の関係を示したものである。同時
に第８図（ｃ）に示したａ、ｂを破線ａ′、ｂ′で示
す。この図より明らかなように、本実施例によれば、小
さなtcycで良品率を高くすることができる。
次に、第４図および第５図を参照して、本発明の他の
実施例について説明する。第４図は、本実施例の論理回
路図であり、第５図はその動作タイミングチャートであ
って、これらの図において、第１図、第２図と同等の部
分、信号には同一の符号が付せられている。この実施例
は、先の実施例の回路接続の一部を変更して、先の実施
例がQ3とQ4の論理積信号を出力するのに対し、Q3とQ4の
論理和信号を出力するようにしたものである。第５図か
ら明らかなように、書込みパルスWPの立上りおよび立下
りエッジts、teは、 ts＝Δ１＋Δ２＋d4＋d6 te＝thcyc＋Δ１＋d3＋d6 で与えられる。先の例と同様に、d3−d4０とすると、
パルス幅tWは、 tW＝thcyc−Δ２ となり、先の実施例に比べて２・Δ２だけ短い書込み制
御パルス信号が得られる。
実施例について説明する。第４図は、本実施例の論理回
路図であり、第５図はその動作タイミングチャートであ
って、これらの図において、第１図、第２図と同等の部
分、信号には同一の符号が付せられている。この実施例
は、先の実施例の回路接続の一部を変更して、先の実施
例がQ3とQ4の論理積信号を出力するのに対し、Q3とQ4の
論理和信号を出力するようにしたものである。第５図か
ら明らかなように、書込みパルスWPの立上りおよび立下
りエッジts、teは、 ts＝Δ１＋Δ２＋d4＋d6 te＝thcyc＋Δ１＋d3＋d6 で与えられる。先の例と同様に、d3−d4０とすると、
パルス幅tWは、 tW＝thcyc−Δ２ となり、先の実施例に比べて２・Δ２だけ短い書込み制
御パルス信号が得られる。
なお、以上の実施例では、書込み制御クロックパルス
WCLKがクロックパルスCLKの２倍の周波数を有するもの
であったが、本発明はこれに限定されるものではなく、
例えば、WCLKの周波数をCLKの４倍の周波数とし、１個
目のパルスに基づいて書込みパルスWPを能動とし（立下
らせ）、４個目のパルスを受けてWPを非能動とする（立
上させる）ようにしてもよい。
WCLKがクロックパルスCLKの２倍の周波数を有するもの
であったが、本発明はこれに限定されるものではなく、
例えば、WCLKの周波数をCLKの４倍の周波数とし、１個
目のパルスに基づいて書込みパルスWPを能動とし（立下
らせ）、４個目のパルスを受けてWPを非能動とする（立
上させる）ようにしてもよい。
［発明の効果］ 以上説明したように、本発明の半導体記憶装置は、書
込み制御信号と１サイクルタイム中に複数個のパルスを
有する書込み制御クロックパルスとを受け、書込み制御
信号が能動となったときに書込み制御クロックパルスの
パルス間隔（の整数倍）に準拠した幅を有する書込みパ
ルスを発生する信号形成回路が備えられたものであるの
で、本発明によれば、書込みパルスのパルス幅tWのばら
つきを僅少なものとすることができ、パルス幅tWによっ
て書込み不能となる不良を減少させることができる。ま
た、tWのばらつきを少なくしたことによって書込みサイ
クルタイムを短縮せしめることができる。
込み制御信号と１サイクルタイム中に複数個のパルスを
有する書込み制御クロックパルスとを受け、書込み制御
信号が能動となったときに書込み制御クロックパルスの
パルス間隔（の整数倍）に準拠した幅を有する書込みパ
ルスを発生する信号形成回路が備えられたものであるの
で、本発明によれば、書込みパルスのパルス幅tWのばら
つきを僅少なものとすることができ、パルス幅tWによっ
て書込み不能となる不良を減少させることができる。ま
た、tWのばらつきを少なくしたことによって書込みサイ
クルタイムを短縮せしめることができる。
さらに付随的な効果として、本発明による製品の書込
み不良とされたものは、サイクルタイムtcycを大きくす
れば良品として動作するものであるので、従来のtWを固
定とした場合と異なって、別規格品として使用すること
ができる。
み不良とされたものは、サイクルタイムtcycを大きくす
れば良品として動作するものであるので、従来のtWを固
定とした場合と異なって、別規格品として使用すること
ができる。
【図面の簡単な説明】 第１図、第４図は、それぞれ、本発明の実施例を示す論
理回路図、第２図および第３図は、第１図の回路の動作
説明図、第５図は、第４図の回路の動作説明図、第６図
は、従来例のブロック図、第７図および第８図は、その
動作説明図である。 １、２……遅延回路、３、４……Ｄ−タイプフリップフ
ロップ、５、６……OR−ゲート、Δ１、Δ２……遅延時
間、WCLK……書込み制御クロックパルス、WCLK1、WCLK2
……遅延クロックパルス、▲▼……書込み制御信
号、WP……書込みパルス。
理回路図、第２図および第３図は、第１図の回路の動作
説明図、第５図は、第４図の回路の動作説明図、第６図
は、従来例のブロック図、第７図および第８図は、その
動作説明図である。 １、２……遅延回路、３、４……Ｄ−タイプフリップフ
ロップ、５、６……OR−ゲート、Δ１、Δ２……遅延時
間、WCLK……書込み制御クロックパルス、WCLK1、WCLK2
……遅延クロックパルス、▲▼……書込み制御信
号、WP……書込みパルス。
Claims (1)
- 【請求項１】１サイクルタイム中に複数回発生する書込
み制御クロックパルスが入力される第１の遅延回路と、
該第１の遅延回路の出力信号が入力される第２の遅延回
路と、書込み制御信号と書込みパルスの否定信号が入力
される第１のOR−ゲートと、該第１のOR−ゲートの出力
信号がデータとして入力され前記第１の遅延回路の出力
信号がクロックとして入力される第１のフリップフロッ
プと、該第１のフリップフロップの順出力信号がデータ
として入力され前記第２の遅延回路の出力信号がクロッ
クとして入力される第２のフリップフロップと、第１お
よび第２のフリップフロップの出力信号が入力され書込
みパルスと書込みパルスの否定信号を出力する第２のOR
−ゲートと、を備え、外部から供給されるアドレス信号
と制御信号とに基づいてデータの随時読出し・書込みが
可能になされた半導体記憶装置であって、書込み制御信
号が能動となったときに、第１回目の書込み制御クロッ
クパルスを受けてから第１の遅延回路の遅延時間により
規定される所定の時間遅れて能動となり、第２回目以降
の書込み制御クロックパルスを受けてから第１の遅延回
路の遅延時間と第２の遅延回路の遅延時間との和により
規定される所定の時間遅れて非能動となる書込みパルス
を生成することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068908A JP2536136B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068908A JP2536136B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02247893A JPH02247893A (ja) | 1990-10-03 |
| JP2536136B2 true JP2536136B2 (ja) | 1996-09-18 |
Family
ID=13387222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068908A Expired - Lifetime JP2536136B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536136B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904076B2 (ja) * | 1995-11-10 | 1999-06-14 | 日本電気株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147996A (ja) * | 1984-01-13 | 1985-08-05 | Fujitsu Ltd | 半導体記憶装置 |
-
1989
- 1989-03-20 JP JP1068908A patent/JP2536136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02247893A (ja) | 1990-10-03 |
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