JPH0428085A - メモリデータ書込み制御方式 - Google Patents
メモリデータ書込み制御方式Info
- Publication number
- JPH0428085A JPH0428085A JP2134536A JP13453690A JPH0428085A JP H0428085 A JPH0428085 A JP H0428085A JP 2134536 A JP2134536 A JP 2134536A JP 13453690 A JP13453690 A JP 13453690A JP H0428085 A JPH0428085 A JP H0428085A
- Authority
- JP
- Japan
- Prior art keywords
- write
- timing test
- clock signal
- write timing
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 41
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置におけるメモリデータ書込み制
御方式に関する。
御方式に関する。
従来のこの種のメモリデータ書込み制御方式には、特開
昭６２−２５０５８３に開示され、第４図にそのブロッ
ク図を示すように、クロックパルスＣＬＫを遅延させる
デイレイＤＬ￥１と、書込み制御信号ＷＥを取込み可能
なラッチＬＴと、ラッチＬＴにラッチされた書込み制御
信号ＷＥを遅延するデイレイＤＬＹ２を有し、ライトパ
ルスＷＰを内部で形成するようにしたものがある。第５
図はライトパルスＷＰ形成のタイミングチャートである
。
昭６２−２５０５８３に開示され、第４図にそのブロッ
ク図を示すように、クロックパルスＣＬＫを遅延させる
デイレイＤＬ￥１と、書込み制御信号ＷＥを取込み可能
なラッチＬＴと、ラッチＬＴにラッチされた書込み制御
信号ＷＥを遅延するデイレイＤＬＹ２を有し、ライトパ
ルスＷＰを内部で形成するようにしたものがある。第５
図はライトパルスＷＰ形成のタイミングチャートである
。
上述した従来のメモリデータ書込み制御方式においては
、遅延回路の遅延時間によって書込み制御回路のセット
アツプ時間及びパルス幅が決定されるため、セットアツ
プ時間及びパルス幅のマージン試験ができな゛いという
欠点を有する。
、遅延回路の遅延時間によって書込み制御回路のセット
アツプ時間及びパルス幅が決定されるため、セットアツ
プ時間及びパルス幅のマージン試験ができな゛いという
欠点を有する。
本発明のメモリデータ書込み制御方式は、クロック信号
を遅延させた書込み制御用クロックパルスを得るための
遅延回路と、 書込み制御用クロックパルスをトリガ信号として書込み
パルスを発生させる信号形成回路と、前記遅延回路の前
段にクロック信号と試験用クロック信号のいずれかを選
択できる制御回路とを有する。
を遅延させた書込み制御用クロックパルスを得るための
遅延回路と、 書込み制御用クロックパルスをトリガ信号として書込み
パルスを発生させる信号形成回路と、前記遅延回路の前
段にクロック信号と試験用クロック信号のいずれかを選
択できる制御回路とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す論理回路図であり、遅
延回路１．２の前に制御回路Ｃが接続されている。制御
回路Ｃには書込み制御クロックパルスＷＣＬＫの他に、
書込みタイミング試験イネーブル信号ＷＴＥ及び書込み
タイミング試験用クロック信号ＷＴＣ１，ＷＴＣ２が入
力される。
延回路１．２の前に制御回路Ｃが接続されている。制御
回路Ｃには書込み制御クロックパルスＷＣＬＫの他に、
書込みタイミング試験イネーブル信号ＷＴＥ及び書込み
タイミング試験用クロック信号ＷＴＣ１，ＷＴＣ２が入
力される。
通常動作の場合は、書込みタイミングイネーブル信号Ｗ
ＴＥを論理“１″にして書込み制御クロックパルスＷＣ
ＬＫが遅延回路１．２に入力されるようにする。また書
込みタイミング試験を行う場合は書込みタイミング試験
イネーブル信号ＷＴＥを論理“０”にして書込みタイミ
ング試験用クロック信号ＷＴＣＩが遅延回路１に、書込
みタイミング試験用クロック信号ＷＴＣ２が遅延回路２
に入力されるようにする。
ＴＥを論理“１″にして書込み制御クロックパルスＷＣ
ＬＫが遅延回路１．２に入力されるようにする。また書
込みタイミング試験を行う場合は書込みタイミング試験
イネーブル信号ＷＴＥを論理“０”にして書込みタイミ
ング試験用クロック信号ＷＴＣＩが遅延回路１に、書込
みタイミング試験用クロック信号ＷＴＣ２が遅延回路２
に入力されるようにする。
次に第２図のタイミングチャートを用いて書込みタイミ
ング試験を行う場合の動作を説明する。
ング試験を行う場合の動作を説明する。
第２図において、前半が書込みサイクルを後半が読出し
サイクルを示したものである。書込みタイミング試験を
行う場合は書込みタイミング試験イネーブル信号ＷＴＥ
及び書込み制御信号ＷＥを論理“Ｏ″にする。また書込
みタイミング試験用クロック信号ＷＴＣＩ及び書込みタ
イミング試験用クロック信号ＷＴＣ２は書込みサイクル
の時だけパルスが出来るようにＬＳＩテスタにより与え
る。
サイクルを示したものである。書込みタイミング試験を
行う場合は書込みタイミング試験イネーブル信号ＷＴＥ
及び書込み制御信号ＷＥを論理“Ｏ″にする。また書込
みタイミング試験用クロック信号ＷＴＣＩ及び書込みタ
イミング試験用クロック信号ＷＴＣ２は書込みサイクル
の時だけパルスが出来るようにＬＳＩテスタにより与え
る。
従来と同じように書込みパルスＷＰが発生されるが、そ
のクロックＣＬＫからの遅延時間及びパルス幅は書込み
タイミング試験用クロック信号ＷＴＣ１，ＷＴＣ２の遅
延時間ｄｌ、ｄ２をＬＳＩテスタにより変えることがで
きるなめ、ＲＡＭに入力されるアドレス信号ＡＤＤに対
するセットアツプ時間ｔａｕホールド時間ｔｈｄ及び書
込みパルス幅ｔｌ）Ｗのマージン試験を行うことができ
る。但しアドレス信号ＡＤＤは同一チップ内のフリップ
フロップよりＲＡＭに入力される信号である。
のクロックＣＬＫからの遅延時間及びパルス幅は書込み
タイミング試験用クロック信号ＷＴＣ１，ＷＴＣ２の遅
延時間ｄｌ、ｄ２をＬＳＩテスタにより変えることがで
きるなめ、ＲＡＭに入力されるアドレス信号ＡＤＤに対
するセットアツプ時間ｔａｕホールド時間ｔｈｄ及び書
込みパルス幅ｔｌ）Ｗのマージン試験を行うことができ
る。但しアドレス信号ＡＤＤは同一チップ内のフリップ
フロップよりＲＡＭに入力される信号である。
また、書込みタイミング試験用クロック信号ＷＴＣＩに
対する書込みタイミング試験用クロック信号ＷＴＣ２の
遅れ時間△を確保する必要がある。このためＬＳＩテス
タの最小クロック間隔を４゜、とすると、最小パルス幅
マージン試験は４ ｎ ｓ十△まで行うことができる。
対する書込みタイミング試験用クロック信号ＷＴＣ２の
遅れ時間△を確保する必要がある。このためＬＳＩテス
タの最小クロック間隔を４゜、とすると、最小パルス幅
マージン試験は４ ｎ ｓ十△まで行うことができる。
また、第３図のタイミングチャートは書込みタイミング
試験用クロック信号ＷＴＣＩのみにパルス信号を入力し
て試験する場合の動作を示したもので、書込みタイミン
グ試験用クロック信号ＷＴＣ２は論理“１”に固定する
。この場合Ｄタイプフリップフロップ４の出力信号Ｑ４
が論理“Ｏ”固定となるためＤタイプフリップフロップ
３の出力信号Ｑ３だけによる書込みパルスＷＰが決定さ
れる。書込みタイミング試験用クロック信号ＷＴＣＩの
遅延時間ｄｌ’、 ｄ２“を変えることにより書込みタ
イミング試験を同様に行うことができる。この場合の最
小パルス幅マージン試験は最小クロック間隔を４□とす
れば４□まで行うことができる。
試験用クロック信号ＷＴＣＩのみにパルス信号を入力し
て試験する場合の動作を示したもので、書込みタイミン
グ試験用クロック信号ＷＴＣ２は論理“１”に固定する
。この場合Ｄタイプフリップフロップ４の出力信号Ｑ４
が論理“Ｏ”固定となるためＤタイプフリップフロップ
３の出力信号Ｑ３だけによる書込みパルスＷＰが決定さ
れる。書込みタイミング試験用クロック信号ＷＴＣＩの
遅延時間ｄｌ’、 ｄ２“を変えることにより書込みタ
イミング試験を同様に行うことができる。この場合の最
小パルス幅マージン試験は最小クロック間隔を４□とす
れば４□まで行うことができる。
以上説明したように、本発明は書込みパルス発生のため
トリガ信号を得るための遅延回路の前段に通常のクロッ
ク信号と試験用のクロック信号のいずれかを選択できる
制御回路を有することにより、ＬＳＩテスタに−より可
変の試験用クロックを印加して書込みタイミング試験を
行うことがてきる効果がある。
トリガ信号を得るための遅延回路の前段に通常のクロッ
ク信号と試験用のクロック信号のいずれかを選択できる
制御回路を有することにより、ＬＳＩテスタに−より可
変の試験用クロックを印加して書込みタイミング試験を
行うことがてきる効果がある。
第１図は本発明の一実施例を示す論理回路図、第２図、
第３図は第１図の書込みタイミング試験の動作を説明す
るタイミング図、第４図は従来の例を示すブロック図、
第５図はその動作を説明するタイミング図である。 Ｃ・・・制御回路、１．２・・・遅延回路、３，４・・
・Ｄタイプフリップフロップ、５，６・・・ＯＲゲート
、ＷＣＬＫ・・・書込み制御クロックパルス、ＷＥ・・
・書込み制御信号、ＷＴＥ・・・書込みタイミング試験
イネーブル信号、ＷＴＣ１、ＷＴＣ２・・・書込みタイ
ミング試験用クロック信号。
第３図は第１図の書込みタイミング試験の動作を説明す
るタイミング図、第４図は従来の例を示すブロック図、
第５図はその動作を説明するタイミング図である。 Ｃ・・・制御回路、１．２・・・遅延回路、３，４・・
・Ｄタイプフリップフロップ、５，６・・・ＯＲゲート
、ＷＣＬＫ・・・書込み制御クロックパルス、ＷＥ・・
・書込み制御信号、ＷＴＥ・・・書込みタイミング試験
イネーブル信号、ＷＴＣ１、ＷＴＣ２・・・書込みタイ
ミング試験用クロック信号。
Claims (1)
- 【特許請求の範囲】 クロック信号を遅延させた書込み制御用クロックパルス
を得るための遅延回路と、 書込み制御用クロックパルスをトリガ信号として書込み
パルスを発生させる信号形成回路と、前記遅延回路の前
段にクロック信号と試験用クロック信号のいずれかを選
択できる制御回路とを有することを特徴とするメモリデ
ータ書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134536A JPH0428085A (ja) | 1990-05-24 | 1990-05-24 | メモリデータ書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134536A JPH0428085A (ja) | 1990-05-24 | 1990-05-24 | メモリデータ書込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0428085A true JPH0428085A (ja) | 1992-01-30 |
Family
ID=15130613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134536A Pending JPH0428085A (ja) | 1990-05-24 | 1990-05-24 | メモリデータ書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0428085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061285A (en) * | 1999-11-10 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of executing earlier command operation in test mode |
| JPWO2007023611A1 (ja) * | 2005-08-22 | 2009-02-26 | マイコール株式会社 | 発熱体及び物品加熱装置 |
-
1990
- 1990-05-24 JP JP2134536A patent/JPH0428085A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061285A (en) * | 1999-11-10 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of executing earlier command operation in test mode |
| JPWO2007023611A1 (ja) * | 2005-08-22 | 2009-02-26 | マイコール株式会社 | 発熱体及び物品加熱装置 |
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