JPH11213696A - ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法 - Google Patents
ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法Info
- Publication number
- JPH11213696A JPH11213696A JP10016812A JP1681298A JPH11213696A JP H11213696 A JPH11213696 A JP H11213696A JP 10016812 A JP10016812 A JP 10016812A JP 1681298 A JP1681298 A JP 1681298A JP H11213696 A JPH11213696 A JP H11213696A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- burn
- input
- external
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来のバーンイン装置を用いながらも、内部
で使用する信号の周期を短くしてバーンインテストに要
する時間を短縮することのできる回路を備えるダイナミ
ックＲＡＭを提供する。 【解決手段】 本発明のダイナミックＲＡＭは、同一周
期で、信号の立ち上がり及び立ち下がりタイミングの異
なる第１及び第２外部信号の第１及び第２入力端子と、
上記第１及び第２入力端子より入力された第１及び第２
外部信号のそれぞれの立ち上がり及び立ち下がりタイミ
ングに同期して信号の遷移する上記第１外部信号よりも
短い周期の第１内部信号を作成すると共に、該第１内部
信号と同一周期で、信号の立ち上がり及び立ち下がりタ
イミングの異なる第２内部信号を作成し、作成された第
１及び第２内部信号を行デコーダ及び列デコーダに出力
するバーンインテスト用の信号作成回路とを備えること
を特徴とする。
で使用する信号の周期を短くしてバーンインテストに要
する時間を短縮することのできる回路を備えるダイナミ
ックＲＡＭを提供する。 【解決手段】 本発明のダイナミックＲＡＭは、同一周
期で、信号の立ち上がり及び立ち下がりタイミングの異
なる第１及び第２外部信号の第１及び第２入力端子と、
上記第１及び第２入力端子より入力された第１及び第２
外部信号のそれぞれの立ち上がり及び立ち下がりタイミ
ングに同期して信号の遷移する上記第１外部信号よりも
短い周期の第１内部信号を作成すると共に、該第１内部
信号と同一周期で、信号の立ち上がり及び立ち下がりタ
イミングの異なる第２内部信号を作成し、作成された第
１及び第２内部信号を行デコーダ及び列デコーダに出力
するバーンインテスト用の信号作成回路とを備えること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、バーンインテスト
の対象とされるダイナミックＲＡＭ（以下、ＤＲＡＭと
いう）に関する。
の対象とされるダイナミックＲＡＭ（以下、ＤＲＡＭと
いう）に関する。
【０００２】
【従来の技術】従来より、固有欠陥及び潜在的不良要因
を持ったＤＲＡＭ等の半導体デバイスを除去するための
スクリーニング試験としてバーンインテストが行われて
いる。例えば、スタティックバーンインテストは、半導
体デバイスを高温下において、定格若しくはそれを越え
る電源電圧を印加し、デバイスに電流を流して温度及び
電圧ストレスをデバイスに加えて行う。また、ダイナミ
ックバーンインテストは、半導体デバイスを高温下にお
いて、定格若しくはそれを越える電源電圧を印加し、デ
バイスの入力回路に実動作に近い信号を印加しながら行
う。
を持ったＤＲＡＭ等の半導体デバイスを除去するための
スクリーニング試験としてバーンインテストが行われて
いる。例えば、スタティックバーンインテストは、半導
体デバイスを高温下において、定格若しくはそれを越え
る電源電圧を印加し、デバイスに電流を流して温度及び
電圧ストレスをデバイスに加えて行う。また、ダイナミ
ックバーンインテストは、半導体デバイスを高温下にお
いて、定格若しくはそれを越える電源電圧を印加し、デ
バイスの入力回路に実動作に近い信号を印加しながら行
う。
【０００３】図１２は、ＤＲＡＭに対してバーンインテ
ストを施すバーンイン装置５００及びテスト対象のＤＲ
ＡＭを収納する炉５５０を示す図である。バーンイン装
置５００はクロックジェネレータ５０１を内蔵してい
る。炉５５０内のテストボード５５１上には、例えば１
０００個程のＤＲＡＭ５５２、５５３、…が規則正しく
並べられている。バーンインテストは当該クロックジェ
ネレータ５０１より出力されるクロック信号ＣＬＫに基
づいて作成されたｉＲＡＳ，ｉＣＡＳ，ｉＷＥ，ｉＯ
Ｅ，Ａｄｄ信号を用いて行われる。なお、ＲＡＳ信号の
前に付される”ｉ”は、当該信号の反転信号を表す。他
の信号についても同じである。
ストを施すバーンイン装置５００及びテスト対象のＤＲ
ＡＭを収納する炉５５０を示す図である。バーンイン装
置５００はクロックジェネレータ５０１を内蔵してい
る。炉５５０内のテストボード５５１上には、例えば１
０００個程のＤＲＡＭ５５２、５５３、…が規則正しく
並べられている。バーンインテストは当該クロックジェ
ネレータ５０１より出力されるクロック信号ＣＬＫに基
づいて作成されたｉＲＡＳ，ｉＣＡＳ，ｉＷＥ，ｉＯ
Ｅ，Ａｄｄ信号を用いて行われる。なお、ＲＡＳ信号の
前に付される”ｉ”は、当該信号の反転信号を表す。他
の信号についても同じである。
【０００４】バーンイン装置５００は、炉５５０内の温
度を高温にした状態で、クロックジェネレータ５０１よ
り出力されるクロック信号ＣＬＫに基づいて作成された
上記ｉＲＡＳ，ｉＣＡＳ，ｉＷＥ，ｉＯＥの信号を用い
てバーンインテストを、例えば４０時間行う。
度を高温にした状態で、クロックジェネレータ５０１よ
り出力されるクロック信号ＣＬＫに基づいて作成された
上記ｉＲＡＳ，ｉＣＡＳ，ｉＷＥ，ｉＯＥの信号を用い
てバーンインテストを、例えば４０時間行う。
【０００５】図１３は、周期Ｔ＝２μｓのクロック信号
ＣＬＫを作成するクロックジェネレータ５０１を採用し
た場合に作成されるｉＲＡＳ，ｉＣＡＳの信号波形を示
す図である。これらの信号の周期ｔcは、クロック信号
ＣＬＫと同じ２μｓである。
ＣＬＫを作成するクロックジェネレータ５０１を採用し
た場合に作成されるｉＲＡＳ，ｉＣＡＳの信号波形を示
す図である。これらの信号の周期ｔcは、クロック信号
ＣＬＫと同じ２μｓである。
【０００６】図１４は、一般に知られているＤＲＡＭ５
５２内の概略構成を示すブロック図である。データの読
み取り時において、ＤＲＡＭ５５２に入力されたｉＲＡ
Ｓ及びｉＣＡＳの各信号は、それぞれ入力バッファ５６
０及び５６１を介して行デコーダ５６２及び列デコーダ
５６３に入力される。行デコーダ５６２では、ｉＲＡＳ
信号の立ち下がり時におけるアドレス信号の行アドレス
をメモリアレイ制御回路５６４に出力する。行デコーダ
５６３では、ｉＣＡＳ信号の立ち下がり時におけるアド
レス信号の列アドレスをメモリアレイ制御回路５６４に
出力する。メモリアレイ制御回路５６４では、行デコー
ダ５６２及び列デコーダ５６３により指定された行アド
レス及び列アドレスにより特定されるセルに記憶されて
いるデータを図示しない出力バッファを介して外部に出
力する。
５２内の概略構成を示すブロック図である。データの読
み取り時において、ＤＲＡＭ５５２に入力されたｉＲＡ
Ｓ及びｉＣＡＳの各信号は、それぞれ入力バッファ５６
０及び５６１を介して行デコーダ５６２及び列デコーダ
５６３に入力される。行デコーダ５６２では、ｉＲＡＳ
信号の立ち下がり時におけるアドレス信号の行アドレス
をメモリアレイ制御回路５６４に出力する。行デコーダ
５６３では、ｉＣＡＳ信号の立ち下がり時におけるアド
レス信号の列アドレスをメモリアレイ制御回路５６４に
出力する。メモリアレイ制御回路５６４では、行デコー
ダ５６２及び列デコーダ５６３により指定された行アド
レス及び列アドレスにより特定されるセルに記憶されて
いるデータを図示しない出力バッファを介して外部に出
力する。
【０００７】
【発明が解決しようとする課題】生産性の面において、
バーンインテストに要する時間は短い方が好ましい。バ
ーンインテストを短縮するには、上記クロックジェネレ
ータ５０１より発生されるクロック信号ＣＬＫの周期Ｔ
を短くして、当該クロック信号ＣＬＫより作成される上
記ｉＲＡＳ，ｉＣＡＳ等の信号の周期を短くすればよ
い。例えば、クロック信号ＣＬＫの周期を半分にすれ
ば、処理に要する時間を半分（上記の例では２０時間）
に短縮することができる。
バーンインテストに要する時間は短い方が好ましい。バ
ーンインテストを短縮するには、上記クロックジェネレ
ータ５０１より発生されるクロック信号ＣＬＫの周期Ｔ
を短くして、当該クロック信号ＣＬＫより作成される上
記ｉＲＡＳ，ｉＣＡＳ等の信号の周期を短くすればよ
い。例えば、クロック信号ＣＬＫの周期を半分にすれ
ば、処理に要する時間を半分（上記の例では２０時間）
に短縮することができる。
【０００８】しかし、炉５５０内に納められた多数のＤ
ＲＡＭは、高温の環境下において同時にバーンインテス
トが施される。一般にバーンイン装置５００では、コス
トなどの関係で、短い周期Ｔで正確に動作する高度なク
ロックジェネレータを採用しておらず、２μｓ以下の周
期のクロック信号ＣＬＫを作成することが難しかった。
このため、ｉＲＡＳ，ｉＣＡＳ等の信号の周期を短くし
てバーンインテストの時間を短くすることができなかっ
た。
ＲＡＭは、高温の環境下において同時にバーンインテス
トが施される。一般にバーンイン装置５００では、コス
トなどの関係で、短い周期Ｔで正確に動作する高度なク
ロックジェネレータを採用しておらず、２μｓ以下の周
期のクロック信号ＣＬＫを作成することが難しかった。
このため、ｉＲＡＳ，ｉＣＡＳ等の信号の周期を短くし
てバーンインテストの時間を短くすることができなかっ
た。
【０００９】そこで、本発明は、従来のバーンイン装置
を用いながらも、内部で使用する信号の周期を短くして
バーンインテストに要する時間を短縮することのできる
回路を備えるＤＲＡＭを提供すること、及び、当該ＤＲ
ＡＭを用いたバーンインテストの方法を提供することを
目的とする。
を用いながらも、内部で使用する信号の周期を短くして
バーンインテストに要する時間を短縮することのできる
回路を備えるＤＲＡＭを提供すること、及び、当該ＤＲ
ＡＭを用いたバーンインテストの方法を提供することを
目的とする。
【００１０】
【課題を解決するための手段】本発明の第１のダイナミ
ックＲＡＭは、同一周期で、信号の立ち上がり及び立ち
下がりタイミングの異なる第１及び第２外部信号の第１
及び第２入力端子と、上記第１及び第２入力端子より入
力された第１及び第２外部信号のそれぞれの立ち上がり
及び立ち下がりタイミングに同期して信号の遷移する上
記第１外部信号よりも短い周期の第１内部信号を作成す
ると共に、該第１内部信号と同一周期で、信号の立ち上
がり及び立ち下がりタイミングの異なる第２内部信号を
作成し、作成された第１及び第２内部信号を行デコーダ
及び列デコーダに出力するバーンインテスト用の信号作
成回路とを備える。
ックＲＡＭは、同一周期で、信号の立ち上がり及び立ち
下がりタイミングの異なる第１及び第２外部信号の第１
及び第２入力端子と、上記第１及び第２入力端子より入
力された第１及び第２外部信号のそれぞれの立ち上がり
及び立ち下がりタイミングに同期して信号の遷移する上
記第１外部信号よりも短い周期の第１内部信号を作成す
ると共に、該第１内部信号と同一周期で、信号の立ち上
がり及び立ち下がりタイミングの異なる第２内部信号を
作成し、作成された第１及び第２内部信号を行デコーダ
及び列デコーダに出力するバーンインテスト用の信号作
成回路とを備える。
【００１１】本発明の第２のダイナミックＲＡＭは、上
記第１のダイナミックＲＡＭにおいて、上記信号作成回
路は、ＥＸＮＯＲゲート、第１遅延回路及び第２遅延回
路より構成され、上記ＥＸＮＯＲゲートには上記第１及
び第２入力端子より入力された第１又は第２外部信号
と、上記第１又は第２外部信号を第１遅延回路により所
定の時間だけ遅延した信号とが入力され、当該ＥＸＮＯ
Ｒゲートの出力は第１内部信号として行デコーダに出力
され、当該ＥＸＮＯＲゲートの出力を上記第２遅延回路
により所定の時間だけ遅延した信号が第２内部信号とし
て列デコーダに出力されることを特徴とする。
記第１のダイナミックＲＡＭにおいて、上記信号作成回
路は、ＥＸＮＯＲゲート、第１遅延回路及び第２遅延回
路より構成され、上記ＥＸＮＯＲゲートには上記第１及
び第２入力端子より入力された第１又は第２外部信号
と、上記第１又は第２外部信号を第１遅延回路により所
定の時間だけ遅延した信号とが入力され、当該ＥＸＮＯ
Ｒゲートの出力は第１内部信号として行デコーダに出力
され、当該ＥＸＮＯＲゲートの出力を上記第２遅延回路
により所定の時間だけ遅延した信号が第２内部信号とし
て列デコーダに出力されることを特徴とする。
【００１２】本発明の第３のダイナミックＲＡＭは、上
記第１又は第２のダイナミックＲＡＭにおいて、上記信
号作成回路は、ダイナミックＲＡＭ本体のチップとは別
の除去可能な基板上に設けられることを特徴とする。
記第１又は第２のダイナミックＲＡＭにおいて、上記信
号作成回路は、ダイナミックＲＡＭ本体のチップとは別
の除去可能な基板上に設けられることを特徴とする。
【００１３】本発明の第４のダイナミックＲＡＭは、上
記第１のダイナミックＲＡＭにおいて、さらに、バーン
インテストモードの設定手段を備え、上記信号作成回路
は、上記第１及び第２外部入力端子より入力された第１
及び第２外部信号のそれぞれの立ち上がり及び立ち下が
りタイミングに同期して信号の遷移する上記第１外部信
号よりも短い周期の第１内部信号を作成すると共に、該
第１内部信号と同一周期で、信号の立ち上がり及び立ち
下がりタイミングの異なる第２内部信号を作成するロジ
ック回路と、バーンインテストモードの設定手段により
バーンインテストモードが設定された場合に、上記ロジ
ック回路により作成された第１及び第２内部信号を行デ
コーダ及び列デコーダに出力するトランスファーゲート
とを備えることを特徴とする。
記第１のダイナミックＲＡＭにおいて、さらに、バーン
インテストモードの設定手段を備え、上記信号作成回路
は、上記第１及び第２外部入力端子より入力された第１
及び第２外部信号のそれぞれの立ち上がり及び立ち下が
りタイミングに同期して信号の遷移する上記第１外部信
号よりも短い周期の第１内部信号を作成すると共に、該
第１内部信号と同一周期で、信号の立ち上がり及び立ち
下がりタイミングの異なる第２内部信号を作成するロジ
ック回路と、バーンインテストモードの設定手段により
バーンインテストモードが設定された場合に、上記ロジ
ック回路により作成された第１及び第２内部信号を行デ
コーダ及び列デコーダに出力するトランスファーゲート
とを備えることを特徴とする。
【００１４】本発明の第５のダイナミックＲＡＭは、上
記第４のダイナミックＲＡＭにおいて、上記ロジック回
路は、ＥＸＮＯＲゲート及び遅延回路からなり、上記Ｅ
ＸＮＯＲゲートには上記第１及び第２外部信号が入力さ
れ、当該ＥＸＮＯＲゲートの出力を第１内部信号として
出力し、該ＥＸＮＯＲゲートの出力を上記遅延回路によ
り所定時間だけ遅延させた信号を第２内部信号として出
力することを特徴とする。
記第４のダイナミックＲＡＭにおいて、上記ロジック回
路は、ＥＸＮＯＲゲート及び遅延回路からなり、上記Ｅ
ＸＮＯＲゲートには上記第１及び第２外部信号が入力さ
れ、当該ＥＸＮＯＲゲートの出力を第１内部信号として
出力し、該ＥＸＮＯＲゲートの出力を上記遅延回路によ
り所定時間だけ遅延させた信号を第２内部信号として出
力することを特徴とする。
【００１５】本発明の第６のダイナミックＲＡＭは、同
一周期で、信号の立ち上がり及び立ち下がりタイミング
の異なる第１、第２、第３及び第４外部信号の第１、第
２、第３及び第４入力端子と、上記第１及び第２入力端
子に入力された第１及び第２外部信号のそれぞれの信号
の立ち上がり及び立ち下がりタイミングに同期して信号
の遷移する上記第１外部信号より短い周期の第１内部信
号を作成すると共に、上記第３及び第４入力端子に入力
された第３及び第４の外部信号のそれぞれの信号の立ち
上がり及び立ち下がりタイミングに同期して信号の遷移
する上記第３外部信号より短い周期の第２内部信号を作
成し、作成された第１及び第２内部信号を行デコーダ及
び列デコーダに出力する信号作成回路とを備える。
一周期で、信号の立ち上がり及び立ち下がりタイミング
の異なる第１、第２、第３及び第４外部信号の第１、第
２、第３及び第４入力端子と、上記第１及び第２入力端
子に入力された第１及び第２外部信号のそれぞれの信号
の立ち上がり及び立ち下がりタイミングに同期して信号
の遷移する上記第１外部信号より短い周期の第１内部信
号を作成すると共に、上記第３及び第４入力端子に入力
された第３及び第４の外部信号のそれぞれの信号の立ち
上がり及び立ち下がりタイミングに同期して信号の遷移
する上記第３外部信号より短い周期の第２内部信号を作
成し、作成された第１及び第２内部信号を行デコーダ及
び列デコーダに出力する信号作成回路とを備える。
【００１６】本発明の第７のダイナミックＲＡＭは、上
記第６のダイナミックＲＡＭにおいて、さらに、バーン
インテストモードの設定手段を備え、上記信号作成回路
は、上記第１及び第２入力端子に入力された第１及び第
２外部信号のそれぞれの信号の立ち上がり及び立ち下が
りタイミングに同期して信号の遷移する上記第１外部信
号より短い周期の第１内部信号を作成すると共に、上記
第３及び第４入力端子に入力された第３及び第４の外部
信号のそれぞれの信号の立ち上がり及び立ち下がりタイ
ミングに同期して信号の遷移する上記第３外部信号より
短い周期の第２内部信号を作成するロジック回路と、上
記バーンインテストモードの設定手段によりバーンイン
テストモードが設定された場合に、上記ロジック回路に
より作成された第１及び第２内部信号を行デコーダ及び
列デコーダに出力するトランスファーゲートとを備える
ことを特徴とする。
記第６のダイナミックＲＡＭにおいて、さらに、バーン
インテストモードの設定手段を備え、上記信号作成回路
は、上記第１及び第２入力端子に入力された第１及び第
２外部信号のそれぞれの信号の立ち上がり及び立ち下が
りタイミングに同期して信号の遷移する上記第１外部信
号より短い周期の第１内部信号を作成すると共に、上記
第３及び第４入力端子に入力された第３及び第４の外部
信号のそれぞれの信号の立ち上がり及び立ち下がりタイ
ミングに同期して信号の遷移する上記第３外部信号より
短い周期の第２内部信号を作成するロジック回路と、上
記バーンインテストモードの設定手段によりバーンイン
テストモードが設定された場合に、上記ロジック回路に
より作成された第１及び第２内部信号を行デコーダ及び
列デコーダに出力するトランスファーゲートとを備える
ことを特徴とする。
【００１７】本発明の第８のダイナミックＲＡＭは、上
記第７のダイナミックＲＡＭにおいて、上記ロジック回
路は、ＥＸＮＯＲゲート及びＥＸＯＲゲートからなり、
上記ＥＸＮＯＲゲート及びＥＸＯＲゲートの何れか一方
に上記第１及び第２外部信号が入力され、当該ゲートの
出力を第１内部信号として出力し、上記ＥＸＮＯＲゲー
ト及びＥＸＯＲゲートの内の残りのゲートに上記第３及
び第４外部信号が入力され、当該ゲートの出力を第２内
部信号として出力することを特徴とする。
記第７のダイナミックＲＡＭにおいて、上記ロジック回
路は、ＥＸＮＯＲゲート及びＥＸＯＲゲートからなり、
上記ＥＸＮＯＲゲート及びＥＸＯＲゲートの何れか一方
に上記第１及び第２外部信号が入力され、当該ゲートの
出力を第１内部信号として出力し、上記ＥＸＮＯＲゲー
ト及びＥＸＯＲゲートの内の残りのゲートに上記第３及
び第４外部信号が入力され、当該ゲートの出力を第２内
部信号として出力することを特徴とする。
【００１８】本発明の第９のダイナミックＲＡＭは、上
記第１乃至第８の何れかのダイナミックＲＡＭにおい
て、上記ロジック回路より出力される第１又は第２内部
信号に基づいて内部アドレスのデータを作成し、当該作
成したアドレスデータを、データの読み出しを行うメモ
リアレイ制御回路に出力するアドレスカウンタを備える
ことを特徴とする。
記第１乃至第８の何れかのダイナミックＲＡＭにおい
て、上記ロジック回路より出力される第１又は第２内部
信号に基づいて内部アドレスのデータを作成し、当該作
成したアドレスデータを、データの読み出しを行うメモ
リアレイ制御回路に出力するアドレスカウンタを備える
ことを特徴とする。
【００１９】本発明の第１のダイナミックＲＡＭのバー
ンインテスト方法は、上記第１乃至第５の何れかのダイ
ナミックＲＡＭのバーンインテスト方法であって、バー
ンイン装置より、上記第１及び第２入力端子に、ＲＡＳ
及びＣＡＳ信号を入力する工程よりなることを特徴とす
る。
ンインテスト方法は、上記第１乃至第５の何れかのダイ
ナミックＲＡＭのバーンインテスト方法であって、バー
ンイン装置より、上記第１及び第２入力端子に、ＲＡＳ
及びＣＡＳ信号を入力する工程よりなることを特徴とす
る。
【００２０】本発明の第２のダイナミックＲＡＭのバー
ンインテスト方法は、上記第６乃至第８の何れかのダイ
ナミックＲＡＭのバーンインテスト方法であって、バー
ンイン装置より、上記第１、第２、第３及び第４入力端
子に、ＲＡＳ、ＣＡＳ、ＷＥ及びＯＥの各信号を入力す
る工程よりなることを特徴とする。
ンインテスト方法は、上記第６乃至第８の何れかのダイ
ナミックＲＡＭのバーンインテスト方法であって、バー
ンイン装置より、上記第１、第２、第３及び第４入力端
子に、ＲＡＳ、ＣＡＳ、ＷＥ及びＯＥの各信号を入力す
る工程よりなることを特徴とする。
【００２１】
【発明の実施の形態】本発明のダイナミックＲＡＭ（以
下、ＤＲＡＭという）では、ｉＲＡＳ１，ｉＣＡＳ１等
の外部信号を入力とするバーンインテスト用の信号作成
回路（ロジック回路）を備え、バーンインテストモード
の設定時には、上記信号作成回路により上記ｉＲＡＳ
１，ｉＣＡＳ１等の信号より短い周期のｉＲＡＳ２，ｉ
ＣＡＳ２を作成し、当該信号をメモリアレイ制御回路に
出力することを特徴とする。なお、ＲＡＳ信号の前に付
される”ｉ”は、当該信号の反転信号を表す。他の信号
についても同じである。以下、上記特徴を具備した本発
明の実施の形態１乃至４について、添付の図面を用いて
順に説明する。
下、ＤＲＡＭという）では、ｉＲＡＳ１，ｉＣＡＳ１等
の外部信号を入力とするバーンインテスト用の信号作成
回路（ロジック回路）を備え、バーンインテストモード
の設定時には、上記信号作成回路により上記ｉＲＡＳ
１，ｉＣＡＳ１等の信号より短い周期のｉＲＡＳ２，ｉ
ＣＡＳ２を作成し、当該信号をメモリアレイ制御回路に
出力することを特徴とする。なお、ＲＡＳ信号の前に付
される”ｉ”は、当該信号の反転信号を表す。他の信号
についても同じである。以下、上記特徴を具備した本発
明の実施の形態１乃至４について、添付の図面を用いて
順に説明する。
【００２２】（１）実施の形態１ 図１は、実施の形態１にかかるＤＲＡＭ１００の構成を
示す図である。ＤＲＡＭ１００は、従来のＤＲＡＭが備
える入力バッファ１０１，１０２、行デコーダ１０５、
列デコーダ１０６、及び、メモリアレイ制御回路１０７
の他に、Ｎ型トランスファーゲート１０３、Ｐ型トラン
スファーゲート１０４、ｉＲＡＳ２，ｉＣＡＳ２作成用
のロジック回路１０８（以下、単にロジック回路１０８
という）、及び、アドレスキー受け付け回路１０９を備
える。
示す図である。ＤＲＡＭ１００は、従来のＤＲＡＭが備
える入力バッファ１０１，１０２、行デコーダ１０５、
列デコーダ１０６、及び、メモリアレイ制御回路１０７
の他に、Ｎ型トランスファーゲート１０３、Ｐ型トラン
スファーゲート１０４、ｉＲＡＳ２，ｉＣＡＳ２作成用
のロジック回路１０８（以下、単にロジック回路１０８
という）、及び、アドレスキー受け付け回路１０９を備
える。
【００２３】アドレスキー受け付け回路１０９は、通
常、”Ｌ”の制御信号をＮ型トランスファーゲート１０
３及びＰ型トランスファーゲート１０４に出力してい
る。この場合、Ｎ型トランスファーゲート１０３は、閉
じており、Ｐ型トランスファーゲート１０４は開いてい
る。図示しないバーンイン装置より入力されるｉＣＡＳ
１が先に立ち下がり、続いてｉＲＡＳ１が立ち下がった
際に、例えば”１１１０”といった特定のアドレスデー
タ（以下、アドレスキーという）が書き込まれた場合、
アドレスキー受け付け回路１０９は、”Ｈ”の制御信号
をＮ型トランスファーゲート１０３及びＰ型トランスフ
ァーゲート１０４に出力してバーンインテストモードを
設定する。
常、”Ｌ”の制御信号をＮ型トランスファーゲート１０
３及びＰ型トランスファーゲート１０４に出力してい
る。この場合、Ｎ型トランスファーゲート１０３は、閉
じており、Ｐ型トランスファーゲート１０４は開いてい
る。図示しないバーンイン装置より入力されるｉＣＡＳ
１が先に立ち下がり、続いてｉＲＡＳ１が立ち下がった
際に、例えば”１１１０”といった特定のアドレスデー
タ（以下、アドレスキーという）が書き込まれた場合、
アドレスキー受け付け回路１０９は、”Ｈ”の制御信号
をＮ型トランスファーゲート１０３及びＰ型トランスフ
ァーゲート１０４に出力してバーンインテストモードを
設定する。
【００２４】Ｎ型トランスファーゲート１０３は”Ｈ”
の制御信号の入力に対してゲートを開き、ロジック回路
１０８にｉＲＡＳ１，ｉＣＡＳ１を入力する。一方、Ｐ
型トランスファーゲート１０４は”Ｈ”の制御信号の入
力に対してゲートを閉じ、入力バッファ１０１及び１０
２を介して出力されるｉＲＡＳ１，ｉＣＡＳ１の信号を
遮断する。
の制御信号の入力に対してゲートを開き、ロジック回路
１０８にｉＲＡＳ１，ｉＣＡＳ１を入力する。一方、Ｐ
型トランスファーゲート１０４は”Ｈ”の制御信号の入
力に対してゲートを閉じ、入力バッファ１０１及び１０
２を介して出力されるｉＲＡＳ１，ｉＣＡＳ１の信号を
遮断する。
【００２５】後に説明するが、ロジック回路１０８で
は、入力されたｉＲＡＳ１，ｉＣＡＳ１の信号よりも短
い周期、具体的にはｉＲＡＳ１及びｉＣＡＳ１が１サイ
クルする間に２サイクルするｉＲＡＳ２，ｉＣＡＳ２を
出力する。ロジック回路１０８より出力されたｉＲＡＳ
２，ｉＣＡＳ２は、それぞれ行デコーダ１０５、列デコ
ーダ１０６に入力される。これにより、メモリアレイ制
御回路１０７からのデータの読み出し速度が２倍にな
り、バーンインテストに要する時間を半分に短縮するこ
とができる。なお、ＤＲＡＭ１００では、アドレスの遷
移タイミングは変更されていないため、同じアドレスの
データが２回ずつ読み出されることになる。
は、入力されたｉＲＡＳ１，ｉＣＡＳ１の信号よりも短
い周期、具体的にはｉＲＡＳ１及びｉＣＡＳ１が１サイ
クルする間に２サイクルするｉＲＡＳ２，ｉＣＡＳ２を
出力する。ロジック回路１０８より出力されたｉＲＡＳ
２，ｉＣＡＳ２は、それぞれ行デコーダ１０５、列デコ
ーダ１０６に入力される。これにより、メモリアレイ制
御回路１０７からのデータの読み出し速度が２倍にな
り、バーンインテストに要する時間を半分に短縮するこ
とができる。なお、ＤＲＡＭ１００では、アドレスの遷
移タイミングは変更されていないため、同じアドレスの
データが２回ずつ読み出されることになる。
【００２６】図２は、ｉＲＡＳ２，ｉＣＡＳ２作成用の
ロジック回路１０８の回路図である。ロジック回路１０
８は、ＥＸＮＯＲゲート１１０及び遅延回路１１１より
構成される。ｉＲＡＳ１，ｉＣＡＳ１は、それぞれＥＸ
ＮＯＲゲート１１０の入力端子に入力される。ＥＸＮＯ
Ｒゲート１１０の出力は、ｉＲＡＳ２として出力される
と共に、遅延回路１１１により所定量（例えば２０ｎ
ｓ）だけ遅延された後にｉＣＡＳ２として出力される。
ロジック回路１０８の回路図である。ロジック回路１０
８は、ＥＸＮＯＲゲート１１０及び遅延回路１１１より
構成される。ｉＲＡＳ１，ｉＣＡＳ１は、それぞれＥＸ
ＮＯＲゲート１１０の入力端子に入力される。ＥＸＮＯ
Ｒゲート１１０の出力は、ｉＲＡＳ２として出力される
と共に、遅延回路１１１により所定量（例えば２０ｎ
ｓ）だけ遅延された後にｉＣＡＳ２として出力される。
【００２７】図３は、ｉＲＡＳ１，ｉＣＡＳ１，ｉＲＡ
Ｓ２，ｉＣＡＳ２の波形を示すタイムチャートである。
ロジック回路１０８を構成するＥＸＮＯＲゲート１１０
は、ｉＲＡＳ１，ｉＣＡＳ１が共に”Ｌ”又は”Ｈ”の
場合に”Ｌ”のｉＲＡＳ２を出力し、一方が”Ｌ”、他
方が”Ｈ”の場合に”Ｈ”のｉＲＡＳ２を出力する。こ
れにより、ｉＲＡＳ１が１サイクルする間に２サイクル
するｉＲＡＳ２が出力される。また、ロジック回路１０
８からは、ｉＲＡＳ２を２０ｎｓ遅延させた信号がｉＣ
ＡＳ２として出力される。
Ｓ２，ｉＣＡＳ２の波形を示すタイムチャートである。
ロジック回路１０８を構成するＥＸＮＯＲゲート１１０
は、ｉＲＡＳ１，ｉＣＡＳ１が共に”Ｌ”又は”Ｈ”の
場合に”Ｌ”のｉＲＡＳ２を出力し、一方が”Ｌ”、他
方が”Ｈ”の場合に”Ｈ”のｉＲＡＳ２を出力する。こ
れにより、ｉＲＡＳ１が１サイクルする間に２サイクル
するｉＲＡＳ２が出力される。また、ロジック回路１０
８からは、ｉＲＡＳ２を２０ｎｓ遅延させた信号がｉＣ
ＡＳ２として出力される。
【００２８】以上、説明したように、ＤＲＡＭ１００で
は、所定のアドレスキーの入力によりバーンインテスト
モードが設定された場合には、ｉＲＡＳ１及びｉＣＡＳ
１を利用してｉＲＡＳ１よりも短い周期のｉＲＡＳ２及
びｉＣＡＳ２を作成する。このｉＲＡＳ２，ｉＣＡＳ２
を用いることで、バーンイン装置のクロックモジュレー
タの作成するクロック信号ＣＬＫの周期がそのままであ
ってもバーンインテストに要する時間を短縮することが
できる。
は、所定のアドレスキーの入力によりバーンインテスト
モードが設定された場合には、ｉＲＡＳ１及びｉＣＡＳ
１を利用してｉＲＡＳ１よりも短い周期のｉＲＡＳ２及
びｉＣＡＳ２を作成する。このｉＲＡＳ２，ｉＣＡＳ２
を用いることで、バーンイン装置のクロックモジュレー
タの作成するクロック信号ＣＬＫの周期がそのままであ
ってもバーンインテストに要する時間を短縮することが
できる。
【００２９】（２）実施の形態２ 図４は、実施の形態２にかかるＤＲＡＭ２００の構成を
示す図である。ＤＲＡＭ２００は、従来のＤＲＡＭが備
える入力バッファ２０１，２０２，２０３，２０４、行
デコーダ２０７、列デコーダ２０８、及び、メモリアレ
イ制御回路２０９の他に、Ｎ型トランスファーゲート２
０５、Ｐ型トランスファーゲート２０６、ｉＲＡＳ２，
ｉＣＡＳ２，ｉＷＥ２，ｉＯＥ２作成用のロジック回路
２１０（以下、単にロジック回路２１０という）、及
び、アドレスキー受け付け回路２１１を備える。
示す図である。ＤＲＡＭ２００は、従来のＤＲＡＭが備
える入力バッファ２０１，２０２，２０３，２０４、行
デコーダ２０７、列デコーダ２０８、及び、メモリアレ
イ制御回路２０９の他に、Ｎ型トランスファーゲート２
０５、Ｐ型トランスファーゲート２０６、ｉＲＡＳ２，
ｉＣＡＳ２，ｉＷＥ２，ｉＯＥ２作成用のロジック回路
２１０（以下、単にロジック回路２１０という）、及
び、アドレスキー受け付け回路２１１を備える。
【００３０】アドレスキー受け付け回路２１１は、通
常、”Ｌ”の制御信号をＮ型トランスファーゲート２０
５及びＰ型トランスファーゲート２０６に出力してい
る。この場合、Ｎ型トランスファーゲート２０５は、閉
じており、Ｐ型トランスファーゲート２０６は開いてい
る。図示しないバーンイン装置より入力されるｉＣＡＳ
１が先に立ち下がり、続いてｉＲＡＳ１が立ち下がった
際に、例えば”１１１０”といった特定のアドレスデー
タ（以下、アドレスキーという）が書き込まれた場合、
アドレスキー受け付け回路２１１は、”Ｈ”の制御信号
をＮ型トランスファーゲート２０５及びＰ型トランスフ
ァーゲート２０６に出力してバーンインテストモードを
設定する。
常、”Ｌ”の制御信号をＮ型トランスファーゲート２０
５及びＰ型トランスファーゲート２０６に出力してい
る。この場合、Ｎ型トランスファーゲート２０５は、閉
じており、Ｐ型トランスファーゲート２０６は開いてい
る。図示しないバーンイン装置より入力されるｉＣＡＳ
１が先に立ち下がり、続いてｉＲＡＳ１が立ち下がった
際に、例えば”１１１０”といった特定のアドレスデー
タ（以下、アドレスキーという）が書き込まれた場合、
アドレスキー受け付け回路２１１は、”Ｈ”の制御信号
をＮ型トランスファーゲート２０５及びＰ型トランスフ
ァーゲート２０６に出力してバーンインテストモードを
設定する。
【００３１】Ｎ型トランスファーゲート２０５は”Ｈ”
の制御信号の入力に対してゲートを開き、ロジック回路
２１０にｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉＯＥ１
を入力する。一方、Ｐ型トランスファーゲート２０６
は”Ｈ”の制御信号の入力に対してゲートを閉じ、入力
バッファ２０１，２０２，２０３及び２０４を介して出
力されるｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉＯＥ１
の信号を遮断する。
の制御信号の入力に対してゲートを開き、ロジック回路
２１０にｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉＯＥ１
を入力する。一方、Ｐ型トランスファーゲート２０６
は”Ｈ”の制御信号の入力に対してゲートを閉じ、入力
バッファ２０１，２０２，２０３及び２０４を介して出
力されるｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉＯＥ１
の信号を遮断する。
【００３２】後に説明するが、ロジック回路２１０で
は、入力されたｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉ
ＯＥ１の信号よりも短い周期、具体的には、前記各信号
が１サイクルする間に２サイクルするｉＲＡＳ２，ｉＣ
ＡＳ２，ｉＷＥ２，ｉＯＥ２を出力する。ロジック回路
２１０より出力されたｉＲＡＳ２，ｉＣＡＳ２は、それ
ぞれ行デコーダ２０７、列デコーダ２０８を介してメモ
リアレイ制御回路２０９に入力される。また、ｉＷＥ
２，ｉＯＥ２は、直接メモリアレイ２０９に入力され
る。これにより、メモリアレイ制御回路２０９より読み
出されるデータの速度が２倍になり、バーンインテスト
に要する時間を半分に短縮することができる。
は、入力されたｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉ
ＯＥ１の信号よりも短い周期、具体的には、前記各信号
が１サイクルする間に２サイクルするｉＲＡＳ２，ｉＣ
ＡＳ２，ｉＷＥ２，ｉＯＥ２を出力する。ロジック回路
２１０より出力されたｉＲＡＳ２，ｉＣＡＳ２は、それ
ぞれ行デコーダ２０７、列デコーダ２０８を介してメモ
リアレイ制御回路２０９に入力される。また、ｉＷＥ
２，ｉＯＥ２は、直接メモリアレイ２０９に入力され
る。これにより、メモリアレイ制御回路２０９より読み
出されるデータの速度が２倍になり、バーンインテスト
に要する時間を半分に短縮することができる。
【００３３】図５は、ｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ
２，ｉＯＥ２作成用のロジック回路２１０の回路図であ
る。ロジック回路２１０は、ＥＸＮＯＲゲート２２０，
ＥＸＯＲゲート２２１、及び、インバータ２２２より構
成される。ｉＲＡＳ１，ｉＣＡＳ１は、それぞれＥＸＮ
ＯＲゲート２２０の入力端子に入力される。ＥＸＮＯＲ
ゲート２２０の出力は、ｉＲＡＳ２として出力される。
また、ｉＷＥ１，ｉＯＥ１は、それぞれＥＸＯＲゲート
２２１の入力端子に入力される。ＥＸＯＲゲート２２１
の出力は、ｉＣＡＳ２及びｉＯＥ２として出力される。
また、ＥＸＯＲゲート２２１の出力は、インバータ２２
２により反転された後にｉＷＥ２として出力される。
２，ｉＯＥ２作成用のロジック回路２１０の回路図であ
る。ロジック回路２１０は、ＥＸＮＯＲゲート２２０，
ＥＸＯＲゲート２２１、及び、インバータ２２２より構
成される。ｉＲＡＳ１，ｉＣＡＳ１は、それぞれＥＸＮ
ＯＲゲート２２０の入力端子に入力される。ＥＸＮＯＲ
ゲート２２０の出力は、ｉＲＡＳ２として出力される。
また、ｉＷＥ１，ｉＯＥ１は、それぞれＥＸＯＲゲート
２２１の入力端子に入力される。ＥＸＯＲゲート２２１
の出力は、ｉＣＡＳ２及びｉＯＥ２として出力される。
また、ＥＸＯＲゲート２２１の出力は、インバータ２２
２により反転された後にｉＷＥ２として出力される。
【００３４】図６は、ｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ
１，ｉＯＥ１，ｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２，ｉ
ＯＥ２の波形を示すタイムチャートである。ロジック回
路２１０を構成するＥＸＮＯＲゲート２２０は、ｉＲＡ
Ｓ１，ｉＣＡＳ１が共に”Ｌ”又は”Ｈ”の場合に”
Ｌ”の信号（ｉＲＡＳ２）を出力し、一方が”Ｌ”、他
方が”Ｈ”の場合に”Ｈ”の信号（ｉＲＡＳ２）を出力
する。これにより、ｉＲＡＳ１が１サイクルする間に２
サイクルするｉＲＡＳ２が出力される。また、ＥＸＯＲ
ゲート２２１は、ｉＷＥ１，ｉＯＥ１が共に”Ｌ”又
は”Ｈ”の場合に”Ｈ”の信号（ｉＣＡＳ２，ｉＯＥ
２）を出力し、一方が”Ｌ”、他方が”Ｈ”の場合に”
Ｌ”の信号（ｉＣＡＳ２，ｉＯＥ２）を出力する。これ
により、ｉＣＡＳ１が１サイクルする間に２サイクルす
るｉＣＡＳ２が出力される。なお、ｉＷＥ２は、ｉＣＡ
Ｓ２の反転信号であり、ｉＯＥ２は、ｉＣＡＳ２と同じ
信号である。通常、ｉＷＥ１は、ｉＣＡＳ１の立ち下が
りよりも少し前に立ち下がる。また、ｉＯＥ１は、ｉＲ
ＡＳ１の立ち下がりよりも少し前に立ち下がる。このた
め、ｉＲＡＳ１及びｉＣＡＳ１により形成されるｉＲＡ
Ｓ２、及び、ｉＷＥ１及びｉＯＥ１により形成されるｉ
ＣＡＳ２は、同一周期であるが、異なるタイミングで遷
移する。
１，ｉＯＥ１，ｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２，ｉ
ＯＥ２の波形を示すタイムチャートである。ロジック回
路２１０を構成するＥＸＮＯＲゲート２２０は、ｉＲＡ
Ｓ１，ｉＣＡＳ１が共に”Ｌ”又は”Ｈ”の場合に”
Ｌ”の信号（ｉＲＡＳ２）を出力し、一方が”Ｌ”、他
方が”Ｈ”の場合に”Ｈ”の信号（ｉＲＡＳ２）を出力
する。これにより、ｉＲＡＳ１が１サイクルする間に２
サイクルするｉＲＡＳ２が出力される。また、ＥＸＯＲ
ゲート２２１は、ｉＷＥ１，ｉＯＥ１が共に”Ｌ”又
は”Ｈ”の場合に”Ｈ”の信号（ｉＣＡＳ２，ｉＯＥ
２）を出力し、一方が”Ｌ”、他方が”Ｈ”の場合に”
Ｌ”の信号（ｉＣＡＳ２，ｉＯＥ２）を出力する。これ
により、ｉＣＡＳ１が１サイクルする間に２サイクルす
るｉＣＡＳ２が出力される。なお、ｉＷＥ２は、ｉＣＡ
Ｓ２の反転信号であり、ｉＯＥ２は、ｉＣＡＳ２と同じ
信号である。通常、ｉＷＥ１は、ｉＣＡＳ１の立ち下が
りよりも少し前に立ち下がる。また、ｉＯＥ１は、ｉＲ
ＡＳ１の立ち下がりよりも少し前に立ち下がる。このた
め、ｉＲＡＳ１及びｉＣＡＳ１により形成されるｉＲＡ
Ｓ２、及び、ｉＷＥ１及びｉＯＥ１により形成されるｉ
ＣＡＳ２は、同一周期であるが、異なるタイミングで遷
移する。
【００３５】以上、説明したように、ＤＲＡＭ２００で
は、所定のアドレスキーが入力されてバーンインテスト
モードが設定された場合、ｉＲＡＳ１，ｉＣＡＳ１，ｉ
ＷＥ１及びｉＯＥ１を利用して前記各信号よりも短い周
期のｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２及びｉＯＥ２を
作成する。このｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２及び
ｉＯＥ２を用いることで、バーンイン装置のクロックモ
ジュレータの作成するクロック信号ＣＬＫの周期がその
ままであってもバーンインテストに要する時間を短縮す
ることができる。
は、所定のアドレスキーが入力されてバーンインテスト
モードが設定された場合、ｉＲＡＳ１，ｉＣＡＳ１，ｉ
ＷＥ１及びｉＯＥ１を利用して前記各信号よりも短い周
期のｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２及びｉＯＥ２を
作成する。このｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２及び
ｉＯＥ２を用いることで、バーンイン装置のクロックモ
ジュレータの作成するクロック信号ＣＬＫの周期がその
ままであってもバーンインテストに要する時間を短縮す
ることができる。
【００３６】（３）実施の形態３ 図７は、実施の形態３にかかるＤＲＡＭ３００の構成を
示す図である。ＤＲＡＭ３００は、従来のＤＲＡＭの備
える入力バッファ３０３，３０４、行デコーダ３０５、
列デコーダ３０６、及び、メモリアレイ制御回路３０７
の他に、ｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回路
３０８（以下、単にロジック回路３０８という）を備え
る。なお、ロジック回路３０８への信号入力端子として
ＮＣピン３０９，３１０を利用する。
示す図である。ＤＲＡＭ３００は、従来のＤＲＡＭの備
える入力バッファ３０３，３０４、行デコーダ３０５、
列デコーダ３０６、及び、メモリアレイ制御回路３０７
の他に、ｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回路
３０８（以下、単にロジック回路３０８という）を備え
る。なお、ロジック回路３０８への信号入力端子として
ＮＣピン３０９，３１０を利用する。
【００３７】ｉＲＡＳ２，ｉＣＡＳ２作成用のロジック
回路３０８の構成は、実施の形態１のＤＲＡＭ１００で
使用するｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回路
１０８と同じ構成を採用する。バーンインテストの実行
時には、ＮＣピン３０９及び３１０にｉＲＡＳ１及びｉ
ＣＡＳ１を入力すればよい。
回路３０８の構成は、実施の形態１のＤＲＡＭ１００で
使用するｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回路
１０８と同じ構成を採用する。バーンインテストの実行
時には、ＮＣピン３０９及び３１０にｉＲＡＳ１及びｉ
ＣＡＳ１を入力すればよい。
【００３８】また、ｉＲＡＳ２，ｉＣＡＳ２作成用ロジ
ック回路３０８として、図８に示すような回路を採用し
ても良い。この場合、バーンイン装置のクロックモジュ
レータにより作成されるクロック信号ＣＬＫをＮＣピン
３０９を介して入力する。この場合、ＮＣピン３１０は
使用しない。本ロジック回路３０８は、遅延回路３２
０，３２２、及び、ＥＸＮＯＲゲート３２１より構成さ
れる。ＥＸＮＯＲゲート３２１の入力端子には、クロッ
ク信号ＣＬＫ、及び、当該クロック信号ＣＬＫを遅延回
路３２０により所定時間だけ遅延した信号が入力され
る。ＥＸＮＯＲゲート３２１の出力は、ｉＲＡＳ２とし
て出力されると共に、遅延回路３２２により所定の時間
だけ遅延した信号がｉＣＡＳ２として出力される。
ック回路３０８として、図８に示すような回路を採用し
ても良い。この場合、バーンイン装置のクロックモジュ
レータにより作成されるクロック信号ＣＬＫをＮＣピン
３０９を介して入力する。この場合、ＮＣピン３１０は
使用しない。本ロジック回路３０８は、遅延回路３２
０，３２２、及び、ＥＸＮＯＲゲート３２１より構成さ
れる。ＥＸＮＯＲゲート３２１の入力端子には、クロッ
ク信号ＣＬＫ、及び、当該クロック信号ＣＬＫを遅延回
路３２０により所定時間だけ遅延した信号が入力され
る。ＥＸＮＯＲゲート３２１の出力は、ｉＲＡＳ２とし
て出力されると共に、遅延回路３２２により所定の時間
だけ遅延した信号がｉＣＡＳ２として出力される。
【００３９】図９は、上記実施の形態３にかかるＤＲＡ
Ｍ３００の変形例であるＤＲＡＭ３４０の構成を示す図
である。ＤＲＡＭの製造工程において、ウェハ３８０上
に形成するＤＲＡＭ３４０のチップには、当該チップの
特性をモニタするための回路３５０が切断除去可能な状
態で付属している。そこで、ＤＲＡＭ３４０は、このモ
ニタ用回路３５０側に、上記ＤＲＡＭ３００に内蔵して
いたｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回路３０
８、ｉＲＡＳ１入力パッド３１３、ｉＣＡＳ１入力パッ
ド３１４、ｉＲＡＳ２出力パッド３０９、及び、ｉＣＡ
Ｓ２出力パッド３１０を備える。
Ｍ３００の変形例であるＤＲＡＭ３４０の構成を示す図
である。ＤＲＡＭの製造工程において、ウェハ３８０上
に形成するＤＲＡＭ３４０のチップには、当該チップの
特性をモニタするための回路３５０が切断除去可能な状
態で付属している。そこで、ＤＲＡＭ３４０は、このモ
ニタ用回路３５０側に、上記ＤＲＡＭ３００に内蔵して
いたｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回路３０
８、ｉＲＡＳ１入力パッド３１３、ｉＣＡＳ１入力パッ
ド３１４、ｉＲＡＳ２出力パッド３０９、及び、ｉＣＡ
Ｓ２出力パッド３１０を備える。
【００４０】また、ＤＲＡＭ３４０は、従来のＤＲＡＭ
が備えるｉＲＡＳ１入力パッド３０１、ｉＣＡＳ１入力
パッド３０２、入力バッファ３０３，３０４、行デコー
ダ３０５、列デコーダ３０６、メモリアレイ制御回路３
０７の他、ｉＲＡＳ２入力パッド３１１及びｉＣＡＳ２
入力パッド３１２を備える。
が備えるｉＲＡＳ１入力パッド３０１、ｉＣＡＳ１入力
パッド３０２、入力バッファ３０３，３０４、行デコー
ダ３０５、列デコーダ３０６、メモリアレイ制御回路３
０７の他、ｉＲＡＳ２入力パッド３１１及びｉＣＡＳ２
入力パッド３１２を備える。
【００４１】上記構成のＤＲＡＭ３４０及び特性モニタ
用回路３５０を採用する場合において、バーンインテス
トは、特性モニタ用回路３５０のｉＲＡＳ１入力パッド
３１３にｉＲＡＳ１を入力し、ｉＣＡＳ１入力パッド３
１４にｉＣＡＳ１を入力して行う。この際、ｉＲＡＳ２
出力パッド３０９とｉＲＡＳ２入力パッド３１２を、ワ
イヤ３６４で接続された探針（プローブ）３６０及び３
６１を用いて導通させると共に、ｉＣＡＳ２出力パッド
３１０とｉＣＡＳ２入力パッド３１１を、ワイヤ３６５
で接続された探針３６２及び３６３を用いて導通させ
る。
用回路３５０を採用する場合において、バーンインテス
トは、特性モニタ用回路３５０のｉＲＡＳ１入力パッド
３１３にｉＲＡＳ１を入力し、ｉＣＡＳ１入力パッド３
１４にｉＣＡＳ１を入力して行う。この際、ｉＲＡＳ２
出力パッド３０９とｉＲＡＳ２入力パッド３１２を、ワ
イヤ３６４で接続された探針（プローブ）３６０及び３
６１を用いて導通させると共に、ｉＣＡＳ２出力パッド
３１０とｉＣＡＳ２入力パッド３１１を、ワイヤ３６５
で接続された探針３６２及び３６３を用いて導通させ
る。
【００４２】バーンインテストの実行後、ＤＲＡＭ３４
０のチップから特性モニタ用回路３５０を切断除去す
る。これにより、製品としてのＤＲＡＭ３４０のチップ
面積を減少することができる。
０のチップから特性モニタ用回路３５０を切断除去す
る。これにより、製品としてのＤＲＡＭ３４０のチップ
面積を減少することができる。
【００４３】（４）実施の形態４ 図１０は、実施の形態４にかかるＤＲＡＭ４００の構成
を示す図である。ＤＲＡＭ４００は、従来のＤＲＡＭが
備える入力バッファ４０１，４０２、行デコーダ４０
５、列デコーダ４０６及びメモリアレイ制御回路４０７
の他、Ｎ型トランスファーゲート４０３、Ｐ型トランス
ファーゲート４０４、ｉＲＡＳ２，ｉＣＡＳ２作成用ロ
ジック回路４０８（以下、単にロジック回路４０８とい
う）、アドレスカウンタ４０９及びアドレスキー受け付
け回路４１０より構成される。
を示す図である。ＤＲＡＭ４００は、従来のＤＲＡＭが
備える入力バッファ４０１，４０２、行デコーダ４０
５、列デコーダ４０６及びメモリアレイ制御回路４０７
の他、Ｎ型トランスファーゲート４０３、Ｐ型トランス
ファーゲート４０４、ｉＲＡＳ２，ｉＣＡＳ２作成用ロ
ジック回路４０８（以下、単にロジック回路４０８とい
う）、アドレスカウンタ４０９及びアドレスキー受け付
け回路４１０より構成される。
【００４４】実施の形態４にかかるＤＲＡＭ４００は、
実施の形態１にかかるＤＲＡＭ１００に、さらに、ｉＣ
ＡＳ１が１サイクルする間に２サイクルするｉＣＡＳ２
よりＸ，Ｙアドレス信号を作成するアドレスカウンタ４
０９を備えることを特徴とする。ＤＲＡＭ１００が、ｉ
ＲＡＳ１が１サイクルする間に、バーンイン装置より入
力されるアドレスに２回ずつデータの書き込みを行うの
に対して、ＤＲＡＭ４００は、ｉＲＡＳ１を用いてバー
ンインテストを行う場合に比べ、２倍の速度で各アドレ
スにデータの書き込みを行う。
実施の形態１にかかるＤＲＡＭ１００に、さらに、ｉＣ
ＡＳ１が１サイクルする間に２サイクルするｉＣＡＳ２
よりＸ，Ｙアドレス信号を作成するアドレスカウンタ４
０９を備えることを特徴とする。ＤＲＡＭ１００が、ｉ
ＲＡＳ１が１サイクルする間に、バーンイン装置より入
力されるアドレスに２回ずつデータの書き込みを行うの
に対して、ＤＲＡＭ４００は、ｉＲＡＳ１を用いてバー
ンインテストを行う場合に比べ、２倍の速度で各アドレ
スにデータの書き込みを行う。
【００４５】Ｎ型トランスファーゲート４０３、Ｐ型ト
ランスファーゲート４０４、ロジック回路４０８及びア
ドレスキー受け付け回路４１０は、実施の形態１のＤＲ
ＡＭ１００が備えるＮ型トランスファーゲート１０３、
Ｐ型トランスファーゲート１０４、ロジック回路１０８
及び１０９と同じであり、ここでの重複した説明は省
く。
ランスファーゲート４０４、ロジック回路４０８及びア
ドレスキー受け付け回路４１０は、実施の形態１のＤＲ
ＡＭ１００が備えるＮ型トランスファーゲート１０３、
Ｐ型トランスファーゲート１０４、ロジック回路１０８
及び１０９と同じであり、ここでの重複した説明は省
く。
【００４６】アドレスカウンタ４０９は、ｉＣＡＳ２信
号を基準クロック信号として機能するカウンタであり、
ｉＣＡＳ２の遷移タイミングに応じてｉＣＡＳ１を基準
クロック信号とする場合の２倍の速さで内部アドレスＸ
n-1，Ｙn-1，Ｘn，Ｙn，Ｘn+1，Ｙn+1，…を出力する。
号を基準クロック信号として機能するカウンタであり、
ｉＣＡＳ２の遷移タイミングに応じてｉＣＡＳ１を基準
クロック信号とする場合の２倍の速さで内部アドレスＸ
n-1，Ｙn-1，Ｘn，Ｙn，Ｘn+1，Ｙn+1，…を出力する。
【００４７】図１１は、ｉＲＡＳ１，ｉＣＡＳ１，ｉＲ
ＡＳ２，ｉＣＡＳ２の波形及びアドレスカウンタ４０９
より出力される内部アドレスを示すタイムチャートであ
る。ロジック回路４０８を構成するＥＸＮＯＲゲート
（図示せず、）は、ｉＲＡＳ１，ｉＣＡＳ１が共に”
Ｌ”又は”Ｈ”の場合に”Ｌ”のｉＲＡＳ２を出力し、
一方が”Ｌ”、他方が”Ｈ”の場合に”Ｈ”のｉＲＡＳ
２を出力する。これにより、ｉＲＡＳ１が１サイクルす
る間に２サイクルするｉＲＡＳ２が出力される。また、
ロジック回路４０８からは、ｉＲＡＳ２を２０ｎｓ遅延
させた信号がｉＣＡＳ２として出力される。アドレスカ
ウンタ４０９からは、ｉＣＡＳ２の信号遷移タイミング
に応じて、ｉＣＡＳ１を基準クロック信号とする場合の
２倍の速さで内部アドレスＸn-1，Ｙn-1，Ｘn，Ｙn，Ｘ
n+1，Ｙn+1，…が出力される。これにより、ｉＲＡＳ１
及びｉＣＡＳ１を使用する場合の２倍の速度でメモリア
レイ制御回路４０７へのデータの書き込み及び読み出し
が行われる。
ＡＳ２，ｉＣＡＳ２の波形及びアドレスカウンタ４０９
より出力される内部アドレスを示すタイムチャートであ
る。ロジック回路４０８を構成するＥＸＮＯＲゲート
（図示せず、）は、ｉＲＡＳ１，ｉＣＡＳ１が共に”
Ｌ”又は”Ｈ”の場合に”Ｌ”のｉＲＡＳ２を出力し、
一方が”Ｌ”、他方が”Ｈ”の場合に”Ｈ”のｉＲＡＳ
２を出力する。これにより、ｉＲＡＳ１が１サイクルす
る間に２サイクルするｉＲＡＳ２が出力される。また、
ロジック回路４０８からは、ｉＲＡＳ２を２０ｎｓ遅延
させた信号がｉＣＡＳ２として出力される。アドレスカ
ウンタ４０９からは、ｉＣＡＳ２の信号遷移タイミング
に応じて、ｉＣＡＳ１を基準クロック信号とする場合の
２倍の速さで内部アドレスＸn-1，Ｙn-1，Ｘn，Ｙn，Ｘ
n+1，Ｙn+1，…が出力される。これにより、ｉＲＡＳ１
及びｉＣＡＳ１を使用する場合の２倍の速度でメモリア
レイ制御回路４０７へのデータの書き込み及び読み出し
が行われる。
【００４８】以上、説明したように、ＤＲＡＭ４００で
は、所定のアドレスキーによりバーンインテストモード
が設定された場合には、ｉＲＡＳ１及びｉＣＡＳ１を利
用して前記各信号が１サイクルする間に２サイクルする
ｉＲＡＳ２及びｉＣＡＳ２を作成する。さらに、ｉＣＡ
Ｓ２を利用してバーンイン装置の作成するアドレス信号
に比べて２倍の速度で遷移するアドレス信号を作成す
る。これにより、バーンイン装置のクロックモジュレー
タの作成するクロック信号ＣＬＫの周期がそのままであ
っても、２倍の速度でメモリアレイへのデータの書き込
み及び読み出しが行われ、バーンインテストに要する時
間を半分に短縮することができる。
は、所定のアドレスキーによりバーンインテストモード
が設定された場合には、ｉＲＡＳ１及びｉＣＡＳ１を利
用して前記各信号が１サイクルする間に２サイクルする
ｉＲＡＳ２及びｉＣＡＳ２を作成する。さらに、ｉＣＡ
Ｓ２を利用してバーンイン装置の作成するアドレス信号
に比べて２倍の速度で遷移するアドレス信号を作成す
る。これにより、バーンイン装置のクロックモジュレー
タの作成するクロック信号ＣＬＫの周期がそのままであ
っても、２倍の速度でメモリアレイへのデータの書き込
み及び読み出しが行われ、バーンインテストに要する時
間を半分に短縮することができる。
【００４９】
【発明の効果】本発明の第１のＤＲＡＭは、信号作成回
路により作成される第１及び第２外部信号よりも短い周
期の第１及び第２内部信号を用いてメモリアレイ内のデ
ータの読み出し及び書き込みを行う。これにより、バー
ンインテスト装置により形成されるクロック信号の周期
が同じであっても、バーンインテストに要する時間を短
縮することができる。
路により作成される第１及び第２外部信号よりも短い周
期の第１及び第２内部信号を用いてメモリアレイ内のデ
ータの読み出し及び書き込みを行う。これにより、バー
ンインテスト装置により形成されるクロック信号の周期
が同じであっても、バーンインテストに要する時間を短
縮することができる。
【００５０】本発明の第２のＤＲＡＭは、上記第１のＤ
ＲＡＭにおいて、上記信号作成回路にＥＸＮＯＲゲート
及び第１遅延回路及び第２遅延回路からなる簡単な構成
を採用する。このような簡単な構成の信号作成回路を用
いることで、チップサイズの増加を抑えつつ、バーンイ
ンテストに要する時間を短縮することができる。
ＲＡＭにおいて、上記信号作成回路にＥＸＮＯＲゲート
及び第１遅延回路及び第２遅延回路からなる簡単な構成
を採用する。このような簡単な構成の信号作成回路を用
いることで、チップサイズの増加を抑えつつ、バーンイ
ンテストに要する時間を短縮することができる。
【００５１】本発明の第３のＤＲＡＭは、上記信号作成
回路をＤＲＡＭ本体とは別の除去可能な基板上に設ける
ことで、チップサイズの増加を伴わずに、バーンインテ
ストに要する時間を短縮することができる。
回路をＤＲＡＭ本体とは別の除去可能な基板上に設ける
ことで、チップサイズの増加を伴わずに、バーンインテ
ストに要する時間を短縮することができる。
【００５２】本発明の第４のＤＲＡＭは、上記第１のＤ
ＲＡＭにおいて、信号作成回路を構成するロジック回路
により作成される第１及び第２外部信号よりも短い周期
の第１及び第２内部信号を用いてメモリアレイ内のデー
タの読み出し及び書き込みを行う。これにより、バーン
インテスト装置により形成されるクロック信号の周期が
同じであっても、バーンインテストに要する時間を短縮
することができる。
ＲＡＭにおいて、信号作成回路を構成するロジック回路
により作成される第１及び第２外部信号よりも短い周期
の第１及び第２内部信号を用いてメモリアレイ内のデー
タの読み出し及び書き込みを行う。これにより、バーン
インテスト装置により形成されるクロック信号の周期が
同じであっても、バーンインテストに要する時間を短縮
することができる。
【００５３】本発明の第５のＤＲＡＭは、上記第４のＤ
ＲＡＭにおいて、上記ロジック回路にＥＸＮＯＲゲート
及び遅延回路からなる簡単な構成を採用する。このよう
な簡単な構成のロジック回路を用いることで、チップサ
イズの増加を抑えつつ、バーンインテストに要する時間
を短縮することができる。
ＲＡＭにおいて、上記ロジック回路にＥＸＮＯＲゲート
及び遅延回路からなる簡単な構成を採用する。このよう
な簡単な構成のロジック回路を用いることで、チップサ
イズの増加を抑えつつ、バーンインテストに要する時間
を短縮することができる。
【００５４】本発明の第６のＤＲＡＭは、信号作成回路
により作成される第１，第２，第３及び第４外部信号よ
りも短い周期の第１，第２，第３及び第４内部信号を用
いてメモリアレイ内のデータの読み出し及び書き込みを
行う。これにより、バーンインテスト装置により形成さ
れるクロック信号の周期が同じであっても、バーンイン
テストに要する時間を短縮することができる。
により作成される第１，第２，第３及び第４外部信号よ
りも短い周期の第１，第２，第３及び第４内部信号を用
いてメモリアレイ内のデータの読み出し及び書き込みを
行う。これにより、バーンインテスト装置により形成さ
れるクロック信号の周期が同じであっても、バーンイン
テストに要する時間を短縮することができる。
【００５５】本発明の第７のＤＲＡＭは、上記第６のＤ
ＲＡＭにおいて、信号作成回路を構成するロジック回路
により作成される第１，第２，第３及び第４外部信号よ
りも短い周期の第１，第２，第３及び第４内部信号を用
いてメモリアレイ内のデータの読み出し及び書き込みを
行う。これにより、バーンインテスト装置により形成さ
れるクロック信号の周期が同じであっても、バーンイン
テストに要する時間を短縮することができる。
ＲＡＭにおいて、信号作成回路を構成するロジック回路
により作成される第１，第２，第３及び第４外部信号よ
りも短い周期の第１，第２，第３及び第４内部信号を用
いてメモリアレイ内のデータの読み出し及び書き込みを
行う。これにより、バーンインテスト装置により形成さ
れるクロック信号の周期が同じであっても、バーンイン
テストに要する時間を短縮することができる。
【００５６】本発明の第８のＤＲＡＭは、上記第７に記
載のＤＲＡＭにおいて、上記ロジック回路にＥＸＮＯＲ
ゲート及びＥＸＯＲゲートからなる簡単な構成を採用す
る。このような簡単な構成のロジック回路を用いること
で、チップサイズの増加を抑えつつ、バーンインテスト
に要する時間を短縮することができる。
載のＤＲＡＭにおいて、上記ロジック回路にＥＸＮＯＲ
ゲート及びＥＸＯＲゲートからなる簡単な構成を採用す
る。このような簡単な構成のロジック回路を用いること
で、チップサイズの増加を抑えつつ、バーンインテスト
に要する時間を短縮することができる。
【００５７】本発明の第９のＤＲＡＭは、上記第１乃至
第８のＤＲＡＭにおいて、周期の短い内部信号の遷移に
対応したアドレス信号を出力するアドレスカウンタを備
えることで、バーンインテスト実行時におけるデータの
読み出し及び書き込み速度を向上することができる。
第８のＤＲＡＭにおいて、周期の短い内部信号の遷移に
対応したアドレス信号を出力するアドレスカウンタを備
えることで、バーンインテスト実行時におけるデータの
読み出し及び書き込み速度を向上することができる。
【００５８】本発明の第１のバーンインテスト方法は、
上記第１乃至第５のＤＲＡＭの第１及び第２入力端子
に、ＲＡＳ及びＣＡＳ信号を入力する。各ＤＲＡＭは、
上述したように外部より入力されるＲＡＳ及びＣＡＳよ
りも短い周期の新たなＲＡＳ及びＣＡＳを作成し、これ
を用いてデータの読み出し及び書き込みを行う。これに
より、従来のバーンイン装置を使用した場合であって
も、バーンインテストに要する時間を短縮することがで
きる。
上記第１乃至第５のＤＲＡＭの第１及び第２入力端子
に、ＲＡＳ及びＣＡＳ信号を入力する。各ＤＲＡＭは、
上述したように外部より入力されるＲＡＳ及びＣＡＳよ
りも短い周期の新たなＲＡＳ及びＣＡＳを作成し、これ
を用いてデータの読み出し及び書き込みを行う。これに
より、従来のバーンイン装置を使用した場合であって
も、バーンインテストに要する時間を短縮することがで
きる。
【００５９】本発明の第２のバーンインテスト方法は、
上記第６乃至第８に記載のＤＲＡＭの第１，第２，第３
及び第４入力端子に、ＲＡＳ，ＣＡＳ，ＷＥ及びＯＥを
それぞれ入力する。各ＤＲＡＭは、上述したように外部
より入力されるＲＡＳ，ＣＡＳ，ＷＥ，ＯＥよりも短い
周期の新たなＲＡＳ，ＣＡＳ，ＷＥ，ＯＥを作成し、こ
れを用いてデータの読み出し及び書き込みを行う。これ
により、従来のバーンイン装置を使用した場合であって
も、バーンインテストに要する時間を短縮することがで
きる。
上記第６乃至第８に記載のＤＲＡＭの第１，第２，第３
及び第４入力端子に、ＲＡＳ，ＣＡＳ，ＷＥ及びＯＥを
それぞれ入力する。各ＤＲＡＭは、上述したように外部
より入力されるＲＡＳ，ＣＡＳ，ＷＥ，ＯＥよりも短い
周期の新たなＲＡＳ，ＣＡＳ，ＷＥ，ＯＥを作成し、こ
れを用いてデータの読み出し及び書き込みを行う。これ
により、従来のバーンイン装置を使用した場合であって
も、バーンインテストに要する時間を短縮することがで
きる。
【図１】 実施の形態１にかかるＤＲＡＭの構成を示す
図である、
図である、
【図２】 ｉＲＡＳ２，ｉＣＡＳ２作成用ロジック回路
を示す図である。
を示す図である。
【図３】 ｉＲＡＳ１，ｉＣＡＳ１，ｉＲＡＳ２，ｉＣ
ＡＳ２の波形を示すタイムチャートである。
ＡＳ２の波形を示すタイムチャートである。
【図４】 実施の形態２にかかるＤＲＡＭの構成を示す
図である。
図である。
【図５】 ｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２，ｉＯＥ
２作成用のロジック回路の回路図である。
２作成用のロジック回路の回路図である。
【図６】 ｉＲＡＳ１，ｉＣＡＳ１，ｉＷＥ１，ｉＯＥ
１，ｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２，ｉＯＥ２の波
形を示すタイムチャートである。
１，ｉＲＡＳ２，ｉＣＡＳ２，ｉＷＥ２，ｉＯＥ２の波
形を示すタイムチャートである。
【図７】 実施の形態３にかかるＤＲＡＭの構成を示す
図である。
図である。
【図８】 ｉＲＡＳ２，ｉＣＡＳ２作成用のロジック回
路の回路図である。
路の回路図である。
【図９】 実施の形態３にかかるＤＲＡＭの変形例の構
成を示す図である。
成を示す図である。
【図１０】 実施の形態４にかかるＤＲＡＭの構成を示
す図である。
す図である。
【図１１】 ｉＲＡＳ１，ｉＣＡＳ１，ｉＲＡＳ２，ｉ
ＣＡＳ２の波形及び内部アドレスを示すタイムチャート
である。
ＣＡＳ２の波形及び内部アドレスを示すタイムチャート
である。
【図１２】 従来のバーンイン装置の構成を示す図であ
る。
る。
【図１３】 ｉＲＡＳ，ｉＣＡＳの波形を示すタイムチ
ャートである。
ャートである。
【図１４】 従来のＤＲＡＭの概略構成を示す図であ
る。
る。
【符号の説明】 １０１，１０２，２０１，２０２，２０３，２０４，３
０３，３０４，４０１，４０２，５６０，５６１ 入力
バッファ、１０３，２０５，４０３ Ｎ型トランスファ
ーゲート、１０４，２０６，４０４ Ｐ型トランスファ
ーゲート、１０５，２０７，３０５，４０５，５６２
行デコーダ、１０６，２０８，３０６，４０６，５６３
列デコーダ、１０７，２０９，３０７，４０７，５６
４ メモリアレイ制御回路、１０８，２１０，３０８，
４０８ ロジック回路、１０９，２１１，４１０ アド
レスキー受け付け回路、１１０，２２０，３２１ ＥＸ
ＮＯＲゲート、２２１ ＥＸＯＲゲート、１１１，３２
０，３２１ 遅延回路、２２２ インバータ、４０９
アドレスカウンタ
０３，３０４，４０１，４０２，５６０，５６１ 入力
バッファ、１０３，２０５，４０３ Ｎ型トランスファ
ーゲート、１０４，２０６，４０４ Ｐ型トランスファ
ーゲート、１０５，２０７，３０５，４０５，５６２
行デコーダ、１０６，２０８，３０６，４０６，５６３
列デコーダ、１０７，２０９，３０７，４０７，５６
４ メモリアレイ制御回路、１０８，２１０，３０８，
４０８ ロジック回路、１０９，２１１，４１０ アド
レスキー受け付け回路、１１０，２２０，３２１ ＥＸ
ＮＯＲゲート、２２１ ＥＸＯＲゲート、１１１，３２
０，３２１ 遅延回路、２２２ インバータ、４０９
アドレスカウンタ
Claims (11)
- 【請求項１】 同一周期で、信号の立ち上がり及び立ち
下がりタイミングの異なる第１及び第２外部信号の第１
及び第２入力端子と、 上記第１及び第２入力端子より入力された第１及び第２
外部信号のそれぞれの立ち上がり及び立ち下がりタイミ
ングに同期して信号の遷移する上記第１外部信号よりも
短い周期の第１内部信号を作成すると共に、該第１内部
信号と同一周期で、信号の立ち上がり及び立ち下がりタ
イミングの異なる第２内部信号を作成し、作成された第
１及び第２内部信号を行デコーダ及び列デコーダに出力
するバーンインテスト用の信号作成回路とを備えること
を特徴とするダイナミックＲＡＭ。 - 【請求項２】 請求項１に記載のダイナミックＲＡＭに
おいて、 上記信号作成回路は、ＥＸＮＯＲゲート、第１遅延回路
及び第２遅延回路より構成され、上記ＥＸＮＯＲゲート
には上記第１及び第２入力端子より入力された第１又は
第２外部信号と、上記第１又は第２外部信号を第１遅延
回路により所定の時間だけ遅延した信号とが入力され、
当該ＥＸＮＯＲゲートの出力は第１内部信号として行デ
コーダに出力され、当該ＥＸＮＯＲゲートの出力を上記
第２遅延回路により所定の時間だけ遅延した信号が第２
内部信号として列デコーダに出力されることを特徴とす
るダイナミックＲＡＭ。 - 【請求項３】 請求項１又は請求項２に記載のダイナミ
ックＲＡＭにおいて、 上記信号作成回路は、ダイナミックＲＡＭ本体のチップ
とは別の除去可能な基板上に設けられることを特徴とす
るダイナミックＲＡＭ。 - 【請求項４】 請求項１に記載のダイナミックＲＡＭに
おいて、 さらに、バーンインテストモードの設定手段を備え、 上記信号作成回路は、上記第１及び第２外部入力端子よ
り入力された第１及び第２外部信号のそれぞれの立ち上
がり及び立ち下がりタイミングに同期して信号の遷移す
る上記第１外部信号よりも短い周期の第１内部信号を作
成すると共に、該第１内部信号と同一周期で、信号の立
ち上がり及び立ち下がりタイミングの異なる第２内部信
号を作成するロジック回路と、バーンインテストモード
の設定手段によりバーンインテストモードが設定された
場合に、上記ロジック回路により作成された第１及び第
２内部信号を行デコーダ及び列デコーダに出力するトラ
ンスファーゲートとを備えることを特徴とするダイナミ
ックＲＡＭ。 - 【請求項５】 請求項４に記載のダイナミックＲＡＭに
おいて、 上記ロジック回路は、ＥＸＮＯＲゲート及び遅延回路か
らなり、上記ＥＸＮＯＲゲートには上記第１及び第２外
部信号が入力され、当該ＥＸＮＯＲゲートの出力を第１
内部信号として出力し、該ＥＸＮＯＲゲートの出力を上
記遅延回路により所定時間だけ遅延させた信号を第２内
部信号として出力することを特徴とするダイナミックＲ
ＡＭ。 - 【請求項６】 同一周期で、信号の立ち上がり及び立ち
下がりタイミングの異なる第１、第２、第３及び第４外
部信号の第１、第２、第３及び第４入力端子と、 上記第１及び第２入力端子に入力された第１及び第２外
部信号のそれぞれの信号の立ち上がり及び立ち下がりタ
イミングに同期して信号の遷移する上記第１外部信号よ
り短い周期の第１内部信号を作成すると共に、上記第３
及び第４入力端子に入力された第３及び第４の外部信号
のそれぞれの信号の立ち上がり及び立ち下がりタイミン
グに同期して信号の遷移する上記第３外部信号より短い
周期の第２内部信号を作成し、作成された第１及び第２
内部信号を行デコーダ及び列デコーダに出力する信号作
成回路とを備えることを特徴とするダイナミックＲＡ
Ｍ。 - 【請求項７】 請求項６に記載のダイナミックＲＡＭに
おいて、 さらに、バーンインテストモードの設定手段を備え、 上記信号作成回路は、上記第１及び第２入力端子に入力
された第１及び第２外部信号のそれぞれの信号の立ち上
がり及び立ち下がりタイミングに同期して信号の遷移す
る上記第１外部信号より短い周期の第１内部信号を作成
すると共に、上記第３及び第４入力端子に入力された第
３及び第４の外部信号のそれぞれの信号の立ち上がり及
び立ち下がりタイミングに同期して信号の遷移する上記
第３外部信号より短い周期の第２内部信号を作成するロ
ジック回路と、上記バーンインテストモードの設定手段
によりバーンインテストモードが設定された場合に、上
記ロジック回路により作成された第１及び第２内部信号
を行デコーダ及び列デコーダに出力するトランスファー
ゲートとを備えることを特徴とするダイナミックＲＡ
Ｍ。 - 【請求項８】 請求項７に記載のダイナミックＲＡＭに
おいて、 上記ロジック回路は、ＥＸＮＯＲゲート及びＥＸＯＲゲ
ートからなり、上記ＥＸＮＯＲゲート及びＥＸＯＲゲー
トの何れか一方に上記第１及び第２外部信号が入力さ
れ、当該ゲートの出力を第１内部信号として出力し、上
記ＥＸＮＯＲゲート及びＥＸＯＲゲートの内の残りのゲ
ートに上記第３及び第４外部信号が入力され、当該ゲー
トの出力を第２内部信号として出力することを特徴とす
るダイナミックＲＡＭ。 - 【請求項９】 請求項１乃至８の何れかに記載のダイナ
ミックＲＡＭにおいて、 上記ロジック回路より出力される第１又は第２内部信号
に基づいて内部アドレスのデータを作成し、当該作成し
たアドレスデータを、データの読み出しを行うメモリア
レイ制御回路に出力するアドレスカウンタを備えること
を特徴とするダイナミックＲＡＭ。 - 【請求項１０】 請求項１乃至５の何れかに記載したダ
イナミックＲＡＭのバーンインテスト方法であって、 バーンイン装置より、上記第１及び第２入力端子に、Ｒ
ＡＳ及びＣＡＳ信号を入力する工程よりなることを特徴
とするバーンインテスト方法。 - 【請求項１１】 請求項６乃至８の何れかに記載したダ
イナミックＲＡＭのバーンインテスト方法であって、 バーンイン装置より、上記第１、第２、第３及び第４入
力端子に、ＲＡＳ、ＣＡＳ、ＷＥ及びＯＥの各信号を入
力する工程よりなることを特徴とするバーンインテスト
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016812A JPH11213696A (ja) | 1998-01-29 | 1998-01-29 | ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016812A JPH11213696A (ja) | 1998-01-29 | 1998-01-29 | ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11213696A true JPH11213696A (ja) | 1999-08-06 |
Family
ID=11926586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016812A Pending JPH11213696A (ja) | 1998-01-29 | 1998-01-29 | ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11213696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456561B2 (en) | 2000-05-29 | 2002-09-24 | Nec Corporation | Synchronous semiconductor memory device |
-
1998
- 1998-01-29 JP JP10016812A patent/JPH11213696A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456561B2 (en) | 2000-05-29 | 2002-09-24 | Nec Corporation | Synchronous semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5757705A (en) | SDRAM clocking test mode | |
| US20080204067A1 (en) | Synchronous semiconductor device, and inspection system and method for the same | |
| JP3180317B2 (ja) | 半導体記憶装置 | |
| JP3792602B2 (ja) | 半導体記憶装置 | |
| US6888366B2 (en) | Apparatus and method for testing a plurality of semiconductor chips | |
| JP3898609B2 (ja) | 半導体集積回路 | |
| KR100557517B1 (ko) | 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 | |
| JP2001344994A (ja) | 同期型半導体記憶装置 | |
| JP2000011695A (ja) | ビルト―インパラレルテスト回路を備えた半導体メモリ装置 | |
| JP2004046927A (ja) | 半導体記憶装置 | |
| JP6107612B2 (ja) | 半導体集積回路、及び、半導体集積回路の試験方法 | |
| US20060090108A1 (en) | Method and apparatus for testing a memory device with compressed data using a single output | |
| JPH11329000A (ja) | 内蔵メモリテスト方法、およびそれに用いるバスインタフェースユニット、コマンドデコーダ | |
| US9618575B2 (en) | Semiconductor device having plural data input/output terminals configured for write test and read test operations | |
| KR100310715B1 (ko) | 동기형반도체기억장치 | |
| JPH11297097A (ja) | 半導体記憶装置 | |
| KR100259336B1 (ko) | 반도체 소자의 오토 리프레쉬 제어회로 | |
| US7948912B2 (en) | Semiconductor integrated circuit with test mode | |
| JPH11213696A (ja) | ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法 | |
| US20090303806A1 (en) | Synchronous semiconductor memory device | |
| JP2004152348A (ja) | 信号生成回路 | |
| JP2001291400A (ja) | 半導体メモリ用のテスト回路 | |
| JPH11176200A (ja) | 直接アクセスモードテスト制御回路を備える高速半導体メモリ装置及びそのテスト方法 | |
| JP2000090693A (ja) | メモリ試験装置 | |
| JP2012033241A (ja) | 半導体装置、及び半導体試験方法 |