JPH0482740U - - Google Patents

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JPH0482740U
JPH0482740U JP12434090U JP12434090U JPH0482740U JP H0482740 U JPH0482740 U JP H0482740U JP 12434090 U JP12434090 U JP 12434090U JP 12434090 U JP12434090 U JP 12434090U JP H0482740 U JPH0482740 U JP H0482740U
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JP
Japan
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address
memory
cpu
data
hereinafter referred
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JP12434090U
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【図面の簡単な説明】
第１図は本考案の基本的な一実施例のブロツク
配置図、第２図は第１図にアドレスバスと制御信
号を付加した本考案の一実施例を示す図、第３図
は第２図のＩ／ＯコントローラにＦＩＦＯ１３若
しくは、デユアルポートメモリ１４を設けた本考
案の一実施例を示す図、第４図ａは従来の方式に
おけるＣＰＵ１のアドレス割付けの一例を示す図
、第４図ｂは、本考案の実施時におけるＣＰＵ１
のアドレス割付けの一例を示す図、第５図ａは従
来の方式によるデータ転送時、及び本考案の実施
例におけるＣＰＵ１によるＩ／Ｏ１０若しくはメ
モリ２の単独アクセス時におけるデータのながれ
を示す図、第５図ｂは本考案の実施例におけるＣ
ＰＵ１によるメモリ読みだし専用アドレス１７の
アクセス時のデータのながれを示す図、第５図ｃ
は本考案の実施例におけるＣＰＵ１によるＩ／Ｏ
読みだし専用アドレス１８のアクセス時のデータ
のながれを示す図である。 ３……メモリコントローラ、４……Ｉ／Ｏコン
トローラ、５……ＡＣＫコントローラ、６……デ
ータバス、７……メモリＡＣＫ信号、８……Ｉ／
ＯＡＣＫ信号、９……ＣＰＵＡＣＫ信号、１１…
…アドレスバス、１２ａ……制御信号、１２ｂ…
…メモリ制御信号。

Claims (1)

  1. 【実用新案登録請求の範囲】 １ プログラムを実行することにより各種の演算
    及びデータの転送を行う中央情報処理装置（以後
    ＣＰＵと記す）と、各種の２進化情報（以後デー
    タと記す）の記憶を行うメモリと、同メモリ固有
    の書き込み、及び読みだしのタイミング制御を行
    うメモリコントローラと、ＣＰＵ及びメモリ以外
    のデータを使用する回路（以後Ｉ／Ｏと記す）よ
    り成るデータ処理装置において、ＣＰＵによりメ
    モリからデータに読みだし、あるいはメモリにデ
    ータの書き込みを行う際に、メモリコントローラ
    によるデータ読みだし、あるいはデータ書き込み
    のシーケンスの終了をＣＰＵに報告する信号であ
    る、メモリアクノレツジ信号（以後メモリＡＣＫ
    信号と記す）と、ＣＰＵとＩ／Ｏとの間でデータ
    転送を行う際に、ＣＰＵに対してデータ転送が完
    了したこと又は、ＣＰＵからのデータの受信が完
    了したことをＣＰＵに伝えるために、Ｉ／Ｏコン
    トローラが発生するＩ／Ｏアクノレツジ信号（以
    後Ｉ／ＯＡＣＫ信号と記す）を受信し、ＣＰＵの
    アクセス領域の違いにより前記の２信号のＡＮＤ
    ，ＯＲ、あるいは各信号単独をＣＰＵアクノレツ
    ジ信号（以後ＣＰＵＡＣＫ信号と記す）としてＣ
    ＰＵに合成送信するアクノレツジコントローラ（
    以後ＡＣＫコントローラと記す）を有し、ＣＰＵ
    の有する通常のメモリの読みだし又は書き込みの
    為のアドレス（以後メモリアドレスと記す）と、
    及びＩ／Ｏの読みだし又は書き込みの為のアドレ
    ス（以後Ｉ／Ｏアドレスと記す）の他に、メモリ
    アドレスと同量のアドレス範囲（以後メモリ読み
    だし専用アドレスと記す）を設け、このアドレス
    をＣＰＵによつて読みだすことにより、メモリか
    らデータをＣＰＵに送ると同時にそのデータをＩ
    ／Ｏへも書き込みを行うことが可能な機構を有し
    、Ｉ／Ｏアドレスと同量のアドレス範囲（以後Ｉ
    ／Ｏ読みだし専用アドレスと記す）を設け、この
    アドレスをＣＰＵによつて読みだすことにより、
    Ｉ／ＯからデータをＣＰＵに送ると同時にそのデ
    ータをメモリへも書き込みを行うことが可能な機
    構を有することを特徴とするＣＰＵによる高速デ
    ータ転送方式。 ２ 請求項１のデータ処理装置において、メモリ
    読みだし専用アドレス、及びＩ／Ｏ読みだし専用
    アドレスを設けず、スイツチ又はレジスタ等の切
    り替え機構を設けることにより、本来のメモリア
    ドレス、及び本来のＩ／Ｏアドレスをメモリ読み
    だし専用アドレス、及びＩ／Ｏ読みだし専用アド
    レスとして使用可能にしたことを特徴とするＣＰ
    Ｕによる高速データ転送方式。 ３ 請求項１または２のデータ処理装置において
    、Ｉ／ＯとＣＰＵ間のデータバス上にＦｉｒｓｔ
    Ｉｎ Ｆｉｒｓｔ Ｏｕｔ バツフアメモリ（
    以後ＦＩＦＯと記す）を配したことを特徴とする
    ＣＰＵによる高速データ転送方式。 ４ 請求項１または２のデータ処理装置において
    、Ｉ／ＯとＣＰＵ間のデータバス上に２個若しく
    はそれ以上のバスから同時にアクセスの可能なメ
    モリ（以後デユアルポートメモリと記す）を配し
    たことを特徴とするＣＰＵによる高速データ転送
    方式。 ５ 請求項１，２，３または４のデータ処理装置
    を用いたことを特徴とする実働機器。
JP12434090U 1990-11-28 1990-11-28 Pending JPH0482740U (ja)

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JP12434090U JPH0482740U (ja) 1990-11-28 1990-11-28

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JP12434090U JPH0482740U (ja) 1990-11-28 1990-11-28

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JPH0482740U true JPH0482740U (ja) 1992-07-17

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ID=31871998

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JP12434090U Pending JPH0482740U (ja) 1990-11-28 1990-11-28

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