JPH0187457U - - Google Patents

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JPH0187457U
JPH0187457U JP18326887U JP18326887U JPH0187457U JP H0187457 U JPH0187457 U JP H0187457U JP 18326887 U JP18326887 U JP 18326887U JP 18326887 U JP18326887 U JP 18326887U JP H0187457 U JPH0187457 U JP H0187457U
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cpu
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【図面の簡単な説明】
第１図…本考案の第１の実施例にかかわるマル
チＣＰＵ制御装置、第２図…リード＆モデイフア
イライト命令の各サイクルにおける各バスの情報
を示す図、第３図…従来のマルチＣＰＵ制御装置
、第４図…ビツト操作時に生ずる問題点の説明図
、第５図…第２図の命令の各サイクル時における
各信号のタイムチヤート、第６図…本考案の第２
の実施例に関する命令の各サイクルにおける各バ
スの情報を示す図。 図において、１はホストＣＰＵ、２はスレーブ
ＣＰＵ、３は共用アドレス空間（共用エリア）、
４，５はゲート、６はアドレスデコード、７はデ
ータバス、８はアドレスバス、９は兼用バス、１
０，１１はアドレスバス、１２は遅延回路、１３
はＮＡＮＤ回路、１４はインバータ、１５はＡＮ
Ｄ回路、１６はＯＲ回路である。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 複数のＣＰＵと該複数のＣＰＵからアクセ
    スされる共用アドレス空間を有するマルチＣＰＵ
    制御装置において、１つのＣＰＵが該共用アドレ
    ス空間に対する命令を実行するとき少なくとも該
    命令のリードからライトまでの間他のＣＰＵをホ
    ールドする手段を備えたことを特徴とするマルチ
    ＣＰＵ制御装置。 (2) 前記他のＣＰＵをホールドする手段を、前
    記共用アドレス空間を指示するアドレスが出され
    たことを判定するアドレスデコードの出力と該ア
    ドレスを出したＣＰＵが出す該共用アドレス空間
    へのアクセス要求表示信号との論理和を取る論理
    和手段と、他のＣＰＵから出される該共用アドレ
    ス空間へのアクセス要求表示信号の反転信号と前
    記論理和手段の出力との論理積を取り且つ出力端
    子が該他のＣＰＵのＨＬＤ端子に接続された論理
    積手段とから構成されることを特徴とする実用新
    案登録請求の範囲第１項記載のマルチＣＰＵ制御
    装置。 (3) 前記アクセス要求表示信号を、前記命令に
    先立つて命令とは独立に出すことを特徴とする実
    用新案登録請求の範囲第２項記載のマルチＣＰＵ
    制御装置。 (4) 前記アクセス要求表示信号を、前記命令を
    デコードすることによつて発生させることを特徴
    とする実用新案登録請求の範囲第２項記載のマル
    チＣＰＵ制御装置。 (5) 前記命令のリードからライトまでの間他の
    ＣＰＵをホールドする手段を、その間アドレスデ
    ータを変化させない手段で構成したことを特徴と
    する実用新案登録請求の範囲第１項記載のマルチ
    ＣＰＵ制御装置。
JP18326887U 1987-12-01 1987-12-01 Pending JPH0187457U (ja)

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JP18326887U JPH0187457U (ja) 1987-12-01 1987-12-01

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JPH0187457U true JPH0187457U (ja) 1989-06-09

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