JPH10247162A - 電子計算機システム - Google Patents

Abstract

(57)【要約】 【課題】 各種の性能が異なる機種にも同一プログラム
を適用可能としたオーバーヘッド削減できかつ命令解読
に負担を強いないようにする。 【解決手段】 処理装置２は、構成読出手段１０で読み
出した各情報を基に第２のバッファ記憶装置７に格納可
能なデータ数を決定し、その決定結果から主記憶装置５
から第２のバッファ記憶装置７へのデータ読出命令を主
記憶装置５に与え、主記憶装置５へのメモリ読出要求に
付加する主記憶装置５への複数の読出要求を識別する要
求識別子を主記憶装置５に発行するとともにエントリデ
ータの有効を示す有効ビットに所定値をセットし、かつ
処理装置２はデータ読出命令により前記要求識別子と読
出データを送出し、処理装置２は、要求識別子の識別情
報を弁別し、その弁別結果に応じて第１のバッファ記憶
装置６あるいは第２のバッファ記憶装置７に読出データ
を格納するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子計算機システム
に関し、特に記憶装置からの読み出しオーバーヘッドを
低減してなる電子計算機システムに関する。

【０００２】

【従来の技術】最近の電子技術の発達により、電子計算
機を構成する演算処理装置の動作速度は、非常に向上し
ている。しかしながら、電子計算機の演算データを格納
する記憶装置の動作速度はあまり向上していない。その
ため、電子計算機の演算処理装置が計算に必要とするデ
ータを記憶装置から読み出すためのオーバーヘッドは相
対的に増大する傾向にある。

【０００３】図８に、記憶装置からデータの読出しオー
バーヘッドを低減するための従来の電子計算機システム
を示す。この電子計算機システム１０１は、各種の演算
処理を実行する処理装置１０２と、この処理装置１０２
に接続された主バスライン１０３と、この主バスライン
１０３に接続されたメモリ要求バスライン１０４と、こ
のメモリ要求バスライン１０４に接続された主記憶装置
１０５と、同メモリ要求バスライン１０４に接続された
バッファ記憶装置１０６と、主記憶装置１０５とバッフ
ァ記憶装置１０６とを接続する主記憶データ読出バスラ
イン１０８と、バッファ記憶装置１０６と主バスライン
１０３とを接続するバッファデータ読出バスライン１０
９とから構成されている。

【０００４】この電子計算機システム１０１では、主記
憶装置１０５から主記憶データを主記憶データ読出バス
ライン１０８を介してバッファ記憶装置１０６に記憶さ
せることによりバッファ記憶装置１０６に主記憶データ
の複製を置く。そして、このバッファ記憶装置１０６か
ら主記憶データの複製をバッファデータ読出バスライン
１０９、主バスライン１０３を介して処理装置１０２に
取り込むようにすることにより、平均的な読出し時間を
短縮している。しかしながら、電子計算機における処理
装置１０２の速度向上によって、バッファ記憶装置１０
６に主記憶装置１０５の主記憶データの複製がない場合
のオーバーヘッドがますます問題になってきている。

【０００５】バッファ記憶装置１０６に主記憶装置１０
５の主記憶データの複製がない場合のオーバーヘッドを
低減する従来技術としては、次のようなものが提案され
ている。

【０００６】（１）バッファ記憶装置１０６に主記憶装
置１０５の記憶データの先読みを行う命令を用意するよ
うにした方法（第１の従来技術）。

【０００７】（２）主記憶装置１０５の参照パターンを
予測してハードウエアでバッファ記憶装置１０６に先読
みするようにした方法（第２の従来技術）。

【０００８】（３）命令処理からは隠蔽されたレジスタ
を用意し、主記憶装置１０５からの主記憶データが到着
していない命令を、該隠蔽されたレジスタに割り当て命
令の順序を入れ換えることにより記憶装置から記憶デー
タを読出しの遅延時間を他の命令で補うようにした方法
（第３の従来技術）。

【０００９】（４）多数のレジスタを命令セットにおい
て用意し、このレジスタへの読出しを明示的な命令処理
にて実現するようにした方法（第４の従来技術）。

【００１０】

【発明が解決しようとする課題】しかしながら、第１の
従来技術は、バッファ記憶装置からのデータの読出しと
先読みを行う命令によって発行された先読み対象の記憶
装置の領域との競合の検証を行う必要があるので、大量
の先読みが必要な場合には実現困難な連想記憶装置を使
う必要があるという問題を有している。また、プログラ
ムがいつ先読みを行うべきかを判定する基準も与えられ
ないので、十分な活用ができないという欠点もある。

【００１１】また、第２の従来技術では、繰り返し処理
などの特殊なケースでは効果をもつものの、先読みの判
定を行うタイミイングが、参照パターンが出現してから
と遅いのでプログラムの繰り返し部分の繰り返し回数が
多い場合にしか効果はなく、電子計算機の処理装置の動
作速度が高速になっていくと十分に記憶装置の読出しオ
ーバーヘッドを解消できないという欠点がある。

【００１２】また、第３の従来技術では、電子計算機の
処理装置の速度が向上した場合に、オーバーヘッドを解
消するために必要となるレジスタの数が著しく増大し、
命令解読時に大きな負担となるという欠点がある。

【００１３】さらに、第４の従来技術では、電子計算機
の処理装置の速度が向上した場合に、オーバーヘッドを
解消するため必要となるレジスタの数の増大に対して、
命令セットの変更を伴う改造が必要となり、互換性を損
なう欠点がある他、レジスタ数の増大によって命令解読
時に大きな負担を強いて命令処理の性能を抑えるという
欠点もある。

【００１４】加えて、電子計算機は、その用途と予算に
応じてさまざまな性能の機種に対する要求があるが、上
記各従来技術のいずれにおいても性能が異なる機種に対
してオーバーヘッド削減のために一貫した技術を提供す
るものではない。

【００１５】そこで、本発明は、様々な性能の電子計算
機の各々において、同一プログラムを適用可能とした記
憶装置の読み出しオーバーヘッドを削減できるようにし
た電子計算機システムを提供することを第１の目的とす
る。また、本発明は、記憶装置の読み出しオーバーヘッ
ドを削減できる技術を適用しても命令解読に大きな負担
を強いない高性能な電子計算機システムを提供すること
を第２の目的とする。

【００１６】

【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明は、各種の処理を実行する処理
装置と、所定のデータや処理プログラムを記憶する主記
憶装置と、この主記憶装置の主記憶データの複製を記憶
する第１のバッファ記憶装置とを備え、前記主記憶装置
からのデータ読出オーバーヘッドを低減した電子計算機
システムであって、エントリデータの有効を示す有効ビ
ットと主記憶データの複製を格納できる記憶エントリを
有しかつ主記憶装置の番地の一部に割り付けられた第２
のバッファ記憶装置と、前記第２のバッファ記憶装置の
割付番地、記憶エントリ数および各記憶エントリの大き
さの各情報を読出す構成読出手段とを具備し、前記処理
装置は、前記構成読出手段で読み出した各情報を基に第
２のバッファ記憶装置に格納可能なデータ数を決定し、
その決定結果から前記主記憶装置から前記第２のバッフ
ァ記憶装置へのデータ読出命令を前記主記憶装置に与
え、尚かつ主記憶装置へのメモリ読出要求に付加する主
記憶装置への複数の読出要求を識別する要求識別子を前
記主記憶装置に発行するとともに第２のバッファ記憶装
置のエントリデータの有効を示す有効ビットに所定値を
セットし、前記主記憶装置は、前記要求識別子と読出デ
ータを送出し、前記処理装置は、前記要求識別子の識別
情報を弁別し、その弁別結果に応じて第１のバッファ記
憶装置あるいは第２のバッファ記憶装置に前記読出デー
タを格納するようにしている。

【００１７】この電子計算機システムの場合、電子計算
機の処理装置で処理するプログラムは、前記構成読出手
段により第２のバッファ記憶の記憶エントリ数と各記憶
エントリの大きさを読み出し、各記憶エントリにいくつ
の数値が格納可能かを決定する。そして、該情報に従っ
て、演算に先立って、演算に必要なデータを前記第２の
バッファ記憶装置へのデータ読出命令を発行することに
より前記第２のバッファ記憶装置に読出指示を与える。
該読出指示の個数は、プログラムが必要とするデータ数
と、前記構成読出手段により読み出した第２のバッファ
記憶の構成によって判定する。

【００１８】前記データ読出命令が発行されると、電子
計算機の処理装置は、読み出すべき前記第２のバッファ
記憶装置のエントリ番号を含んだ要求識別子を付加した
主記憶読出要求を主記憶装置に発行する。同時に前記第
２のバッファ記憶装置の対応する記憶エントリの有効ビ
ットを“０”にしてエントリを無効化する。

【００１９】上記主記憶装置は、前記複数の読出指示の
うち同時に処理可能な読出指示に対して受付確認信号を
電子計算機の処理装置に送る。その同時処理可能な読出
指示は、その各々の要求識別子とともに主記憶装置内に
格納される。主記憶装置は、読出データを送出可能とな
った読出指示で指定された読出データとともに前記要求
識別子を送出する。

【００２０】前記電子計算機の処理装置は、主記憶装置
から送出された前記要求識別子の識別情報を弁別し、前
記第２のバッファ記憶装置への読出データであれば対応
する記憶エントリに書込み、かつ該記憶エントリの前記
有効ビットを“１”とする。一方、前記要求識別子の弁
別結果が前記第１のバッファ記憶装置への読出しである
と判定すると、該読出データを前記第１のバッファ記憶
装置に書き込む。

【００２１】電子計算機の処理装置で処理されるプログ
ラムは、オペレーティングシステムから前記第２のバッ
ファ記憶装置に格納される情報が、プログラムのアドレ
ス空間のどの番地に当たるかの情報を得て、読出指示の
応答を該番地へのメモリ読出命令を使用して当該情報を
利用する。該応答が主記憶装置から得られていない場
合、第２のバッファ記憶装置の対応する記憶エントリの
有効ビットが“０”のままであり、プログラムの実行は
停止され主記憶装置からの応答を持つ。

【００２２】一方、前記第２のバッファ記憶装置の対応
する記憶エントリの有効ビットが“１”の場合、該メモ
リ読出要求を前記第２のバッファ記憶装置の対応する番
地の読出要求に変更し、電子計算機の処理装置に前記第
２のバッファ記憶装置からの読出データが送出される。

【００２３】ここで、前記構成読出手段は、主記憶装置
の読み出しに必要とされる概算時間に関する情報と、主
記憶装置が同時処理可能な読出指示数に関する情報とを
読み出すようにしても良い。また、前記処理装置は、主
記憶装置から送出された前記要求識別子の識別情報を弁
別し、前記第２のバッファ記憶装置への読出データであ
れば、当該読出データを第２のバッファ記憶装置の対応
する記憶エントリに書込みとともに前記記憶エントリの
前記有効ビットを“１”とし、前記要求識別子の弁別結
果が前記第１のバッファ記憶装置への読出データであれ
ば、当該読出データを前記第１のバッファ記憶装置に書
き込むようにしても良い。更に、前記処理装置は、前記
第２のバッファ記憶装置の対応する記憶エントリの有効
ビットが“１”のとき、該メモリ読出要求を前記第２の
バッファ記憶装置の対応する番地の読出要求に変更し、
この読出要求により前記第２のバッファ記憶装置から読
み出した読出データを取り込むようにしても良い。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２５】図１に本発明の電子計算機の実施の一形態
を示す。この電子計算機システム１は、各種の演算処理
を実行する処理装置２と、この処理装置２に接続された
主バスライン３と、この主バスライン３に接続されたメ
モリ要求バスライン４と、このメモリ要求バスライン４
に接続された主記憶装置５と、同メモリ要求バスライン
４に接続されかつ従来から使用されている第１のバッフ
ァ記憶装置６と、同メモリ要求バスライン４に接続され
た第２のバッファ記憶装置７と、前記主記憶装置５、第
１のバッファ記憶装置６および第２のバッファ記憶装置
７とを接続する主記憶データ読出バスライン８と、バッ
ファ記憶装置６と主バスライン３とを接続するバッファ
データ読出バスライン９と、前記第２のバッファ記憶装
置７の割り付け番地、記憶エントリ数および各記憶エン
トリ大きさの各情報を読み出す構成読出手段１０とから
構成されている。

【００２６】第１のバッファ記憶装置６は、図１に示す
ように、複数の記憶エントリ６１、６１、６１から構成
されている。各記憶エントリ６１、６１、６１は、図１
に示すように、エントリデータの有効を示す有効ビット
Ｖと、エイデーアールＡＤＲと、記憶エントリ６１、６
１、６１で記憶するデータＤＡＴＡとから構成されてい
る。

【００２７】第２のバッファ記憶装置７は、図１に示す
ように、複数の記憶エントリ７１、…、７１を有してい
る。第２のバッファ記憶装置７の各記憶エントリ７１、
…、７１は、図１に示すように、記憶エントリデータの
有効を示す有効ビットＶと、記憶エントリ７１、…、７
１で記憶するデータＤＡＴＡとから構成されている。

【００２８】なお、処理装置２は、主記憶装置５から主
記憶データ読出バスライン８に送出されたデータの内容
を参照することができる。

【００２９】このように構成された電子計算機の動作
を、図１を基に図２〜図７を参照しながら説明する。こ
こで、図２〜図５に、上述した電子計算機で実行する処
理のフローチャートの一例を示す。図６に上述した電子
計算機の動作を説明するためのタイムチャートを示す。
尚、図６では、処理装置２、構成読出手段１０、第２の
バッファ記憶装置７および主記憶装置５を横軸に配置
し、時間を縦軸にとっている。また、図７に主記憶読出
要求および要求識別子の構成を示す。上記要求識別子
は、例えば７ビットを用いて表すことができる１２８個
の要求の内、１２０個を第２のバッファ記憶装置７の記
憶エントリに割り付け、残り８個を第１のバッファ記憶
装置６の要求のために使用するものとする。

【００３０】電子計算機システム１において、構成読出
手段１０は、第２のバッファ記憶装置７の記憶エントリ
数と、各記憶エントリの大きさとからなる情報を読み出
して処理装置２に与える（図２のＳＴＰ１０１、図６の
時刻ｔ1 ）。

【００３１】電子計算機システム１の処理装置２で処理
するプログラムは、上記情報を基に、第２のバッファ記
憶装置７の各記憶エントリ７１、…、７１にいくつの数
値が格納可能かを決定する（ＳＴＰ１０２、時刻ｔ'1〜
時刻ｔ2）。

【００３２】上述したように決定した情報を基に、処理
装置２は、演算に先立って必要なデータを第２のバッフ
ァ記憶装置７へのデータ読出命令により前記第２のバッ
ファ記憶装置７に向けて読み出す指令をメモリ要求バス
ライン４を介して主記憶装置５に与える（ＳＴＰ１０
３、時刻ｔ2 ）。ここで、読み出す指示の個数は、プロ
グラムが必要とするデータ数と、構成読出手段１０によ
り読み出した第２のバッファ記憶装置７の構成によって
判断している。

【００３３】前記データ読出命令が発行されると、電子
計算機システム１の処理装置２は、読み出すべき第２の
バッファ記憶装置７の記憶エントリ番号を含んだ要求識
別子５０１を付加した主記憶読出要求５０２（図７参
照）を、メモリ要求バスライン４を介して主記憶装置５
に発行する（ＳＴＰ１０４、時刻ｔ3 ）。

【００３４】同時に、処理装置２は、第２のバッファ記
憶装置７の対応する記憶エントリ７１の有効ビットＶを
“０”にして記憶エントリを無効にする（ＳＴＰ１０
４、時刻ｔ3 ）。

【００３５】なお、処理装置２は、受付確認信号を受信
するまで、次の処理を実行しない（ＳＴＰ１０５：Ｎ
Ｏ）。これにより、処理装置２から、さらに読み出し指
示が発行されることが防止される。また、電子計算機シ
ステム１の処理装置２は、受付確認信号を受信すると次
の処理に移行する（ＳＴＰ１０５：ＹＥＳ）。

【００３６】主記憶装置５では、複数の読み出し指示の
うち同時に処理可能な読出指示であるか否かを判断す
る。そして、同時処理可能な読出指示である場合には
（ＳＴＰ２０１；ＹＥＳ）、受付確認信号を電子計算機
システム１の処理装置２に送る（ＳＴＰ２０２、時刻ｔ
4 ）。また、同時に処理可能な数を超えて読み出し指示
を受け取ったときには（ＳＴＰ２０１；ＮＯ）、受付確
認信号を送出しない処理を実行する（ＳＴＰ２０３）。

【００３７】更に、同時に処理可能な読出指示である場
合には、その各要求識別子とともに主記憶装置５に格納
される（ＳＴＰ２０４）。また、前記主記憶装置５は、
読出データを送出可能とされた読み出し指示で指示され
た読出データとともに、前記要求識別子５０１を主記憶
データ読出バスライン８に送出する（ＳＴＰ２０５、時
刻ｔ5 ）。

【００３８】主記憶装置５が、読出データを送出可能と
された読み出し指示で指示された読出データと共に前記
要求識別子５０１を主記憶データ読出バスライン８に送
出したところで（ＳＴＰ２０５、時刻ｔ5）、図４のフ
ローチャートの処理に入る。

【００３９】処理装置２は、図４に示すフローチャート
の処理に入ると、主記憶装置５から主記憶データ読出バ
スライン８に送出された要求識別子の識別情報を弁別す
る（ＳＴＰ１１０、時刻ｔ6 ）。

【００４０】ここで、第２のバッファ記憶装置７への読
出データであれば（ＳＴＰ１１１；ＹＥＳ）、第２のバ
ッファ記憶装置７の対応する記憶エントリ７１のデータ
領域ＤＡＴＡに書込み処理を行い（ＳＴＰ１１２、時刻
ｔ7 ）、この記憶エントリ７１の有効ビットＶを“１”
とする（ＳＴＰ１１３、時刻ｔ8 、ｔ9 ）。

【００４１】また、処理装置２は、要求識別子５０１の
弁別結果が第１のバッファ記憶装置６への読み出しであ
れば（図４のＳＴＰ１１１；ＮＯ）、当該読出データを
第１のバッファ記憶装置６に書き込む（ＳＴＰ１１
４）。

【００４２】電子計算機システム１の処理装置２で処理
されるプログラムは、適当なタイミングで、図５に示す
フローチャートを実行する。即ち、前記プログラムは、
オペレーティングシステムから第２のバッファ記憶装置
７に格納される情報がプログラムのアドレス空間のどの
番地にあたるかの情報を得て（ＳＴＰ１２１）、当該番
地へのメモリ読出指示をメモリ要求バスライン４を経由
して発行する（ＳＴＰ１２２）。

【００４３】ついで、プログラムは、第２のバッファ記
憶装置７の対応する記憶エントリ７１の有効ビットＶを
見に行く。そして、主記憶装置５からの受付確認信号を
処理装置２が受信していないとには、第２のバッファ記
憶装置７の対応する記憶エントリ７１の有効ビットＶが
“０”のままであり、プログラムは実行されないで主記
憶装置５の対応を待った状態にいる（ＳＴＰ１２３）。

【００４４】一方、プログラムが第２のバッファ記憶装
置７の対応する記憶エントリ７１の有効ビットＶを見に
行った結果、第２のバッファ記憶装置７の対応する記憶
エントリ７１の有効ビットＶが“１”であったときに
は、データ読出命令を第２のバッファ記憶装置７の対応
する番地の読出要求に変更し、第２のバッファ記憶装置
７から読出データがバッファデータ読出バスライン９を
介して電子計算機システム１の主バスライン３に送出さ
れる（ＳＴＰ１２３）。

【００４５】しかして、本実施形態の電子計算機システ
ム１によると、同時処理可能な読出要求数が異なる複数
の主記憶装置と組み合わせて、異なる性能の電子計算機
を容易に構成することができる。また、プログラムが構
成を判定して最適な命令発行を制御することができるの
で、異なる性能の電子計算機に対して同一のプログラム
で最適な性能を発揮することが可能となり、プログラム
ライブラリの構築が容易となる。さらに、電子計算機の
処理速度と比較して低速な記憶素子のデータを演算に先
立って読み出すようにした高性能な電子計算機の構成に
おいて、簡単な回路構成で数多くの読出指示を発行可能
な電子計算機を容易に構成することができる。

【００４６】なお、上述の実施形態は本発明の好適な実
施の一例ではあるがこれに限定されるものではなく本発
明の要旨を逸脱しない範囲において種々変形実施可能で
ある。例えば、本実施形態の電子計算機システム１で
は、要求識別子は、例えば７ビットを用いて表すことが
できる１２８個の要求の内、１２０個を第２のバッファ
記憶装置７の記憶エントリに割り付け、残り８個を第１
のバッファ記憶装置６の要求のために使用したが、第１
のバッファ記憶装置６と第２のバッファ記憶装置７の要
求識別用に別途１ビットの情報を持たせるようにしても
よい。

【００４７】また、構成読出手段１０が主記憶装置の読
み出しに必要とされる概算時間に関する情報と、主記憶
装置が同時処理可能な読み出し指示数に関する情報とを
読み出すようにしてもよい。

【００４８】加えて、さらに他の実施の形態として、第
１のバッファ記憶装置、第２のバッファ記憶装置を同一
の記憶装置の異なるアドレスに割り付けて構成してもよ
いし、第１のバッファ記憶装置および第２のバッファ記
憶装置を別個の記憶装置に割り付けてもよい。

【００４９】また、さらに他の実施の形態として、転送
指示を行う命令において、第２のバッファ記憶装置への
主記憶装置の主記憶情報の転送を指示するデータ読出命
令により、第２のバッファ記憶装置内の転送先を第２の
バッファ記憶装置の記憶エントリ番号によって示すこと
もできるし、第２のバッファ記憶装置の配置されるアド
レス空間内の相対アドレスによって示すこともできる
し、あるいは第２のバッファ記憶装置に配置されるアド
レス空間内の論理アドレスによって示すこともできる。

【００５０】

【発明の効果】以上の説明より明らかなように、本発明
の電子計算機システムによれば、処理装置は構成読出手
段で読み出した各情報を基に第２のバッファ記憶装置に
格納可能なデータ数を決定し、その決定結果から主記憶
装置から第２のバッファ記憶装置へのデータ読出命令を
前記主記憶装置に与え、しかも、主記憶装置へのメモリ
読出要求に付加する主記憶装置への複数の読出要求を識
別する要求識別子を主記憶装置に発行するとともに第２
のバッファ記憶装置のエントリデータの有効を示す有効
ビットに所定値をセットし、かつ主記憶装置はデータ読
出命令により要求識別子と読出データを送出し、処理装
置は要求識別子の識別情報を弁別し、その弁別結果に応
じて第１のバッファ記憶装置あるいは第２のバッファ記
憶装置に読出データを格納するようにしたので、同時処
理可能な読出要求数の異なる複数の主記憶装置と組み合
わせて、異なる性能の電子計算機システムを容易に構成
できる。

【００５１】また、プログラムが第２のバッファ記憶装
置の構成を判定して最適な命令発行を制御できるので、
異なる性能の電子計算機に対して同一のプログラムで最
適な性能を発揮することが可能となり、プログラムライ
ブラリの構築が容易となる。

【００５２】更に、電子計算機の処理速度と比較して低
速な記憶素子のデータを演算に先立って読み出す高性能
な電子計算機の構成にあって、簡単な回路構成で数多く
の読出指示を発行可能な電子計算機を容易に構築するこ
とができる。

【図面の簡単な説明】

【図１】本発明の電子計算機システムの実施の形態を示
すブロック図である。

【図２】同実施形態における電子計算機の読出し命令の
処理動作を説明するためのフローチャートである。

【図３】同実施形態における電子計算機の主記憶装置の
動作を説明するためのフローチャートである。

【図４】同実施形態における電子計算機のバッファ記憶
装置の書き込み処理動作を説明するためのフローチャー
トである。

【図５】同実施形態における電子計算機のアドレス情報
取得などの処理動作を説明するためのフローチャートで
ある。

【図６】同実施の形態の動作を説明するためのタイミン
グチャートである。

【図７】同実施の形態で用いる主記憶読出要求等を示す
図である。

【図８】従来の電子計算機システムを示すブロック図で
ある。

【符号の説明】

１ 電子計算機 ２ 処理装置 ３ 主バスライン ４ メモリ要求バスライン ５ 主記憶装置 ６ 第１のバッファ記憶装置 ７ 第２のバッファ記憶装置 ８ 主記憶データ読出バスライン ９ バッファデータ読出バスライン １０ 構成読出手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各種の処理を実行する処理装置と、所定
   のデータや処理プログラムを記憶する主記憶装置と、こ
   の主記憶装置の主記憶データの複製を記憶する第１のバ
   ッファ記憶装置とを備え、前記主記憶装置からのデータ
   読出オーバーヘッドを低減した電子計算機システムであ
   って、 エントリデータの有効を示す有効ビットと主記憶データ
   の複製を格納できる記憶エントリを有しかつ前記主記憶
   装置の番地の一部に割り付けられた第２のバッファ記憶
   装置と、 前記第２のバッファ記憶装置の割付番地、記憶エントリ
   数および各記憶エントリの大きさの各情報を読出す構成
   読出手段とを具備し、 前記処理装置は、前記構成読出手段で読み出した各情報
   を基に第２のバッファ記憶装置に格納可能なデータ数を
   決定し、 その決定結果から前記主記憶装置から前記第２のバッフ
   ァ記憶装置へのデータ読出命令を前記主記憶装置に与
   え、尚かつ前記主記憶装置へのメモリ読出要求に付加す
   る前記主記憶装置への複数の読出要求を識別する要求識
   別子を前記主記憶装置に発行するとともに前記第２のバ
   ッファ記憶装置のエントリデータの有効を示す有効ビッ
   トに所定値をセットし、 前記主記憶装置は、データ読出命令により前記要求識別
   子と読出データを送出し、 前記処理装置は、前記要求識別子の識別情報を弁別し、
   その弁別結果に応じて前記第１のバッファ記憶装置ある
   いは前記第２のバッファ記憶装置に前記読出データを格
   納するようにしたことを特徴とする電子計算機システ
   ム。
2. 【請求項２】 前記構成読出手段は、前記主記憶装置の
   読み出しに必要とされる概算時間に関する情報と、前記
   主記憶装置が同時処理可能な読出指示数に関する情報と
   を読み出すようにしたことを特徴とする請求項１記載の
   電子計算機システム。
3. 【請求項３】 前記処理装置は、前記主記憶装置から送
   出された前記要求識別子の識別情報を弁別し、前記第２
   のバッファ記憶装置への読出データであれば、当該読出
   データを前記第２のバッファ記憶装置の対応する記憶エ
   ントリに書込みとともに前記記憶エントリの前記有効ビ
   ットを“１”とし、前記要求識別子の弁別結果が前記第
   １のバッファ記憶装置への読出データであれば、当該読
   出データを前記第１のバッファ記憶装置に書き込むよう
   にしたことを特徴とする請求項１記載の電子計算機シス
   テム。
4. 【請求項４】 前記処理装置は、前記第２のバッファ記
   憶装置の対応する記憶エントリの有効ビットが“１”の
   とき、該メモリ読出要求を前記第２のバッファ記憶装置
   の対応する番地の読出要求に変更し、この読出要求によ
   り前記第２のバッファ記憶装置から読み出した読出デー
   タを取り込むようにしたことを特徴とする請求項１記載
   の電子計算機システム。