JP2000137676A

JP2000137676A - バッファ制御方式

Info

Publication number: JP2000137676A
Application number: JP10326082A
Authority: JP
Inventors: Kunihiko Suzuki; 邦彦鈴木
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2000-05-16

Abstract

(57)【要約】【課題】ブリッジ装置内のデータバッファの数及び容量
を可変にすることにより、ＰＣＩバス配下のチャネル装
置の性能に合わせた転送を可能にする。【解決手段】複数のメモリ１１〜１ｎと、ＰＣＩバス配
下のチャネル装置６１〜６ｎとの間のデータ転送をブリ
ッジ装置４０内のデータバッファを介して行う。ブリッ
ジ装置４０は、複数のメモリブロック４１６１〜４１６
ｎで前記データバッファを構成し、メモリブロック４１
６１〜４１６ｎを組合わせたデータバッファの構成をバ
ッファ構成メモリ４１３に格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スーパーコンピュ
ーターの入出力（Ｉ／Ｏ）装置等に適用されるバッファ
制御方式に関する。

【０００２】

【従来の技術】スーパーコンピューターのみならず、あ
らゆるコンピュータにはメモリ装置が使用される。特
に、スーパーコンピューターにあっては、使用するメモ
リの個数及びメモリ客量において、一般的なコンピュー
タのメモリよりも多いことは勿論である。

【０００３】高速ＣＰＵ（中央処理装置）を使用するコ
ンピューターシステムの従来例は、例えば、特開平９−
２３１１６４号公報の「バスブリッジ及びそれを備えた
計算機システム」に開示されている。斯る従来のシステ
ムの例を図９及び図１０を参照して、その構成及び動作
を説明する。

【０００４】先ず、図１４の従来装置にあっては、複数
のメモリ装置１１、１２、…１ｎ、ネットワーク装置
２、Ｉ／Ｏアダプタ装置３１〜３ｎ、ブリッジ装置４、
ＰＣＩバス５、及びこのＰＣＩバス５に接続された複数
のチャネル装置６１〜６ｎを備える。ここで、Ｉ／Ｏア
ダプタ装置３１〜３ｎは、ネットワーク装置２とブリッ
ジ装置４を接続する。

【０００５】ブリッジ装置４は、ネットワーク上のメモ
リ装置１１〜１ｎとＰＣＩバス５の間のデータ転送を制
御する。チャネル装置６１〜６ｎは、ＰＣＩバス５と、
各チャネル装置に接続される複数のデバイス装置６１１
〜６１ｎ、６ｎ１〜６ｎｎ間を接続する。

【０００６】ブリッジ装置４は、メモリリクエスト送信
レジスタ４１、アドレス変換回路４２、判定用アドレス
格納メモリ４３、比較器４４、アドレス受信レジスタ４
５、インタフェース制御回路４６、ライト制御回路４
７、リード制御回路４８、ｎ個のデータバッファ４９１
〜４９ｎ及びバッファセレクタ４１Ａを有する。

【０００７】アドレス変換回路４２は、ＰＣＩバス５か
ら受信したアドレスを、メモリ１１〜１ｎ内のメモリア
ドレスに変換し、メモリリクエストを生成する回路であ
る。判定用アドレス格納メモリ４３は、メモリリクエス
トの元となったＰＣＩバス５のアドレスを格納するレジ
スタである。

【０００８】比較器４４は、判定用アドレス格納メモリ
４３のアドレス受信レジスタ４５に格納されたＰＣＩバ
ス５から受信したアドレスを比較する。アドレス受信レ
ジスタ４５は、ＰＣＩバス５から送信されてくるアドレ
スを格納するレジスタである。

【０００９】インタフェース制御回路４６は、ブリッジ
装置４とＰＣＩバス５間の転送制御を行う。ライト制御
回路４７は、データバッファ４９のデータライト（書込
み）制御を行う。Ｉ／Ｏアダプタ装置３１の指示でデー
タを書込み、内部にアドレスカウンタ（図示せず）を有
する。

【００１０】リード制御回路４８は、データバッファ４
９１〜４９ｎのデータリード（読出し）制御を行う。イ
ンタフェース制御回路４６の指示でデータを読出し、内
部にはアドレスカウンタ（図示せず）を有する。また、
バッファセレクタ４１Ａは、読出すデータバッファ４９
１〜４９ｎを選択する。

【００１１】次に、図１５を参照して、図１４の従来装
置の各部分の動作を説明する。チャネル装置６１〜６ｎ
は、ＰＣＩバス５の使用権を獲得後にブリッジ装置４に
対してメモリリードコマンドとアドレスを送信する。ブ
リッジ装置４は、アドレスをアドレス受信レジスタ４５
に受信し、コマンド（指令）をインタフェース制御回路
４６に受信する（図１５の）。

【００１２】メモリリードコマンドをデコード（復号）
したインタフェース制御回路４６は、アドレス変換回路
４２にメモリリードリクエストの作成を指示する。チャ
ネル装置６１〜６ｎには、リトライを指示して、トラン
ザクションを一旦終了する（図１５の）。

【００１３】以後、インタフェース制御回路４６は、デ
ータバッファ４９ｎにメモリデータの格納が完了するま
で、チャネル装置６１〜６ｎのメモリリードトランザク
ションをリトライする（図１５の）。

【００１４】メモリリードリクエスト作成の指示を受け
たアドレス変換回路４２は、アドレス受信レジスタ４５
内のＰＣＩアドレスをメモリアドレスに変換し、メモリ
リードリクエストを作成する。次に、作成したメモリリ
ードリクエストは、メモリリクエスト送信レジスタ４１
を通してＩ／Ｏアダプタ３１〜３ｎに送信する（図１５
の）。また、この時のＰＣＩアドレスを判定用アドレ
ス格納メモリ４３に格納する。この判定用アドレス格納
メモリ４３は、複数のＰＣＩアドレスをデータバッファ
４９１〜４９ｎに対応付けて格納することができる。

【００１５】メモリリードリクエストは、Ｉ／Ｏアダプ
タ装置３１〜３ｎ→ネットワーク装置２→メモリ装置１
１〜１ｎの経路でメモリに到達する。１つのメモリリー
ドリクエストに対して、数十ワードのデータが読出され
る。読出されたデータは、メモリ装置１１〜１ｎ→ネッ
トワーク装置２→Ｉ／Ｏアダプタ装置３１〜３ｎ→ブリ
ッジ装置４の経路で、ブリッジ装置４に送信される（図
１５の）。ブリッジ装置４は、Ｉ／Ｏアダプタ装置３
１〜３ｎからのデータ有効信号を受信し、ライト制御回
路４７により、リクエスト元データバッファ４９１〜４
９ｎへデータを書込む。

【００１６】メモリデータのデータバッファ４９ｎへ書
込みが完了したら、インタフェース制御回路４６は、チ
ャネル装置６１〜６ｎからのメモリリード要求を受け付
ける（図１５の）。この受け付けたＰＣＩアドレス
と、判定用アドレス格納メモリ４３内のアドレスとを、
比較器４４で比較する。もし、両アドレスが一致する
と、データバッファ４９ｎのデータのリクエスト元とみ
なし、データの読出しを開始する。読出し対象のデータ
バッファは、バッファセレクタ４１Ａにより選択し、リ
ード制御回路４８により読出しが行われる。

【００１７】転送は、データバッファ４９ｎが空になる
か、チャネル装置６１〜６ｎからの転送中断によって終
了する。データバッファ４９１〜４９ｎは、一度アクセ
スが行われると、転送終了時に、未読データがあっても
廃棄される。データバッファ４９ｎが空になり、更にデ
ータを要求する場合は上述した動作を図１５のから反
復する。

【００１８】尚、上述の説明では、チャネル装置６１〜
６ｎが１つの場合でリード動作を説明したが、データバ
ッファ４９１〜４９ｎは複数あるので、実際には複数の
チャネル装置で並行して行われる。

【００１９】

【発明が解決しようとする課題】上述した従来技術で
は、一度アクセルが行われたデータバッファのデータ
は、まだ未読データが残っていても廃棄される。例え
ば、１回に読出すデータ量がデータバッファの半分しか
ないような低速チャネル装置等では、毎回バッファデー
タの半分を破棄するために転送の効率が半分となるとい
う問題があった。

【００２０】また、転送性能の異なるチャネル装置で
は、１回のバストランザクションで要求するデータ量は
異なる。例えば、低速チャネル装置では、データバッフ
ァの一部分しか読出さないが、高速チャネル装置では、
バッファデータの複数個分の読出しが可能である。

【００２１】この場合、低速チャネル装置では、上述の
如く読み残しの部分を捨てることとなるので効率が悪
く、高速チャネル装置では、本来１個以上のデータバッ
ファの読出しが可能であるにも拘らずブリッジ装置４が
１つずつメモリ装置から読出すために効率が悪いという
問題があった。特に、図１４に示す如くメモリ装置１１
〜１ｎへのアクセス時間がかかる装置の場合には、次の
データ読出しまでに時間がかかるために、バスの最大転
送性能を大きくすることができなかった。

【００２２】そこで、本発明の目的は、バッファデータ
の廃棄による転送効率の低下を阻止すると共に、チャネ
ル装置毎に必要な量のデータを供給することにより、チ
ャネル装置の性能に合わせた最適なデータ転送を可能と
し、高速／低速チャネル混在又は低速チャネルのみ等の
幅広い措置構成のバスに対応可能なバッファ制御方式を
提供することにある。

【００２３】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるバッファ制御方式は次のような特徴的
な構成を採用している。

【００２４】（１）複数のメモリ装置及びチャネル装置
間の転送を仲介するデータバッファを有するブリッジ装
置を含むバッファ制御方式において、前記ブリッジ装置
は、前記データバッファを構成する複数のメモリブロッ
クと、前記でデータバッファの構成を格納するバッファ
構成メモリとを有することを特徴とするバッファ制御方
式。

【００２５】（２）前記データバッファに格納されるメ
モリデータは、リクエスト生成及びバッファ管理部と、
アドレス交換回路と、メモリリクエスト送信レジスタに
より要求する上記（１）のバッファ制御方式。

【００２６】（３）前記データバッファ内データは、前
記チャネル装置から受信したＰＣＩアドレスと、前記バ
ッファ構成メモリ内の判定用アドレスにより、ヒット判
定部で前記チャネル装置への転送の可否を判定する上記
（１）又は（２）のバッファ制御方式。

【００２７】（４）前記データバッファのリード／ライ
トは、リード制御回路。ライト制御回路。及びバッファ
セレクトにより行う上記（１）、（２）又は（３）のバ
ッファ制御方式。

【００２８】（５）更にインタフェース制御回路を有
し、ＰＣＩバス制御を行う上記（１）、（２）、（３）
又は（４）のバッファ制御方式。

【００２９】（６）前記バッファ構成メモリは、前記複
数のメモリブロックを任意に組合わせた前記データバッ
ファの制御情報を格納する上記（１）のバッファ制御方
式。

【００３０】

【発明の実施の形態】以下、本発明のバッファ制御方式
の好適実施形態例の構成及び動作を添付図、特に図１乃
至図１３を参照して詳細に説明する。尚、これらの図に
おいて図１４及び図１５で説明した従来例の回路素子と
類似する素子には、同様の参照符号を使用する。

【００３１】図１は、本発明のバッファ制御方式の好適
実施形態例の構成を示すブロック図である。図１のバッ
ファ制御方式の例では、複数のメモリ装置１１〜１ｎ、
ネットワーク装置２、Ｉ／Ｏアダプタ装置３１〜３ｎ、
ブリッジ装置４、ＰＣＩバス５、チャネル装置６１〜６
ｎ、この各チャネル装置６１〜６ｎに接続されるデバイ
ス装置６１１〜６１ｎ、…６ｎ１〜６ｎｎを有する点で
は、図１４の従来装置と同様である。しかし、データバ
ッファの数及び大きさを自由に組替えて使用できるよう
構成している点を特徴とする。そのために、ブリッジ装
置４の具体的構成、特に後述する如くバッファ構成メモ
リ等を使用することを特徴とする。そこで、図１のブリ
ッジ装置には、以下参照符号４０を使用し、従来のブリ
ッジ装置４と区別することとする。

【００３２】ブリッジ装置４０は、メモリリクエスト送
信レジスタ４０１、アドレス変換回路４０２、アドレス
受信レジスタ４０５、インタフェース制御回路４０６、
ライト制御回路４０７、リード制御回路４０８を有す
る。更に、このブリッジ装置４０は、アドレスカウンタ
４１１、バッファ番号生成回路４１２、バッファ構成メ
モリ４１３、ヒット判定部４１４、リクエスト生成及び
バッファ管理部４１５、メモリブロック４１６１〜４１
６ｎ及びバッファセレクタ４１７を有する。

【００３３】アドレスカウンタ４１１は、データ転送の
頭でＰＣＩバス５から受信したＰＣＩアドレスを初期値
とし、メモリブロック４１６１〜４１６ｎからデータを
読出す度に＋４カウントを行う。転送終了時のアドレス
を、次回のヒット判定用アドレスとしてバッファ構成メ
モリ４１３に格納する。

【００３４】バッファ番号生成回路４１２は、ＰＣＩア
ドレスからバッファ構成メモリ４１３のリード／ライト
アドレスを生成する。バッファ構成メモリ４１３は、デ
ータバッファであるメモリブロック４１６１〜４１６ｎ
の組合せの制御情報を格納する。ヒット判定部４１４
は、チャネル装置６１〜６ｎから受信したＰＣＩアドレ
スとバッファ構成メモリ４１３内のＰＣＩアドレスとを
比較し、転送可能なメモリブロックの有無を判定する。

【００３５】リクエスト生成及びバッファ管理部４１５
は、メモリブロック４１６１〜４１６ｎのデータの有無
を管理するバッファ管理回路と、このバッファ管理回路
からのメモリブロックが空になったことを受け、メモリ
リクエストを自動的に生成するリクエスト生成回路とを
有する。

【００３６】上述した本発明のバッファ制御方式の特徴
とするデータバッファの数及びその大きさを自由に組替
えて使用する機能は、上述したバッファ構成メモリ４１
３及びメモリブロック４１６１〜４１６ｎにより主とし
て構成され、実現される。このデータバッファの構成
（メモリブロック数）の設定は、装置の起動時に一度だ
け行われるが、この設定方式を図２を参照して以下に説
明する。

【００３７】〈データバッファの構成〉複数のメモリブ
ロック４１６１〜４１６ｎを組合わせて構成したデータ
転送用のメモリをデータバッファと呼ぶこととする。図
２には、ブリッジ装置４０内のメモリブロック数が８個
である場合のデータバッファの構成例を示す。

【００３８】図２のでは、例１乃至例３の３つの構成
例を示している。先ず、例１では、１つのデータバッフ
ァを１つのメモリブロックで構成した場合であって、デ
ータバッファは＃０乃至＃７の８個ができる。例２で
は、１つのデータバッファを２個のメモリブロックで構
成した場合であって、＃０〜＃１のデータバッファ０か
ら＃６〜＃７のデータバッファ３の４つのデータバッフ
ァができる。最後に、例３ではメモリブロック２つ（＃
０〜＃１）で構成されるデータバッファ１つと、メモリ
ブロック３つ（＃２−＃３−＃４、＃５−＃６−＃７）
で構成されるデータバッファ２つの計３つのデータバッ
ファにした場合を示す。

【００３９】尚、これらの例の他に、メモリブロック８
つで構成されるデータバッファ１つの構成でもよく、そ
の他考えられる全ての組合せが可能である。但し、組合
せ方の制限として、データバッファを構成するメモリブ
ロックは、必ず連絡した番号でなければならない。番号
とは、メモリブロックに付された管理番号であり、各デ
ータバッファのメモリブロック構成は、この番号で管理
する。

【００４０】――バッファ構成メモリへの登録―― データバッファの構成をバッファ構成メモリ４１３に記
述することにより、システム毎のデータバッファの設定
を行うことができる。バッファ構成メモリ４１３は、図
９に示す内容から成る。

【００４１】データバッファの設定時、図９の項番３番
の先頭メモリブロック番号と項番４の最終メモリブロッ
ク番号を書込む。図２の例３の設定値は、図１０に示す
とおりである。

【００４２】データバッファは、バッファ構成メモリ４
１３のワード数分作成できる。図２では、例として８個
分としている。８つにデータバッファ数が満たないとき
は、必要数のみ（例３の場合では３つ分）登録する。

【００４３】――ＰＣＩバス空間のメモリマッピング―
― 本発明におけるＰＣＩアドレスマッピングを図３に示
す。この例では、ＰＣＩのアドレス空間を必ず２のｎ乗
（例えば、２、４、８、１６、３２…）で等分割し、チ
ャネル装置６１〜６ｎとブリッジ装置４０とに割り当て
る。このような制限を加えることにより、アドレスの判
定をＰＣＩアドレスの上位の数ビットにより行うことが
できる。

【００４４】図３の例では、空間を３２等分し、上位１
６空間をチャネル装置６１〜６８割り当て（２空間／１
チャネル装置）、残りの下位１６空間をブリッジ装置４
０に割り当てている。この場合、ＰＣＩアドレスのビッ
ト０のみで（値が“１”のとき）ブリッジ装置４０に割
当てられた１６の空間は、ビット１〜４によりアクセス
先の空間が特定できる。

【００４５】――ＰＣＩアドレス→メモリアドレス変換
―― 本発明では、アドレス変換回路４０２により、上述した
１６のブリッジ空間を個別にメモリ装置１１〜１ｎの任
意のアドレス空間に変換することができる。アドレス変
換回路４０２は、ブリッジ空間に対応したメモリベース
アドレスをもち（本例では、１６アドレス）、ブリッジ
空間にチャネル装置がアクセスすると、対応するメモリ
ベースアドレスとＰＣＩアドレスのビット５〜３１を加
算してリクエスト先のメモリアドレスを作成する。すな
わち、予めアドレス変換回路４０２内に１６空間に対応
するメモリベースアドレスを準備しておく。（これもデ
ータバッファの設定と同じく、装置の起動時にアドレス
変換回路４０２に一度だけ設定する。）チャネル装置６
１〜６ｎから受信したＰＣＩアドレスのビット１〜４に
よりメモリベースアドレスを選択する。

【００４６】メモリリクエスト時のメモリアドレスは、
このベースアドレスにＰＣＩアドレスのビット５〜３１
をオフセットアドレスとして加算することにより作成す
る。尚、メモリアドレスには、メモリ装置１１〜１ｎの
任意４バイト境界のアドレス（ＰＣＩアドレスが４バイ
ト境界アドレスのため）を指定する。

【００４７】――ブリッジ空間とデータバッファ―― 本発明では、データバッファをブリッジ空間に割当て使
用する。チャネル装置６１〜６ｎが使用する空間にデー
タバッファを割当てる。データバッファは、複数の空間
が共用することは可能で、どの空間が使用されているか
はバッファ構成メモリ４１３内のビット判定用アドレス
により知る。

【００４８】バッファ番号生成回路４１２の構成例を図
４に示す。ブリッジ空間とデータバッファとの対応は、
バッファ番号生成回路４１２内のバッファ番号レジスタ
に設定する。受信したＰＣＩアドレス内の空間番号によ
り、対応するバッファ番号レジスタ内のバッファ番号を
読出す。この番号をアドレスとして、バッファ構成メモ
リ４１３から目的のデータバッファの情報を取出す。

【００４９】――データバッファの動作説明―― 次に、本発明のデータバッファのメモリリード時の動作
を図５のフローチャートに基づき説明する。

【００５０】（１）転送開始チャネル装置６１〜６ｎからアドレスとリードコマンド
の受信により、転送動作を開始する（これは従来例と同
じ）。アドレスは、アドレス受信変換レジスタ４０５、
メモリリードコマンドをインタフェース制御回路４０６
に受信する。

【００５１】（２）ヒット判定（ヒット判定部４１４）インタフェース回路にてメモリリードコマンドをデコー
ド（復号）後、受信アドレスから、使用するデータバッ
ファの構成情報を読出し、ヒット判定部４１４にてデー
タバッファが読出し可能か否か判断する。判定は、以下
の２条件を満足していたら読出し可能（ヒットした）と
する。（ａ）ヒット判定用ＰＣＩアドレスと受信アドレスとが
一致。（ｂ）データバッファ内のメモリブロックに読出し可能
なデータがある。

【００５２】次に、ヒット判定条件の詳細を説明する。
データバッファとバッファ構成メモリ４１３の情報の対
応イメージを図６に示す。

【００５３】（ヒット判定用ＰＣＩアドレスと受信アド
レスとの比較）ヒット判定用アドレスには、データバッ
ファにメモリデータを要求したリクエスト元のＰＣＩア
ドレスが格納されている。受信したＰＣＩアドレスがこ
のアドレスと一致していれば、本データバッファの要求
元と判断し、今１つの条件である読出し可能なメモリブ
ロックの有無の判定を行う。

【００５４】不一致の場合、データバッファ内のデータ
を破棄し、ヒット判定用アドレスを今回受信したアドレ
スに書き換える。リクエスト生成及びバッファ管理部４
１５は、バッファデータの破棄をきっかけに新しいメモ
リデータの要求リクエストを生成する（詳細は後述）。
ここで、ブリッジ装置４０の初期化後（バッファ構成メ
モリ４１３の設定後）の初めての転送では、ヒット判定
用アドレスは０が入っているために必ずこの場合は転送
が開始する。

【００５５】（データバッファ内のデータの有無の判
定）データバッファ内にデータがあるか否かは、バッフ
ァを構成しているメモリブロックのＶビットにより判定
する。各メモリブロックは、Ｖビット、即ちデータの有
無を示すフラグを有しており、内部にデータがある場合
には、このＶビットが“１”となっている。データバッ
ファを構成するメモリブロックのうち１つでもＶビット
が“１”ならばデータがあるとして転送を行う。メモリ
ブロック内のデータが全て読出されると、Ｖビットは
“０”となり、メモリブロックにデータがフルに格納さ
れると“１”となる。データを破棄する場合には、この
Ｖビットを強制的に“０”にする。このＶビットは、リ
クエスト生成及びバッファ管理部４１５内に存在する。

【００５６】（データバッファのデータ読出し）データ
読出し時の内部動作を説明する。データバッファの読出
しは、リード制御回路４０８にて行う。このリード制御
回路４０８は、ヒット判定部４１４のヒット判定に基づ
き、バッファ構成メモリ４１３から「開始ブロック番
号」「最終ブロック番号」「リードブロック番号」及び
「ブロック内リードアドレス」を情報として読出す。

【００５７】データの読出しは、リードアドレスとして
全メモリブロックに「ブロック内リードアドレス」を分
配し、各ブロックのデータを読出し、「リードブロック
番号」によりバッファセレクタ４１７で目的とするメモ
リブロック４１６１〜４１６ｎのデータを選択して読出
す。「ブロック内リードアドレス」は、カウント回路で
構成され、データを読出す毎に＋１する。同時に、アド
レスカウンタ４１１は、受信したＰＣＩアドレスを初期
値として、データを読出す毎に＋４ずつカウントし、次
のヒット判定用のアドレスを作成する。

【００５８】メモリブロック４１６１〜４１６ｎ内の全
データを読出すと、そのメモリブロックのＶビットをリ
セットする。そして、「ブロック内リードアドレス」に
は、メモリブロック４１６１〜４１６ｎの先頭のアドレ
スをセットし、「リードブロック番号」は＋１し、次の
メモリブロック４１６１〜４１６ｎのＶビットをチェッ
クする。Ｖ＝“１”の場合には転送を続け、Ｖ＝“０”
なら終了する。尚、「リードブロック番号」が「最終ブ
ロック番号」と同じ場合には、「リードブロック番号」
は＋１せず、「開始ブロック番号」をセットする。これ
によりメモリブロック４１６をサイクリックに使用す
る。データバッファが図６の構成の場合には、メモリブ
ロック４１６１〜４１６ｎは、＃５→＃６→＃７→＃５
→＃６→＃７→…の如く使用される。

【００５９】（データバッファへのメモリデータの供
給）データバッファへのデータの供給動作を説明する。
メモリに対するデータの要求（メモリリクエスト）は、
リクエスト生成及びバッファ管理部４１５で作られ、ア
ドレス変換回路４０２を介してメモリに送られる。メモ
リリクエストは、１ブロック当り１リクエスト発行し、
１つのメモリリクエストに対して読出されるデータ量
は、メモリブロック４１６１〜４１６ｎの１つ分の客量
である。

【００６０】次にメモリからのリプライデータは、ライ
ト制御回路４０７により、メモリブロック４１６１〜４
１６ｎに書込まれる。その手順は次のとおりである。

【００６１】（メモリリクエストの生成）ヒット判定部
４１４でミスヒット（ヒット判定用ＰＣＩアドレス≠受
信アドレス）により、Ｖビット＝０となったメモリブロ
ック４１６１〜４１６ｎ、又はデータを読出してＶビッ
ト＝０となったメモリブロックについて、メモリリクエ
ストの発行データを供給する。

【００６２】次に、メモリリクエスト生成及びバッファ
管理部４１５は、データバッファを構成するメモリブロ
ック（「開始ブロック番号」と「最終ブロック番号」か
ら構成ブロックを解読）でＶビットが０のものに対し
て、メモリリクエストを発行する。メモリリクエストす
るブロック番号は、バッファ構成メモリ４１３の「ＮＥ
ＸＴリクエストブロック番号」により管理する。

【００６３】メモリリクエストするブロック番号は、
「開始ブロック番号」から始まり、メモリリクエストす
る毎に＋１する。「最終ブロック番号」まで来ると、次
は「開始ブロック番号」をセットし、サイクリックにリ
クエストする。リクエストアドレスは、チャネル装置６
１〜６ｎから受信したＰＣＩアドレスに現在データバッ
ファに保持されているデータ数分加算したアドレスを初
期値とし、リクエスト毎にバッファのデータ数分を加算
して生成する。

【００６４】メモリリクエストの形式は、図１１に示す
とおりである。作成されたメモリリクエストの内容は、
図１２のとおりである。

【００６５】この作成したメモリリクエストは、アドレ
ス変換回路４０２でＰＣＩアドレス部分をメモリアドレ
スに変換してからＩ／Ｏアダプタ装置３１〜３ｎを介し
てメモリ装置１に送られる。

【００６６】（リプライデータの書込み）メモリ装置１
１〜１ｎは、メモリリクエスト内の「ブリッジ装置番
号」と「メモリブロック番号」を付加して要求データを
送信する。Ｉ／Ｏアダプタ装置３１〜３ｎは「ブリッジ
装置番号」により、自分の配下のブリッジ装置４０のデ
ータなら受信し「メモリブロック番号」とデータとを、
そのブリッジ装置４０に送信する。

【００６７】ブリッジ装置４０のライト制御回路４０７
は、受信した「メモリブロック番号」の示すメモリブロ
ック４１６１〜４１６ｎに、データを書込む。

【００６８】（バッファ構成メモリ４１３の内容更新）
チャネル装置４０からの転送中断、又はデータバッファ
内のデータバッファ内のデータがなくなることにより、
リード転送は終了する。転送終了時に、各制御部の値を
バッファ構成メモリ４１３に書き戻し、次の転送に備え
る。書き戻す内容は図１３のとおりである。

【００６９】次に、本発明のバッファ制御方式のメモリ
リード動作時にヒット制定部４１４でミスヒットした場
合の転送動作を図７を参照して説明する。データバッフ
ァは、メモリブロック４１６１〜４１６ｎが＃５、＃
６、＃７の３つの構成であるとする。

【００７０】チャネル装置６１〜６ｎからアドレスをア
ドレス受信レジスタ４０５、メモリリードコマンドをイ
ンタフェース制御回路４０６に受信する（図７の）。
ブリッジ装置４０は、リトライによりＰＣＩバストラン
ザクションを一旦終了し（図７の）、メモリリクエス
トを発行し（図７の）、メモリデータをバッファへ格
納する（図７の）。リクエスト生成及びバッファ管理
部４１５は、この場合にデータバッファ内の全メモリブ
ロック（＃５〜＃７）が空であるので＃５，＃６，＃７
で３つのメモリリクエストを発行する。

【００７１】バッファにデータ格納中のトランサクショ
ンは、メモリブロック４１６１〜４１６ｎのＶビット＝
“０”のためにミスヒットするので、リトライとなる
（図７の）。このトランザクションリトライ中に、他
のチャネル装置が他のデータバッファにアクセスするこ
とは可能である。その場合も同様に判定動作を行う。

【００７２】データが準備できたら、読出しを開始する
（図７の）。メモリブロック分のデータを全て読出し
終えると、リクエスト生成及びバッファ管理部４１５に
より、メモリリクエストが発行される（図７−）。こ
のようにしてチャネル装置６１〜６ｎがデータ要求する
限りデータを供給し続ける。

【００７３】図７の転送例では、ブリッジ装置４０のデ
ータ供給速度が速いために（メモリブロック数が多いた
めにデータ供給量が多い）、チャネル装置６１〜６ｎの
中断により転送を終了した。

【００７４】次に、ブリッジ装置４０のデータ供給速度
が遅い（メモリブロック数が少ないためにデータ供給量
が少ない）例を、図８を参照して説明する。これは、ブ
リッジ装置４０はデータがなくなって終了するケースで
あり、この特定例でデータバッファの構成がメモリブロ
ック＃５のみと仮定する場合である。ブリッジ装置４０
は、転送終了時にバッファ情報ＲＡＭの中身を更新し、
次回のアクセルに備える。

【００７５】中断後に、続きを行いたい場合には、チャ
ネル装置６１〜６ｎは、前回の続きのアドレスでアクセ
スすれば、図７のの状態から転送が開始できる。チャ
ネル装置６１〜６ｎ又は他のチャネル装置が異なるアド
レスで同一データバッファにアクセスした場合にはミス
ヒットとなるので、最初からの動作を行うこととなる。

【００７６】以上、本発明のバッファ制御方式の好適実
施形態例の構成及び動作を説明した。しかし、本発明は
斯る特定例のみに限定されるべきではなく、特定用途に
応じて種々の変形変更が可能であることが理解されよ
う。

【００７７】

【発明の効果】上述の説明から理解される如く、本発明
のバッファ制御方式によると、他のチャネル装置が同一
のデータバッファをアクセスしない限りデータバッファ
内の未読データを廃棄しないので、未読データの廃棄に
よる効率低下の問題が解消できる。

【００７８】また、データバッファの容量を可変設定で
きることにより、チャネル装置の要求データ量に合わせ
てデータフェッチが行える。これにより、各チャネル装
置の転送性能に見合ったデータ転送が可能であり、性能
の異なる複数のチャネル装置が混在するシステムでも、
この機能により、各チャネル装置毎に最適な転送が可能
であるという実用上の顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明によるバッファ制御方式の好適実施形態
例の構成を示すブロック図である。

【図２】図１のバッファ制御方式のデータバッファの構
成例とバッファ構成メモリへの記述例を示す図である。

【図３】図１におけるＰＣＩバス空間のマッピングとメ
モリアドレス空間の関係を示す図である。

【図４】図１のバッファ番号生成回路の具体的構成例を
示す図である。

【図５】図１のバッファ制御方式のメモリリード時の動
作フローチャートを示す図である。

【図６】図１のデータバッファとバッファ構成メモリの
情報の対応を示すイメージ図である。

【図７】図１のバッファ制御方式の動作例を示す図であ
る。

【図８】図１のバッファ制御方式の他の動作例を示す図
である。

【図９】本発明の実施形態におけるバッファ構成メモリ
の内容を示す図である。

【図１０】図２の例３のデータバッファ設定を示す図で
ある。

【図１１】本発明の実施形態におけるメモリリクエスト
の形式を示す図である。

【図１２】本発明の実施形態におけるメモリリクエスト
の内容を示す図である。

【図１３】本発明の実施形態におけるバッファ構成メモ
リの更新内容を示す図である。

【図１４】従来のバッファ制御方式の構成を示すブロッ
ク図である。

【図１５】図９の動作説明図である。

【符号の説明】

１１〜１ｎメモリ装置５ＰＣＩバス６１〜６ｎチャネル装置４０ブリッジ装置４０１メモリリクエスト送信レジスタ４０２アドレス変換回路４０６インタフェース制御回路４０７ライト制御回路４０８リード制御回路４１３バッファ構成メモリ４１４ヒット判定部４１５リクエスト生成及びバッファ管理
部４１６１〜４１６ｎメモリブロック

Claims

【特許請求の範囲】

【請求項１】複数のメモリ装置及びチャネル装置間の転
送を仲介するデータバッファを有するブリッジ装置を含
むバッファ制御方式において、前記ブリッジ装置は、前記データバッファを構成する複
数のメモリブロックと、前記でデータバッファの構成を
格納するバッファ構成メモリとを有することを特徴とす
るバッファ制御方式。
【請求項２】前記データバッファに格納されるメモリデ
ータは、リクエスト生成及びバッファ管理部と、アドレ
ス交換回路と、メモリリクエスト送信レジスタにより要
求することを特徴とする請求項１に記載のバッファ制御
方式。
【請求項３】前記データバッファ内データは、前記チャ
ネル装置から受信したＰＣＩアドレスと、前記バッファ
構成メモリ内の判定用アドレスにより、ヒット判定部で
前記チャネル装置への転送の可否を判定することを特徴
とする請求項１又は２に記載のバッファ制御方式。
【請求項４】前記データバッファのリード／ライトは、
リード制御回路。ライト制御回路及びバッファセレクト
により行うことを特徴とする請求項１、２又は３に記載
のバッファ制御方式。
【請求項５】更にインタフェース制御回路を有し、ＰＣ
Ｉバス制御を行うことを特徴とする請求項１、２、３又
は４に記載のバッファ制御方式。
【請求項６】前記バッファ構成メモリは、前記複数のメ
モリブロックを任意に組合わせた前記データバッファの
制御情報を格納することを特徴とする請求項１に記載の
バッファ制御方式。