JPS6115241A - 電子計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は中央処理装置と主記憶装置と入出力装置とを有
する電子計算機システムに関するものである。

〔従来技術〕

従来の電子計算機システムを第１図にしめず。

第１図において、１５は電子計算機システムの中心をな
す中央処理装置、３０はデータを格納する主記憶装置、
５０は種々のデータを伝送するバス、Ｎ１〜Ｎｎは電子
計算機システム外から情報を読み込んだり電子計算機シ
ステム外へ情報を読出したりする一人出力装置である。

このように構成された電子計算機システムにおいては、
中央処理装置１５と主記憶装置３０とはバス５０にで接
続されており、入出力装置Ｎ　ｌ　＝　Ｎ　ｎもバス５
０に接続されていた。そのため中央処理装置１５から主
記憶装置３０へのアクセスはバス５０を介して行なわれ
、ハス５０が入出力装置Ｎ１〜ｊｌｎによって使用され
ている場合、中央処理装置１５がら主記憶装置３０への
アクセスは待ち状態となってしまう。また中央処理装置
１５は、バス５ｏを通して、主記憶装置３０が入出力装
置Ｎ１〜Ｎｎなどと通信状態にないがを見る時間も必要
となる。この２つの原因により中央処理装置１５から主
記憶装置３ｏへのアクセスにたいし主記憶装置３０が応
答する時間が長くかがってしまい、電子計算機システム
の処理能力が低下するという問題点があった。

〔発明の概要〕

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、中央処理装置のアクセスに対す
る主記憶装置の応答時間を短くすることができる電子計
算機システムを提供することにある。

このような目的を達成するために本発明は、中央処理装
置が主記憶装置をアクセスする時にバスを通して直接ア
クセスすることをせずに疑似中央処理装置を通してアク
セスするようにしたものである。

〔実施例〕

本発明を実施例に基づき詳細に説明する。第２図に本発
明に係わる電子計算機システムの一実施例を示す。第２
図において、２０はアドレスデータ、データを処理する
疑似中央処理装置、ＡＩ、　Ｂ２は個別バスである。第
２図において第１図と同一部分又は相等部分には同一符
号が付しである。

第２図の疑似中央処理装置２０をさらに詳細に示したも
のが第３図である。第３図においで、２１はアドレスデ
ータ、データを処理する命令実行論理演算回路、２２は
主記憶装置３０をアクセスするためのアドレスデータを
格納するメモリアドレスバッファレジスタ、２３は主記
憶装置３ｏに関する送受信データを格納するメモリデー
タバッファレジスタ、２４は一時的にデータを記憶する
ための一時記憶回路、２５は一時記憶回路２４のアドレ
スを決定するカウンタ、２６は一時記憶回路２４をアク
セスするためノアトレスデータを選択するアドレスセレ
クタ、２７は一時記憶回路２４に書き込むデータを選択
するデータセレクタである。

６０はメモリ／１０線、６１はリード／ライト線、６２
はｃｐｕアドレス線、６３はｃｐｕデータ線、６４は内
部アドレス線、６５は内部データ線、６６はＨＴＭライ
トイネーブル線、６７はカウンタ制御線、６８はカウン
タデータ線、６９はＨＴＭライトアドレス線、７０はＨ
ＴＭアドレス線、７１はＨＴＭデータ線、７２はＭＭア
ドレス線、７３はＭＭデータ線、７４はＭＭリード／ラ
イト線であり、６０〜６３は中央処理装置１５と疑似中
央処理装置２０との間の通信を行なうためのｃｐｕ線、
６４〜７１は疑似中央処理装置２０内部における通信を
行なうための内部線、７２〜７４は疑似中央処理装置２
０と主記憶装置３０との間の通信を行なうためのＭＭ線
である。

第２図に示すように、中央処理装置１５は、バス５０に
接続されるとともに、個別バスＡ１により疑似中央処理
装置２０に接続され、主記憶装置３０は、バス５０に接
続されるとともに、個別バスＢ２により疑似中央処理装
置２０に接続され、また入出力装置Ｎ１〜Ｎｎはバス５
０に接続される。

このように構成、接続された電子計算機システムの動作
のフローを第４図に示し、その動作について第３図、第
４図を用いて説明する。

疑似中央処理装置２０は機能的には中央処理装置１５と
同様なものを有している。したがって疑似中央処理装置
２０は主記憶装置３０をアクセスすることが可能である
。また疑似中央処理装置２０は中央処理装置１５に先行
して処理を行なう。

第４図に示すステップ１において、まず疑似中央処理装
置２０は次にアクセスすべき主記憶装置３０のアドレス
を作成する。次にステップ２において、疑似中央処理装
置２０は、入出力装置Ｎ１〜Ｎｎから主記憶装置３０に
対して、または中央処理装置１５から主記憶装置３０に
対してアクセス要求があるかどうかをＭＭリード／ライ
ト線７４により判断する。第４図に示すように、アクセ
スがあればステップ３へ進み、アクセスがなければステ
ップ１０へ進む。

まずアクセスがない場合について説明する。入出力装置
Ｎ１〜Ｎｎからのアクセスもなく、中央処理装置】５か
らのアクセスもなく２主記憶装置３０が空き状態で、か
つ、一時記憶回路２４の内容を更新させる必要がある場
合、動作はステップ１０から１１へ進み、疑似中央処理
装置２０は、命令実行論理演算回路２１により主記憶装
置３０に対して読み取り要求を送出し、アクセスしたア
ドレスのデータをメモリデータバッファレジスタ２３に
て受信し、ステップ１２に示すように、その受信したデ
ータをカウンタ２５に示す一時記憶回路２４のアドレス
、すなわち内部アドレスに書き込む。次のステップ１３
において、疑似中央処理装置２０は、書き込み動作が終
了したかどうかを判断し、終了していなければ待ち状態
とし、終了したらステップ１へ戻る。なお、−トに述べ
た一時記憶回路２４の内容を更新させる必要がある場合
とは、一時記憶回路２４のアクセスアドレス（カウンタ
２５の（ｌりがある設定値（前回更新時からのアクセス
回数）になった場合のことであり、ある一定のワード数
分だけ更新される。

主記憶装置３０．一時記憶回路２４におけるデータの格
納状態については第５図に示されている。第５図は、一
時記憶回路２４におけるデータがアクセスした順序に格
納されることを表す。すなわち第５図（ａｌは主記憶装
置３０におけるデータ格納状態を示しているが、データ
３１〜３７がこの順番にアクセスされた場合、第５図（
ｂｌに示す疑似中央処理装置２０の一時記憶回路２４に
おいてはデータ３１〜３７はこの順番に下から格納され
る。

次にステップ２においてアクセスがあった場合について
説明する。この場合において入出力装置Ｎ１〜Ｎｎのア
クセスは疑（以中央処理装置２ｏの動作に関係がないの
で、その説明は省略する。ステップ３においてアクセス
が中央処理装置１５がらのアクセスか否かを判断する。

中央処理装置１５がらのアクセスでない場合はステップ
２へ戻る。すなわち中央処理装置１５以外のアクセスの
場合、疑似中央処理装置２０は待ち状態となる。中央処
理装置１５がらアクセスがあれば、疑似中央処理装置２
ｏはステップ３からステップ４へ進み、ステップ４にお
いてそのアクセスは読み取りのアクセスが書き込みのア
クセスかを判断する。読み取りであればステップ４から
ステップ５へ進み、書き込みであればステップ４からス
テップ７へ進む。

まず読み取りのアクセスの場合について説明する。この
場合、中央処理装置１５からアクセスしたアドレスを命
令実行論理演算回路２１により一時記憶回路２４の内部
アドレスへ変換することにより、中央処理装置１５はそ
の内部アドレスのデータをそのアクセスしたアドレスの
データとしてＣＰ　Ｌｌデータ線６３を通して読み取る
ことができる。ステ・７プ５において、疑似中央処理装
置２０は、中央処理装置］５が一時記憶回路２４の内容
を読み取ったかどうかを判断し、読み取りが終了してい
なければ待ち状態となり、読み取りが終了していれば次
のステップ６へ進み、カウンタ２５の値を更新し、次回
における中央処理装置１５の主記憶装置３０に対する読
み取りに備える。すなわち疑似中央処理装置２０は、中
央処理装置１５から主記憶装置３０に対して読み取りの
アクセスがあるたびにカウンタ２５の値を更新させて中
央処理装置１５ヘデータを送出する。

次にステップ４が書き込みのアクセスの場合について説
明する。この場合、ステップ７において、中央処理装置
１５から主記憶装置３ｏヘアクセスしたアドレスを命令
実行論理演算回路２１により一時記憶回路２４の内部ア
ドレスへ変換する。この変換方法は、命令実行論理演算
回路２１内に主記憶装置３０におけるアドレスと一時記
憶回路２４におけるアドレスとのテーブルを持っており
、命令実行論理演算回路２１が対応アドレスを出力する
ことにより変換する方法である。次のステップ８におい
て、ステップ７で変換された一時記憶回路２４の内部ア
ドレスに中央処理装置１５からの書き込みデータ４書き
込み、ステップ９において書き込み動作の終γを判断す
る。書き込み動作が未終了の場合、疑似中央処理装置２
０は待ち状態となり、書き込み動作が終了すればステッ
プ１０へ進む。ステップ１０以降の動作は−Ｆ述した通
りである。

なおアドレスセレクタ２６は、中央処理！Ａ置１５が一
時記憶回路２４のデータを読み取る時はカウンタ２５を
、中央処理装置１５が一時記憶回路２４にデータを書き
込む時は命令実行論理演算回路２１を選ぶ。

またデータセレクタ２７は、データを一時記憶回路２４
に書き込む時のみ用いられ、中央処理装置１５から主記
憶装置３０へ書き込む時はＣＰＵデータ線６３による中
央処理装置１５のデータを、疑似中央処理装置２０が主
記憶装置３０のデータを読み取る時は内部データ線６５
によるメモリデータバッファレジスタ２３のデータを選
ぶ。また、主記憶装置３０への書き込みは疑似中央処理
装置２０によって一時記憶回路２４への書き込みと同時
に行なわれる。

このように疑似中央処理装置２０は、中央処理装置１５
に対しては主記憶装置として動作し、主記憶装置３０に
対しては中央処理装置として動作するので、中央処理装
置１５は、主記憶装置３０をアクセスしたとき待ち状態
となることもなく、直ちに読み取り、書き込みを実行す
ることができる。

〔発明の効果〕 以上述べたように本発明は、中央処理装置と主記憶装置
との間に疑似中央処理装置を介在させることにより、中
央処理装置が主記憶装置をアクセスする時バスを通し、
て直接アクセスすることをせずに疑似中央処理装置を通
してアクセスするようにしたので、アクセスに対して主
記憶装置が応答する時間を短くすることができる効果が
ある。

【図面の簡単な説明】

第１図は従来の電子計算機システムのブロック系統図、
第２図は本発明に係わる装置の一実施例を示すブロック
系統図、第３図はその構成品である疑似中央処理装置の
詳細ブロック系統図、第４図はその動作を説明するため
のフローチャート、第５図はデータ格納状態図である。 １５・・・・中央処理装置、２０・・・・疑似中央処理
装置、２１・・・・命令実行論理演算回路、２２・・・
・メモリアドレスハソファレジスタ、２３・・・・メモ
リデータバッファレジスタ、２４・・・・一時記憶回路
、２５・・・・カウンタ、２６・・・・アドレスセレク
タ、２７・・・・データセレクタ、３０・・・・主記憶
装置、３１〜３７・・・・データ、５０・・・・バス、
６０・・・・メモリ／　Ｉ　Ｏ！、６１・　・　・　・
リード／ライト線、６２−−　・　・ＣＰＬＩアドレス
線、６３・・・・ＣＰＵデータ線、６４・・・・内部ア
ドレス線、６５・・・・内部データ線、６６・・・・８
７Ｍライトイネーブル線、６７・・・・カウンタ制御線
、６８・・・・カウンタデータ線、６９・　・・・ＨＴ
Ｍライトアドレス線、７ｏ・・・・ＨＴＭアドレス線、
７１・・・・ＨＴＭデータ線、７２・・・・ＭＭアドレ
ス線、７３・・・・ＭＭデータ線、７４・　・　・　・
ＭＭリード／ライト線、Ａ１．　Ｂ２・・・・個別バス
、Ｎ１〜Ｎｎ・・・・入出力装置。

Claims (1)

【特許請求の範囲】
1. 中央処理装置と主記憶装置と入出力装置とを有する電子
   計算機システムにおいて、前記中央処理装置と前記主記
   憶装置との間に介在し、前記中央処理装置によってラン
   ダムにアクセスされた前記主記憶装置格納データをシー
   ケンシャルなデータに編集する疑似中央処理装置を備え
   、前記疑似中央処理装置は、アドレスデータ、データを
   処理する命令実行論理演算回路と、一時的にデータを記
   憶するための一時記憶回路と、前記一時記憶回路のアド
   レスを決定するカウンタと、前記主記憶装置をアクセス
   するためのアドレスデータを格納するメモリアドレスバ
   ッファレジスタと、前記主記憶装置に関する送受信デー
   タを格納するメモリデータバッファレジスタと、前記一
   時記憶回路をアクセスするためのアドレスデータを選択
   するアドレスセレクタと、前記一時記憶回路に書き込む
   データを選択するデータセレクタとを具備したことを特
   徴とする電子計算機システム。