TWI493337B - 記憶體存取方法以及計算裝置 - Google Patents

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Description

記憶體存取方法以及計算裝置
本發明有關於一種記憶體存取方法，尤其有關於一種記憶體存取方法以及計算裝置。
對於資訊的發送和接收，已經開發各種類型的糾錯(error correcting)碼以及相應解碼算法。為提供強大的糾錯能力，這些電碼可能需要繁瑣而複雜的解碼器用以接近例如通道容量的資料傳輸理論極限，其中該通道容量的資料傳輸理論極限可稱之為香農極限(Shannon limit)，由克勞德．香農(Claude Shannon)在1948年提出此概念。為降低複雜度，在一種技術中，串接多個相對簡單直接而彼此不單獨提供顯著糾錯能力的電碼，以產生可提供增強糾錯能力的較長電碼。
為解決對例如串接式迴旋編碼資料的存取問題，本發明提供一種記憶體存取方法以及計算裝置。
本發明提供一種記憶體存取方法，包括：接收相應於串接式迴旋碼的多個資料元素的一獨特記憶體位址序列；將該獨特記憶體位址序列的每個位址識別為包含在多個位址組中的一組，其中，每個位址組包括相等數目的位址；以及並行地存取該每個位址組的至少一位址，用 以分別對該多個資料元素進行操作，其中，該多個資料元素與所存取的該獨特記憶體位址序列中的每個位址相應。
本發明還提供一種計算裝置，包括：一解碼器，用以接收相應於串接式迴旋碼的多個資料元素的一獨特記憶體位址序列，該解碼器配置為將該獨特記憶體位址序列的每個位址識別為包含在多個位址組中的一組，其中，每個位址組包括相等數目的位址，該解碼器進一步配置為並行地存取該每個位址組的至少一位址，用以分別對該多個資料元素進行操作，其中，該多個資料元素與所存取的該獨特記憶體位址序列中的每個位址相應。
利用本發明提供的記憶體存取方法以及計算裝置，可減少試圖向記憶體的一部分同時執行多個存取操作所造成的瓶頸，更有效地存取記憶體。
如下詳述其他實施例和優勢。本部分內容並非對發明作限定，本發明範圍由申請專利範圍所限定。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定元件。所屬領域中具有通常知識者應可理解，製造商可會用不同的名詞來稱呼同一元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第 一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或經由其他裝置或連接手段間接地電氣連接至該第二裝置。
參照第1圖，第1圖是本發明一編碼系統100的方塊示意圖，該編碼系統100可採用一或多種編碼技術為通訊通道上的傳輸預備資料(或多個資料集合)。實施這些技術提供了一些優點，例如在接收機處糾錯。在此安排中，編碼系統100可採用渦輪碼架構，其中經由輸入資料102中的每個位元產生三個輸出位元，使用兩個迴旋碼以編碼輸入資料102。如第1圖所示，編碼系統100也提供每個輸入位元作為用以傳輸的輸出(稱之為“系統資料103”)。一般而言，一渦輪電碼經由並行連接交錯器分離的兩個電碼而形成。因此，使用兩個編碼器104和106並以相似的方式操作以將一或多個電碼(例如遞迴系統迴旋(recursive systematic convolutional,RSC)碼)運用於輸入資料102。為分離編碼器104和106運用的電碼，交錯器108在輸入資料102被提供給編碼器106之前先對輸入資料102進行處理。因此，輸入資料102的已交錯版本使編碼器106輸出資料，其中該資料與從編碼器104輸出的資料完全不同。因此，產生可以並行方式組合的兩個獨立電碼。這樣的組合允許組合電碼的多個部分分別由複雜度較低的解碼器進行解碼。此外，每個解碼器的性能可經由交換分別從每個解碼器提取的資訊得到改進。此外，由於交錯器108向編碼器106提供一個相較於編碼器104的輸入資料不同的輸入資料，該編碼器106的輸出不同於(例如不相關)編碼器104的輸出。因此，可在解碼所傳輸資料的過程中提供關於錯誤檢測和更正的更多資訊。
一般而言，可將交錯器108視為對輸入資料102的資料元素(例 如位元)以一種偽隨機但實質上確定的順序進行順序重排。為提供此功能，交錯器108可實施一或多種交錯器交錯技術，例如列-行、螺旋、偶-奇、偽隨機等。伴隨著系統輸出資料，編碼器104和106皆輸出同位資料(表示為“同位資料1105”和“同位資料2107”)，同樣傳輸該同位資料用以錯誤檢測和更正。
參照第2圖，第2圖是本發明一解碼系統200的方塊示意圖。該解碼系統200可解碼已由一或多種技術編碼的資料。例如由編碼系統100(如第1圖所示)提供的編碼資料可由解碼系統200進行解碼。在此種情形中，解碼系統200接收由編碼系統100提供的三個資料集合。具體地，伴隨著系統資料(表示為“系統資料202”)，同位資料的兩個集合(例如“同位資料1 204”和“同位資料2 206”)被一起接收，且兩個同位資料集合向所傳輸資料提供受控冗余資訊使得解碼系統200能檢測傳輸錯誤的存在，並在可能情況下糾正錯誤。
可使用各類解碼技術以揭示所傳輸的編碼資料。例如在一些安排中，相應於解碼系統的接收機決定所接收的資料位元(例如代表二元值0或1)，並可向解碼系統提供該資料位元用以進一步處理。對於此種技術，通常某一些資料位元的決定比其他資料位元更確定，然而，用以做出決定的資訊可能不會提供給解碼系統使用。在一些安排中，可由接收機向解碼系統提供數值(稱之為“軟性”輸入)而不是“硬性”決定。在此輸入條件下，解碼系統可輸出(為每個資料位元)估計值，其中，該估計值反應與所傳輸資料位元相應的機率(例如二元值0或1的機率)。
在一配置中，解碼系統200包括兩個解碼器208和210，其可使 用例如維特比(Viterbi)解碼的解碼技術或其他種類解碼技術。一般而言，解碼系統200使用遞迴(recursive)解碼技術，使得解碼器208提供可視為系統資料202的錯誤估計值的外部輸出(標記為“外部資料1 207”)。類似地，解碼器210也提供外部輸出(標記為“外部資料2 209”)。將兩個外部輸出與系統輸入結合(例如經由加法器212和214)，得到了結合值(例如系統資料202與外部資料1 207的和值，系統資料202與外部資料2 209的和值)，其中，稱該結合值為內部資料(例如：內部資料1 203為系統資料202與外部資料2 209的和值，內部資料2 205為系統資料202與外部資料1 207的和值)，該結合值分別提供給解碼器208和210。類似地，所接收的同位資料1 204和同位資料2 206分別提供給解碼器208和210。雖然可使用各種技術，通常將這些資料(例如同位資料1 204、同位資料2 206、內部資料1 203、內部資料2 205、外部資料1 207、外部資料2 209和系統資料202)儲存在一或多個記憶體中，其中，該一或多個記憶體可由解碼器208和210用以擷取而進行存取。
通常以大於二的基數操作的解碼系統，例如第2圖中所示的基數-4解碼系統，要求大量的並行記憶體存取以有效地擷取輸入資料。基於如何儲存資料(例如使用的記憶體類型)，可有效或繁瑣地執行存取記憶體。例如，經由以線性方式儲存連續的資料元素，可相對容易地對資料進行並行存取。通常用以解碼器208的輸入資料(例如同位資料1 204、外部資料1 207/內部資料1 203、系統資料202)以線性方式儲存且可對該輸入資料進行有效的存取。為提高存取效率，每個記憶體紀錄(memory record)(例如一同位項(Parity entry))可擴大至儲存 多個連續項。考慮到有效的存取需求，也可以連續、線性的方式儲存解碼器210的同位資料2 206。此外，其他記憶體紀錄可被擴大(這樣每個紀錄都能存取多個資料元素)以提高存取效率。解碼器210存取(由交錯器216)交錯後的外部/內部和系統資料。因此，外部/內部和系統資料不可以線性序列儲存且不可被輕易存取(相較於例如同位資料2 206的線性儲存資料)。此外，雖然可擴大紀錄用以儲存多個項，(但由於交錯操作)，擴大的紀錄可能不適合有效存取。因此，需要多個操作(可停頓的操作)以隨機存取分散在整個記憶體中的資料，而不是使用單一操作存取(例如讀取)一系列連續的外部資料/內部資料和系統資料的記錄。用於解碼器210的這些額外存取操作可產生整個解碼系統200的資料處理瓶頸。
為減少存取資料過程中的此瓶頸，可由解碼系統200，尤其是，解碼器210採用一或多種技術。例如，可將交錯的外部資料/內部資料和系統資料分配給可獨立且同時並行存取的多個記憶體庫(memory bank)。此外，經由將交錯的資料(具有相應交錯位址)分離為兩或多個組，每組可儲存在一個專用記憶體庫中，以增加無衝突並行執行存取操作的機率。例如，對於基數-4解碼系統，可建立記憶體庫使得一個記憶體庫與奇數值位址相應(外部資料/內部資料和系統資料的位址)，而另一個記憶體庫與資料的偶數值位址相應。為指示對兩個記憶體庫的存取，並試圖緩解在一個時間瞬間(time instance)內多次存取記憶體庫造成的延遲，記憶體存取管理器218接收交錯的位址(從交錯器216)並指示對相應外部資料/內部資料和系統資料的存取。一般而言，雖然位址(提供給記憶體存取管理器218)的順序可由交錯器216 擾亂，位址的數目保持恆定且這些位址來自有限位址池(例如解碼期間相等數目的偶數和奇數位址)。例如，一百個位址可與外部資料/內部資料和系統資料相應，且可由交錯器216進行交錯。交錯操作後，相同數目的位址(例如一百個位址)仍然用以儲存資料。此外，由於每個位址與一獨特數值相應，約一半的位址具有奇數值，和一半的位址具有偶數值。以此為例，五十個(一百個中的)位址將是奇數，而另外五十個將是偶數。因此，交錯有限位址池不會產生真正的隨機位址序列，且記憶體存取管理器218可經由對包含於有限位址池中的位址進行識別，識別接近一半偶數位址(作為第一記憶體庫)和一半奇數位址(作為第二記憶體庫)，以指示多個記憶體存取。一旦識別，可在單個時間瞬間內並行存取該兩個記憶體庫，且記憶體存取管理器218可擷取儲存的資料(例如執行讀操作)。記憶體存取管理器218還可提供其他功能，例如，可將所擷取的資料重新排序以分配位址到該兩個記憶體庫中的一個。
在此安排中，一旦擷取資料，記憶體存取管理器218向解碼器210提供交錯的外部資料/內部資料和系統資料用以與同位資料2 206一起執行解碼操作。類似地，外部資料/內部資料和系統資料如果不進行交錯，則提供給解碼器208以執行類似的解碼操作。一旦由解碼器210進行處理，其向解交錯器220提供解碼資料，其中，解交錯器220使用另一記憶體存取管理器222將資料重新排序並儲存在記憶體中。在一些安排中，記憶體存取管理器222(或解交錯器220的部分架構)可提供與記憶體存取管理器218類似的功能。例如，這些包含在記憶體存取管理器222中的類似操作和結構可減少經由試圖向記憶體的 一部分同時執行多個寫入操作所造成的瓶頸。在一些安排中，可將記憶體存取管理器222的功能合併於解交錯器220或解碼系統200的其他部分。類似地，可將記憶體存取管理器218的功能合併於解碼系統200的其他部分，例如解碼器210。一旦產生，解碼器208和210都向各自的加法器212和214提供外部資料(例如解交錯器220提供來自解碼器210的已重排序的外部資料)以繼續對系統資料202的遞迴處理。
參照第3圖，第3圖是一記憶體存取管理器300的方塊示意圖。其中，該記憶體存取管理器300可提供記憶體存取管理器218的功能(如第2圖所示)，能在同一時間識別並存取多個位址(由交錯器提供，例如交錯器108)。一般而言，將交錯的位址識別為多個預定義位址組中一组的一成員(例如一奇數位址、一偶數位址等)。可將每個位址組與記憶體的一獨特部分相應，其中，該記憶體具有與這一或多個其他位址組相應的記憶體部分，可並行存取該記憶體。如上所述，可將一位址組定義為提供給記憶體存取管理器300的奇數位址，並將另一組定義為偶數位址。經由並行存取一或多個偶數位址以及一或多個奇數位址，記憶體存取管理器300可有效地擷取資料並減少試圖在一個時間瞬間內多次存取相同記憶體部分(例如一記憶體庫)的機率(且因此潛在地緩和延遲操作)。在此特殊圖中，位址與一或兩個獨特位址組相應(例如奇數和偶數位址)，然而在其他安排中，可定義額外位址組。例如，所定義的可並行存取的四個、六個或更多個位址組。需要這些額外位址組用以有效地存取與例如基數-8解碼器的其他類型解碼器相應的資料。此外，可以實施各種技術以定義位址組的類型。例如， 不使用位址的最低有效位元以識別位址組的成員(例如偶數或奇數位址)，而可使用額外的位元(例如使用最低兩位的最低有效位元以定義四個位址組)或其他類型的資訊以建立位址組成員。
一旦將位址識別為特別位址組的成員，就將這些組成員緩衝以適當地對其並行存取(例如並行讀操作)。在此特別安排中，由記憶體存取管理器300實施先進先出(first-in first-out，FIFO)緩衝技術以對位址進行排列，但是，也可實施一或多種其他緩衝技術。第3圖的架構包括五個FIFO緩衝區，其中兩個緩衝區(FIFO 302和FIFO 304，分別稱為第一緩衝區和第二緩衝區)根據位址是奇數(例如由FIFO 302緩衝)或偶數(例如由FIFO 304緩衝)緩衝交錯的位址。另一對FIFO(例如FIFO 306和FIFO 308)用以緩衝從由FIFO 302和FIFO 304提供的相應奇數和偶數位址中擷取的資料。第五FIFO(即第3圖中FIFO 310)用以緩衝由交錯器提供位址的最低有效位元。伴隨著指示相應位址是奇數或偶數，最低有效位元也用以指示位址到適當的FIFO(經由多工器312)。
第3圖展示了記憶體存取管理器300提供的處理。記憶體存取管理器300(從交錯器)接收到兩個位址(標記為“y”和“z”)並提供給暫存器集合314。伴隨著暫存器集合314向FIFO 310提供最低有效位元(用以排列位址為奇數或偶數的指示)，其也向多工器312提供位元用以指示位址到FIFO 302和FIFO 304中適當的一個(取決於位址是奇數或偶數)。通常能向FIFO 302和FIFO 304分別同時寫入兩個位址值，其中，FIFO 302和FIFO 304具有相等的長度。一對奇數和偶數位址通過各自的FIFO後，同時用以讀取來自特定記憶體位置的 資料，其中，由這兩個位址的每一個識別該特定記憶體位置。例如，在一時間瞬間，奇數位址(由FIFO 302提供)用以擷取來自記憶體庫316(與奇數位址相應)的資料，且偶數位址(由FIFO 304提供)用以同時擷取來自記憶體庫318(與偶數位址相應)的資料。一旦接收到資料，將資料(將來自位址e(即偶數位址)的資料表示為“De”，將來自位址o(即奇數位址)的資料表示為“Do”)分別儲存在FIFO 306和FIFO 308的一個中，並對資料進行排列以備將資料從記憶體存取管理器300釋放到另一處理階段。另外，由於為了有效地處理資料而對位址的順序進行了調整(例如將奇數位址一起緩衝且將偶數位址一起緩衝)，記憶體存取管理器300調整資料(排列在FIFO 306和FIFO 308中)的順序以和提供給記憶體存取管理器300的位址序列(例如由交錯器提供)相匹配。在此安排中，一旦資料離開FIFO 306和FIFO 308，就提供給暫存器集合320作為多工器322的輸入。通常能從FIFO 306和FIFO 308分別同時讀取兩個資料值。為儲存順序序列，來自FIFO 310的偶數/奇數位址指示資料指示多工器322的操作使得輸出資料(例如Dy和Dz)符合所接收的位址(例如y和z)順序。
參照第4圖，第4圖是另一記憶體存取管理器400的方塊示意圖，和使用位址組以有效讀取資料類似，也可經由使用位址組來並行執行寫入操作。例如，記憶體存取管理器400可提供記憶體存取管理器222的功能(如第2圖所示)，解碼系統可使用記憶體存取管理器400以在特定的解碼處理中寫入資料。對於此特殊架構，一FIFO 402用以排列奇數位址和奇數資料，且另一FIFO 404用以排列偶數位址和偶數資料。通常FIFO 402和FIFO 404以相似的方式操作，且類似於記憶體 存取管理器300(如第3圖所示)使用的FIFO，以從記憶體讀取資料。此架構中的FIFO 402和FIFO 404每一個既緩衝位址也緩衝資料。例如，FIFO 402儲存偶數位址和相應資料，而FIFO 404儲存奇數位址和相應資料。為提供此種儲存能力，記憶體存取管理器400可使用各種類型的架構。例如，可從一對共享控制邏輯的FIFO產生FIFO 402。類似或不同的技術可用以產生與偶數位址和相應資料相應的FIFO 404。在多個FIFO之間的FIFO的參數可類似，亦可共享，亦可與另一記憶體存取管理器(例如記憶體存取管理器300)的參數類似。例如，FIFO 402和FIFO 404每一個的深度，可等於或不等於與讀取操作FIFO(例如FIFO 302和FIFO 304)相應的位址深度。
為有效地寫入資料，例如由解碼器(例如解碼器210)提供的外部資料，將位址(標記為“y”和“z”)與相應資料(標記為“Dy”和“Dz”)一起提供給記憶體存取管理器400。類似於記憶體存取管理器300，位址和資料由向多工器408提供輸入的暫存器集合406接收。控制訊號(例如基於位址的最低有效位元)也提供給多工器408以指示位址和資料到FIFO 402和FIFO 404中適當的一個。通常能向FIFO 402和FIFO 404分別同時寫入兩個資料值。一旦緩衝資料，FIFO 402和FIFO 404用以經由使用相應位址，將資料並行寫入適當記憶體庫。例如，在一個時間瞬間，將來自FIFO 402的資料寫入記憶體庫410(與奇數位址組相應)的適當奇數位址，且將來自FIFO 404的資料寫入記憶體庫412(與偶數位址組相應)的適當偶數位址。同樣類似於記憶體存取管理器300的FIFO，若FIFO 402和FIFO 404中一或兩者都達到儲存容量(例如填滿)，則停止操作直至有空間可用。經 由提供此種並行寫入能力，記憶體存取管理器400的運行效率得到增加而遭遇資料瓶頸的機率可減少。
通常包含在記憶體存取管理器300和400中的每個FIFO共享類似的特徵，然而，在一些安排中可實施不同的FIFO。FIFO長度是一個可為了性能而進行調整的參數。例如，較長的FIFO長度增加了可被緩衝的位址和資料的數量。隨著效率增加，在具有較長長度的FIFO中，奇數和偶數位址的均勻分佈可更加顯著。然而，雖然性能可與FIFO長度直接成正比，例如實體尺寸限定，能量預算等制約可限制FIFO的可選長度。因此，經由整體平衡性能和這些制約因素(以及其他可能因素)可確定FIFO的長度。各種度量可用以取得這種平衡，例如，測量和量化每時脈週期內的平均記憶體存取數。對於基數-4解碼系統，可將最佳性能定義為每時脈週期內兩次記憶體存取(或每位元1/2個週期)。為接近此性能水平，可增加每個FIFO的長度。因此，經由將性能測量作為FIFO長度的衡量，可實現適當的平衡。
參照第5圖，第5圖是時脈效率與資料區塊尺寸之間關係的示意圖，表500代表了時脈效率作為資料區塊尺寸的性能衡量。為一系列FIFO的長度(如鍵圖502所示)計算該性能。具體地，FIFO長度的範圍從1到64(使用2N的步長，其中N的增量從0到6)。如軌跡504所示，其相應於FIFO的長度為1，性能以近似上限0.75為中心。隨著FIFO長度增加，相應軌跡趨於理論極限0.5。例如相應於FIFO長度為2的軌跡506以及分別相應於長度4、8、16、32和64的軌跡508、510、512、514和516。另外，軌跡518代表無限長度的FIFO的性能，其中，軌跡518最接近理論極限0.5。雖然可選擇另外的長度用以定義 記憶體存取管理器的一或多個FIFO，在一些應用中，可將16的FIFO長度視為特別有用。
參照第6圖，第6圖是記憶體存取管理器的記憶體存取方法600的示意圖，例如記憶體存取管理器300和400(分別如第3圖和第4圖所示)。可以一種或多種實體架構來實施此管理器，例如基於處理機的架構或其他設計類型。在一些基於處理機的架構中，記憶體存取管理器可在單處理機或分散在多個處理機上執行。各種類型的電路(例如組合邏輯，時序邏輯等)以及計算裝置(例如計算系統)可獨立或組合使用以執行記憶體存取管理器的操作。例如，在基於處理機的解碼系統設計中，可由處理機(例如微處理機)執行指令以提供記憶體存取管理器的操作。可將這些指令儲存在儲存裝置中(例如硬碟、唯讀光碟記憶體(compact disk read only memory，CD-ROM)等)並提供給處理機(或多處理機)用以執行操作。
記憶體存取方法600包括步驟S602-S608。步驟S602中用以接收相應於渦輪解碼的資料元素的一獨特記憶體位址序列(例如提供給基數-4渦輪解碼器)。例如，可將位址提供給記憶體存取管理器用以將相應資料元素寫入適當的資料庫或從資料庫讀取資料元素。步驟S604中，為獨特記憶體位址序列的每個位址識別一位址組(從多個位址組中)，其中，該位址是該位址組中的成員。例如，每個位址的最低有效位元可用以識別屬於一與奇數位址相應的位址組或屬於另一與偶數位址相應的位址組。且該多個位址組包括相等數目的位址。一旦識別該等位址，可根據位址組成員緩衝該等位址(到專用FIFO)。步驟S606中，從每個位址組並行存取一或多個位址。例如，可在存取包含於偶 數位址組中的一(或多個)位址的相同時間瞬間內存取包含在奇數位址組的一(或多個)位址。一旦並行存取該等位址，步驟S608中，對相應資料元素進行操作用以進行該等資料元素的渦輪解碼。例如，操作包括與位址相應的資料元素的讀取和寫入操作，也可包括對該等資料元素序列重新排序。具體而言，例如從所存取的獨特記憶體位址序列中讀取資料元素，或向獨特記憶體位址序列的適當位址寫入資料元素。又例如對獨特記憶體位址序列的多個位址組進行識別，以對多個資料元素進行排序。
如上所述，在一些解碼系統設計中可以處理機為基礎。因此，為執行如記憶體存取方法600所示的操作，記憶體存取管理器可執行或選擇性地與解碼器系統的其他部分一起來執行任何先前描述的計算機-實施的方法。例如，解碼系統可包括計算裝置(例如計算機系統)用以執行與解碼資料元素相應的指令。計算裝置可包括處理機、記憶體、儲存裝置，以及輸入/輸出裝置。可用系統總線或其他類似結構互連每個組件。處理機可具有處理用以在計算裝置內執行的指令的能力。在一實施例中，處理機係單線處理機，在另一實施例中，處理機係多線處理機。處理機能處理儲存在記憶體內或儲存裝置上的指令以在輸入/輸出裝置的用戶界面上顯示圖形資訊。
記憶體儲存計算機裝置內的資訊。在一實施例中，記憶體係計算機可讀媒介。在一實施例中，記憶體係揮發性記憶體單元。在另一實施例中，記憶體係非揮發性記憶體單元。
儲存裝置可為計算裝置提供海量儲存。在一實施例中，儲存裝置係計算機可讀媒介。在各種不同的實施例中，儲存裝置可係軟碟裝置、 硬碟裝置、光碟裝置，或磁帶裝置。
輸入/輸出裝置為計算裝置提供輸入/輸出操作。在一實施例中，輸入/輸出裝置包括鍵盤和/或指向(pointing)裝置。在另一實施例中，輸入/輸出裝置包括用以顯示圖形化用戶界面(graphical user interface，GUI)的顯示單元。
所述的特徵(例如解碼系統200)可在數位電子電路中或在計算機硬體、韌體、軟體或他們的組合中實現。該裝置可實施在明確包含於資訊載體中的計算機程式產品中，例如，在機器可讀儲存裝置或所傳播的訊號中，被可程式處理機執行；且可程式處理機能執行多个方法步骤，其中，可程式處理機經由對輸入資料進行操作和產生輸出執行指令的多个程式以執行所述實施功能。所述特徵可在一或多個可程式系統上執行的計算機程式中有利地實現，其中，該可程式系統包括至少一可程式處理機、一資料儲存系統、至少一輸入裝置，以及至少一輸出裝置。其中，該可程式處理機與該資料儲存系統耦接，用以從可程式處理機接收資料和指令，並向可程式處理機傳輸資料和指令。計算機程式是可直接或間接在計算機中使用以執行特定行為或帶來特定結果的一組指令。計算機程式可以任何形式的程式設計語言編寫，包括編譯或解釋語言，且計算機程式可以任何形式配置，包括作為一獨立的程式或作為模組、組件、次常式或適合在計算環境中使用的其他單元。
舉例說明，用以執行指令的程式的合適處理機包括，通用和特殊目的的微處理機，和任何種類計算機中的唯一處理機或多個處理機中的一個。通常，處理機從唯讀記憶體或隨機存取記憶體或兩者中接收 指令和資料。計算機的基本元素係用以執行指令的處理機和一或多個用以儲存指令和資料的記憶體。通常，計算機也包括一或多個用以儲存資料檔案的海量儲存裝置，或操作性地耦合於一或多個海量儲存裝置以與這些裝置進行通訊；這些裝置包括磁碟(例如內部硬碟、可移式磁碟)、磁光碟以及光碟。適用於明確包含計算機程式指令和資料的儲存裝置包括各種形式的非揮發性記憶體，舉例說明，包括半導體記憶體裝置(例如可抹除可程式化唯讀記憶體(erasable programmable read only memory，EPROM)、電子可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory，EEPROM)以及快速記憶體)、磁碟(例如內部硬磁碟和可移式磁碟)、磁光碟以及CD-ROM和多樣化數位光碟唯讀記憶體(digital versatile disk read only memory，DVD-ROM)。處理機和記憶體可由專用積體電路(application-specific integrated circuit，ASIC)補充，或將處理機和記憶體併入ASIC中。
該特徵可以實現在計算機系統中，其中，該計算機系統包括後端組件(例如資料伺服器)、中間軟體組件(例如應用程式伺服器或網際網路伺服器)、前端組件(例如具有GUI或網際網路瀏覽器的客戶端計算機)或它們的任意組合。可經由數位資料通訊的任何形式或媒介連接系統的組件，例如通訊網路。通訊網絡的例子包括，例如區域網路(Local Area Network，LAN)、廣域網路(Wide Area Network，WAN)和計算機與網路形成的網際網路。
計算機系統可包括客戶端和伺服器。客戶端和伺服器通常遠離彼此且一般經由網路交互，如上所述。客戶端與伺服器的關係經由運行在獨立計算機上且彼此有客戶端-伺服器關係的計算機程式產生。
其他實施例亦在之後的申請專利範圍的範疇內。所述技術在此可以不同順序執行但仍然實現欲求的效果。
100‧‧‧編碼系統
102‧‧‧輸入資料
104‧‧‧編碼器
106‧‧‧編碼器
108‧‧‧交錯器
200‧‧‧解碼系統
202‧‧‧系統資料
204‧‧‧同位資料1
206‧‧‧同位資料2
208‧‧‧解碼器
210‧‧‧解碼器
212‧‧‧加法器
214‧‧‧加法器
216‧‧‧交錯器
218‧‧‧記憶體存取管理器
220‧‧‧解交錯器
222‧‧‧記憶體存取管理器
300‧‧‧記憶體存取管理器
302‧‧‧奇數位址FIFO
304‧‧‧偶數位址FIFO
306‧‧‧奇數資料FIFO
308‧‧‧偶數資料FIFO
310‧‧‧偶數/奇數位址順序FIFO
312‧‧‧多工器
314‧‧‧暫存器集合
316‧‧‧奇數記憶體庫
318‧‧‧偶數記憶體庫
320‧‧‧暫存器集合
322‧‧‧多工器
400‧‧‧記憶體存取管理器
402‧‧‧奇數位址/資料FIFO
404‧‧‧偶數位址/資料FIFO
406‧‧‧暫存器集合
408‧‧‧多工器
410‧‧‧奇數記憶體庫
412‧‧‧偶數記憶體庫
500‧‧‧時脈效率作為資料區塊尺寸的性能衡量
502‧‧‧鍵圖
504-518‧‧‧軌跡
600‧‧‧記憶體存取管理器的記憶體存取方法
S602-S608‧‧‧步驟
第1圖是本發明一編碼系統100的方塊示意圖。
第2圖是本發明一解碼系統200的方塊示意圖。
第3圖是一記憶體存取管理器300的方塊示意圖。
第4圖是另一記憶體存取管理器400的方塊示意圖。
第5圖是時脈效率與資料區塊尺寸之間關係的示意圖。
第6圖是記憶體存取管理器的記憶體存取方法600的示意圖。
600‧‧‧記憶體存取管理器的記憶體存取方法
S602-S608‧‧‧步驟

Claims (12)

  1. 一種記憶體存取方法，用以資料的解碼，該記憶體存取方法包括：接收相應於串接式迴旋碼的多個資料元素的一獨特記憶體位址序列；將該獨特記憶體位址序列的每個位址識別為包含在多個位址組中的一組，其中，每個位址組包括相等數目的位址，且每個位址組對應於該記憶體的一專用記憶體庫；將該獨特記憶體位址序列的每個位址在各自的位址組中重排序；輸入來自第一位址組的至少一獨特記憶體位址到一第一緩衝區，且輸入來自第二位址組的至少一獨特記憶體位址到一第二緩衝區；輸入對應於該第一緩衝區中的該獨特記憶體位址的串接式迴旋編碼的資料至一第三緩衝區，且輸入對應於該第二緩衝區中的該獨特記憶體位址的串接式迴旋編碼的資料至一第四緩衝區；以及透過存取該專用記憶體庫並行地在該第一緩衝區中存取該獨特記憶體位址及在該第二緩衝區中存取該獨特記憶體位址，用以分別對該多個資料元素進行操作，其中，該多個資料元素與所存取的該獨特記憶體位址序列中的每個位址相應。
  2. 如申請專利範圍第1項所述之記憶體存取方法，其中，對該多個資料元素進行操作的步驟包括：從所存取的該獨特記憶體位址序列中讀取該多個資料元素。
  3. 如申請專利範圍第1項所述之記憶體存取方法，其中，對該多個資料元素進行操作的步驟包括：向該獨特記憶體位址序列的適當位址寫入該多個資料元素。
  4. 如申請專利範圍第1項所述之記憶體存取方法，其中，對相應於該多個資料元素的所接收的該獨特記憶體位址序列進行交錯。
  5. 如申請專利範圍第1項所述之記憶體存取方法，其中，該第一緩衝區和該第二緩衝區具有相等長度。
  6. 如申請專利範圍第1項所述之記憶體存取方法，其中，配置該第一緩衝區和該第二緩衝區儲存16個獨特記憶體位址。
  7. 一種計算裝置，包括：一解碼器，用以接收相應於串接式迴旋碼的多個資料元素的一獨特記憶體位址序列，該解碼器配置為將該獨特記憶體位址序列的每個位址識別為包含在多個位址組中的一組，其中，每個位址組包括相等數目的位址，且每個位址組對應於該記憶體的一專用記憶體庫，該解碼器將該獨特記憶體位址序列的每個位址在各自的位址組中重排序，該解碼器包括用於輸入來自第一位址組的至少一獨特記憶體位址的一第一緩衝區，及用於輸入來自第二位址組的至少一獨特記憶體位址的 一第二緩衝區，該解碼器更包括用於輸入對應於該第一緩衝區中的該獨特記憶體位址的串接式迴旋編碼的資料的一第三緩衝區，及用於輸入對應於該第二緩衝區中的該獨特記憶體位址的串接式迴旋編碼的資料的一第四緩衝區，以及該解碼器進一步配置為透過存取該專用記憶體庫並行地在該第一緩衝區中存取該獨特記憶體位址及在該第二緩衝區中存取該獨特記憶體位址，用以分別對該多個資料元素進行操作，其中，該多個資料元素與所存取的該獨特記憶體位址序列中的每個位址相應。
  8. 如申請專利範圍第7項所述之計算裝置，其中，該解碼器配置為從所存取的該獨特記憶體位址序列中讀取該多個資料元素，以對該多個資料元素進行操作。
  9. 如申請專利範圍第7項所述之計算裝置，其中，該解碼器配置為向該獨特記憶體位址序列的適當位址寫入該多個資料元素，以對該多個資料元素進行操作。
  10. 如申請專利範圍第7項所述之計算裝置，其中，相應於該多個資料元素的所接收的該獨特記憶體位址序列進行交錯。
  11. 如申請專利範圍第7項所述之計算裝置，其中，該第一緩衝區和該第二緩衝區具有相等長度。
  12. 如申請專利範圍第7項所述之計算裝置，其中，該第一緩衝區和該第二緩衝區儲存16個獨特記憶體位址。
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