CN103765478A - 绘图控制装置 - Google Patents
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Abstract
绘图控制部(10)在接收到与进行绘制处理的图形相关的寄存器设定信息的情况下,判定专用绘图部(30)或通用绘图部(40)是否忙碌,在忙碌的情况下,对寄存器(31a、32a)或寄存器(40a)的数据,与寄存器设定信息的数据进行比较。比较后,在需要更新的情况下,将寄存器设定信息存储在命令缓冲器(12)中。在忙碌解除的情况下,基于存储在命令缓冲器(12)中的寄存器设定信息,进行寄存器(31a、32a)或寄存器(40a)的更新。
Description
技术领域
本发明涉及一种具有绘图部和绘图控制部的绘图控制装置,其中,该绘图部用于进行图形绘制,该绘图控制部用于控制针对绘图部的寄存器设定。
背景技术
当前,在由CPU对动作控制信息进行参数设定,并基于设定的信息而开始动作的信息处理装置中,尝试缩短参数设定时的等待时间,提高系统整体的处理性能。
例如,对于专利文献1中公开的信息处理装置,其特征在于下述技术:对传送来的参数和之前写入而保存的同种类参数进行比较,判定是否进行了更新,仅传送进行了更新的参数。
专利文献1:日本特开昭63-298631号公报
发明内容
现有的信息处理装置以上述方式构成,因此,具有能够省略未更新参数的变换、传送的效果。但是,存在下述方面等的课题,即:如果参数的数量增加,则解码电路变得复杂;没有考虑主处理部动作中的寄存器设定。
本发明就是为了解决上述课题而提出的,其目的在于得到一种绘图控制装置,无论参数的数量多少和来自CPU的参数的设定顺序如何,该绘图控制装置都能够缩短绘图忙碌及参数设定等待时间,提高绘图性能。
本发明涉及的绘图控制装置具有:绘图单元,其具有绘图用寄存器,绘图单元基于绘图用寄存器的数据,进行图形的绘制处理;以及绘图控制单元,其在接收到与进行绘制处理的图形相关的寄存器设定信息的情况下,判定绘图单元是否忙碌,在忙碌的情况下,对绘图用寄存器的数据和寄存器设定信息的数据进行比较,仅在需要更新的情况下,将寄存器设定信息存储在命令缓冲器中,在忙碌解除且需要更新的情况下,基于在命令缓冲器中存储的寄存器设定信息,进行绘图用寄存器的更新。
发明的效果
本发明涉及的绘图控制装置在绘图单元忙碌的情况下,对绘图用寄存器的数据和寄存器设定信息的数据进行比较,仅在需要更新的情况下,将寄存器设定信息存储在命令缓冲器中。由此,能够缩短绘图忙碌及参数设定等待时间,提高绘图性能。
附图说明
图1是本发明的实施方式1的绘图控制装置的结构图。
图2是表示本发明的实施方式1的绘图控制装置的动作的流程图。
图3是表示本发明的实施方式1的绘图控制装置的寄存器设定命令的格式的说明图。
图4是本发明的实施方式2的绘图控制装置的结构图。
图5是表示本发明的实施方式2的绘图控制装置的动作的流程图。
具体实施方式
以下,为了更详细地说明本发明,根据附图说明用于实施本发明的方式。
实施方式1
图1是表示本实施方式涉及的绘图控制装置的结构图。
图示的绘图控制装置1具有绘图控制部(绘图控制单元)10、寄存器总线20、专用绘图部(绘图单元)30以及通用绘图部(绘图单元)40。
绘图控制部10经由CPU总线3,从CPU2接收要绘制的图形的坐标、绘图颜色等寄存器设定信息。通常从CPU2通过CPU总线3而输入地址、读/写控制信号、字节控制、写入数据等,因此,对所输入的地址进行解码,经由寄存器总线20对相应的专用绘图部30进行访问。另外,绘图控制部10具有:比较器11,其用于对经由寄存器总线20从专用绘图部30或通用绘图部40读取出的寄存器31a、32a或寄存器40a的值,与更新的数据进行比较;以及命令缓冲器12,其用于在比较结果为不一致的情况下保存寄存器设定信息。
专用绘图部30采用按绘图功能进行划分的结构(例如,绘图部(A)31为矩形绘制用,绘图部(B)32为圆绘制用),各自具有寄存器31a、32a,具有绘图用寄存器的实体。在图1中,专用绘图部30划分为绘图部(A)31、(B)32这两者,但划分数量也可以比两个多。专用绘图部30基于来自绘图控制部10的寄存器设定信息,生成在图形内部包含的像素数据并输出。
通用绘图部40具有寄存器40a,具有在绘图部(A)31、(B)32动作时共通使用的绘图用寄存器的实体,对来自各专用绘图部的像素数据输入进行协调,进行α混合等像素运算,将像素数据写入至帧缓冲器4。在图1中,帧缓冲器4设在绘图控制装置1的外部,但也可以内置在绘图控制装置1中。
在图1的例子中,假定绘图控制装置1的结构要素即绘图控制部10、寄存器总线20、专用绘图部30、通用绘图部40各自由专用的硬件(例如是安装有MPU(Micro Processing Unit)的半导体集成电路基板)构成,但在绘图控制装置1由计算机构成的情况(作为计算机,除了个人电脑之外还包含例如能够执行后述的绘图程序的移动电话、移动信息终端或汽车导航装置等)下,也可以将记录有绘图控制部10、寄存器总线20、专用绘图部30、通用绘图部40的处理内容的绘图程序存储在该计算机的存储器中,由该计算机的CPU(Central Processing Unit)执行在该存储器中存储的绘图程序。
下面,对实施方式1的绘图控制装置的动作进行说明。
图2是表示本发明的实施方式1涉及的绘图控制装置1的处理内容的流程图。
从搭载有该绘图控制装置1的系统的CPU2接收绘图处理开始命令,从而绘图控制装置1开始动作。
绘图控制部10对从CPU总线3输入的地址进行解码,判定是否是对绘图控制装置1内的某个模块的访问(步骤ST1)。此时,按照下述方式对CPU总线3进行控制,即,无论有没有下述的寄存器更新,都立即反馈响应,从而不会使CPU2徒劳等待。
接着,检查专用绘图部30、通用绘图部40的忙碌状态(步骤ST2)。此外,专用绘图部30为忙碌状态的情况是指,正在生成在图形的内部包含的像素数据的状态,通用绘图部40为忙碌状态的情况是指,正在向帧缓冲器4进行像素数据输出的状态。关于步骤ST2中的检查结果,在满足可更新寄存器的条件(不忙碌)的情况下,按照通常的方式进行寄存器更新(步骤ST7)。
在这里,所谓可更新寄存器的条件,例如,可设为对象模块及与对象模块相比连接在上游的模块不忙碌的情况。在图1的结构的情况,例如将通用绘图部40设为对象模块的情况下,绘图部(A)31及绘图部(B)32相当于与对象模块相比连接在上游的模块。
另外,在需要进一步精细地对更新条件进行控制的情况下,绘图控制装置1也能够应对。例如,设为在绘图部(A)31之下还存在绘图部C,在对绘图部(A)31和绘图部(B)32中的任一个、和绘图部C的忙碌状态进行检查的情况下,或仅对一部分的寄存器更新条件设定特殊条件这样的情况下,也能够应对。
另一方面,在步骤ST2中,在不满足可更新寄存器的条件(忙碌)的情况下,经由寄存器总线20读取寄存器更新对象模块的寄存器值,并与更新的数据进行比较(步骤ST3)。在比较结果为一致的情况下,可省略寄存器更新,因此,进入等待接收下一个由CPU2设定的寄存器设定的状态。在比较结果为不一致的情况下,判定绘图控制部10内的命令缓冲器12是否已满(步骤ST4)。判定后,如果不是已满,则将寄存器设定信息保存至命令缓冲器12(步骤ST5)。图3是保存在命令缓冲器12中的寄存器设定命令的格式的一个例子,以32位为单位进行数据处理。对寄存器地址(adr)、写入数据(data[0]…data[n]、和写入数据数量(n:数据数量-1)进行指定,在具有多个数据的情况(n>0)下,使写入的寄存器地址递增。另外,cmd表示寄存器设定命令。
此外,仅在命令缓冲器12变为充满的情况下,使CPU总线3等待(步骤ST8)。
如果满足可更新寄存器的条件(忙碌解除),则绘图控制部10读取在命令缓冲器12中存储的寄存器设定信息(步骤ST6),进行对象绘图模块的寄存器更新(步骤ST7)。图2的虚线部分的处理独立于寄存器设定的流程而动作。
此外,为了最大限度地发挥绘图控制装置1的性能,忙碌检查、寄存器数据读取、比较这一连串处理,需要以比CPU总线3的访问间隔短的周期执行。
另外,在图1的结构的情况下,在绘图部(A)31、绘图部(B)32的绘图顺序不交替的范围内,也可以使这些绘图部(A)31及绘图部(B)32并行动作。
根据以上可知,在该实施方式1中,绘图控制部10利用各模块的忙碌状态进行寄存器更新对象模块的判定,在仅将需要更新的寄存器设定信息存储至命令缓冲器12后,在适当的定时(Timing)进行绘图用寄存器设定,因此,能够提高绘图控制部10的动作效率。另外,由于仅提取需要更新的寄存器访问并存储在命令缓冲器12中,因此,与事先将命令列存储在命令缓冲器12中的情况相比,能够将命令缓冲器12的容量抑制得较小。
如上所述,根据实施方式1的绘图控制装置,其具有:绘图单元,其具有绘图用寄存器,绘图单元基于绘图用寄存器的数据而进行图形的绘制处理;以及绘图控制单元,其在接收到与进行绘制处理的图形相关的寄存器设定信息的情况下,判定绘图单元是否忙碌,在忙碌的情况下,对绘图用寄存器的数据和寄存器设定信息的数据进行比较,仅在需要更新的情况下,将寄存器设定信息存储在命令缓冲器中,在忙碌解除且需要更新的情况下,基于在命令缓冲器中存储的寄存器设定信息,进行绘图用寄存器的更新,因此,能够缩短绘图忙碌及参数设定等待时间,提高绘图性能。
另外,根据实施方式1的绘图控制装置,绘图控制单元与来自发出寄存器设定信息的CPU的访问独立地,对存储在命令缓冲器中的寄存器设定信息的读取和寄存器更新进行控制,因此,不会使CPU徒劳等待。
另外,根据实施方式1的绘图控制装置,绘图控制单元具有:专用绘图单元,其是按绘图功能划分出的;通用绘图单元,其对来自专用绘图单元的像素数据输入进行协调,进行规定的像素运算,将像素数据写入至帧缓冲器,因此,该绘图控制单元也可以应用于具有专用绘图单元和通用绘图单元的绘图控制装置。
另外,根据实施方式1的绘图控制程序,使计算机作为绘图单元和绘图控制单元起作用,其中,该绘图单元具有绘图用寄存器,该绘图单元基于绘图用寄存器的数据,进行图形的绘制处理,该绘图控制单元在接收到与进行绘制处理的图形相关的寄存器设定信息的情况下,判定绘图单元是否忙碌,在忙碌的情况下,对绘图用寄存器的数据和寄存器设定信息的数据进行比较,仅在需要更新的情况下,将寄存器设定信息存储在命令缓冲器中,在忙碌解除且需要更新的情况下,基于在命令缓冲器中存储的寄存器设定信息,进行绘图用寄存器的更新,因此,能够在计算机上实现能够缩短绘图忙碌及参数设定等待时间,提高绘图性能的绘图控制装置。
实施方式2
图4是表示本发明的实施方式2涉及的绘图控制装置1a的结构图。
在实施方式1中,将寄存器设定信息存储在命令缓冲器12中,但在实施方式2中,从绘图控制部10a中移除命令缓冲器12,而增加显示列表控制部50。寄存器设定信息暂时以显示列表形式存储在帧缓冲器4(外部存储器)中,显示列表控制部50读取数据而使用。另外,在绘图控制部10a和显示列表控制部50之间增加第2寄存器总线21。
显示列表控制部50具有寄存器50a,通过来自绘图控制部10a的起动命令,从帧缓冲器4中依次读取显示列表,对命令进行解码。优选显示列表的形式是由图3示出的寄存器写入命令、针对显示列表的其他地址的跳转命令、子程序命令等构成。
此外,在实施方式2中,假定各结构要素由专用的硬件构成,但与实施方式1同样地,在绘图控制装置1a由计算机构成的情况下,也可以将记录有绘图控制部10a、寄存器总线20、第2寄存器总线21、专用绘图部30、通用绘图部40、显示列表控制部50的处理内容的绘图程序存储在计算机的存储器中,由CPU执行。
图5是表示本发明的实施方式2涉及的绘图控制装置1a的处理内容的流程图。
绘图控制部10a对从CPU总线3输入的地址进行解码,判定是否是对绘图控制装置1a内的某个模块的访问(步骤ST11)。接着,检查专用绘图部30、通用绘图部40的忙碌状态(步骤ST12)。该忙碌检查与实施方式1中的步骤ST2相同。检查后,在满足可更新寄存器的条件(不忙碌)的情况下,按照通常的方式进行寄存器更新(步骤ST16)。
另一方面,在步骤ST12中,在不满足可更新寄存器的条件的情况下,经由寄存器总线20读取寄存器更新对象模块的寄存器值,并与更新的数据进行比较(步骤ST13)。在比较结果为一致的情况下,可省略寄存器更新,因此,进入等待接收下一个由CPU2设定的寄存器设定的状态。在比较结果为不一致的情况下,将寄存器设定信息保存至帧缓冲器4(外部存储器)(步骤ST14)。其后,如果忙碌状态解除,则绘图控制部10a对显示列表的起始地址进行指定,使显示列表控制部50起动(步骤ST15)。
显示列表控制部50从帧缓冲器4中读取寄存器设定信息,经由第2寄存器总线21而将寄存器设定地址、写入数据等输出至绘图控制部10a。绘图控制部10a对从CPU2的访问和从显示列表控制部50的访问进行协调,进行对象绘图模块的寄存器更新。
根据以上可知,在实施方式2中,在绘图控制部10a内不需要命令缓冲器,能够削减电路规模。另外,由于仅提取需要更新的寄存器访问,因此,与事先生成显示列表的情况相比,能将显示列表容量抑制得较小。
如上所述,根据实施方式2的绘图控制装置,其具有:绘图单元,其具有绘图用寄存器,绘图单元基于绘图用寄存器的数据而进行图形的绘制处理;以及绘图控制单元,其在接收到与进行绘制处理的图形相关的寄存器设定信息的情况下,判定绘图单元是否忙碌,在忙碌的情况下,对绘图用寄存器的数据和寄存器设定信息的数据进行比较,仅在需要更新的情况下,将寄存器设定信息以显示列表形式保存,在忙碌解除且需要更新的情况下,基于以显示列表形式保存的寄存器设定信息,进行绘图用寄存器的更新,因此,能够缩短绘图忙碌及参数设定等待时间,提高绘图性能。
另外,根据实施方式2的绘图控制装置,显示列表形式的寄存器设定信息保存在外部存储器中,而且,该绘图控制装置具有对所保存的显示列表进行解码并发送至绘图控制单元的显示列表控制单元,因此,与事先生成显示列表的情况相比,能够将显示列表容量抑制得较小。
此外,本申请的发明可以在其发明的范围内,自由地组合各实施方式,或者,对各实施方式的任意的结构要素进行变形,或在各实施方式中省略任意的结构要素。
工业实用性
如上所述,本发明涉及的绘图控制装置与接收所要绘制的图形的坐标、绘图颜色等寄存器设定信息,基于该寄存器设定信息进行图形的绘制处理的结构相关,适用于面向民用、工业设备的控制面板等。
标号的说明
1、1a绘图控制装置,2CPU,3CPU总线,4帧缓冲器,10、10a绘图控制部,11比较器,12命令缓冲器,20寄存器总线,21第2寄存器总线,30专用绘图部,31绘图部(A),32绘图部(B),31a、32a、40a、50a寄存器,40通用绘图部、50显示列表控制部。
Claims (6)
1.一种绘图控制装置,其具有:
绘图单元,其具有绘图用寄存器,该绘图单元基于该绘图用寄存器的数据,进行图形的绘制处理;以及
绘图控制单元,其在接收到与进行所述绘制处理的图形相关的寄存器设定信息的情况下,判定所述绘图单元是否忙碌,在忙碌的情况下,对所述绘图用寄存器的数据和所述寄存器设定信息的数据进行比较,仅在需要更新的情况下,将该寄存器设定信息存储在命令缓冲器中,在忙碌解除且需要更新的情况下,基于在所述命令缓冲器中存储的寄存器设定信息,进行所述绘图用寄存器的更新。
2.根据权利要求1所述的绘图控制装置,其特征在于,
绘图控制单元与来自发出所述寄存器设定信息的CPU的访问独立地,对存储在命令缓冲器中的寄存器设定信息的读取和寄存器更新进行控制。
3.根据权利要求1所述的绘图控制装置,其特征在于,
绘图控制单元具有:按绘图功能划分出的专用绘图单元;以及通用绘图单元,其对来自该专用绘图单元的像素数据输入进行协调,进行规定的像素运算,将像素数据写入至帧缓冲器。
4.一种绘图控制装置,其具有:
绘图单元,其具有绘图用寄存器,该绘图单元基于该绘图用寄存器的数据,进行图形的绘制处理;以及
绘图控制单元,其在接收到与进行所述绘制处理的图形相关的寄存器设定信息的情况下,判定所述绘图单元是否忙碌,在忙碌的情况下,对所述绘图用寄存器的数据和所述寄存器设定信息的数据进行比较,仅在需要更新的情况下,将该寄存器设定信息以显示列表形式保存,在忙碌解除且需要更新的情况下,基于以所述显示列表形式保存的寄存器设定信息,进行所述绘图用寄存器的更新。
5.根据权利要求4所述的绘图控制装置,其特征在于,
显示列表形式的寄存器设定信息保存在外部存储器中,并且,该绘图控制装置具有对该保存的显示列表进行解码并发送至绘图控制单元的显示列表控制单元。
6.一种绘图控制程序,其用于在计算机上实现绘图控制装置,
该绘图控制程序使计算机作为绘图单元和绘图控制单元起作用,其中,
该绘图单元具有绘图用寄存器,该绘图单元基于该绘图用寄存器的数据,进行图形的绘制处理,
该绘图控制单元在接收到与进行所述绘制处理的图形相关的寄存器设定信息的情况下,判定所述绘图单元是否忙碌,在忙碌的情况下,对所述绘图用寄存器的数据和所述寄存器设定信息的数据进行比较,仅在需要更新的情况下,将该寄存器设定信息存储在命令缓冲器中,在忙碌解除且需要更新的情况下,基于在所述命令缓冲器中存储的寄存器设定信息,进行所述绘图用寄存器的更新。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2011/004584 WO2013024506A1 (ja) | 2011-08-15 | 2011-08-15 | 描画制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103765478A true CN103765478A (zh) | 2014-04-30 |
Family
ID=47714852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201180072904.XA Pending CN103765478A (zh) | 2011-08-15 | 2011-08-15 | 绘图控制装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20140092123A1 (zh) |
JP (1) | JP5744206B2 (zh) |
KR (1) | KR101574406B1 (zh) |
CN (1) | CN103765478A (zh) |
DE (1) | DE112011105532T5 (zh) |
WO (1) | WO2013024506A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8988444B2 (en) * | 2011-12-16 | 2015-03-24 | Institute For Information Industry | System and method for configuring graphics register data and recording medium |
KR102214028B1 (ko) | 2014-09-22 | 2021-02-09 | 삼성전자주식회사 | 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63298631A (ja) * | 1987-05-29 | 1988-12-06 | Nec Corp | 情報処理装置 |
US5016191A (en) * | 1988-09-02 | 1991-05-14 | Tektronix, Inc. | Half toning pixel processor |
JPH02236657A (ja) * | 1989-03-10 | 1990-09-19 | Oki Electric Ind Co Ltd | 情報処理システム |
JP2755039B2 (ja) * | 1992-05-12 | 1998-05-20 | 日本電気株式会社 | レジスタ・アクセス制御方式 |
US5917505A (en) * | 1995-12-19 | 1999-06-29 | Cirrus Logic, Inc. | Method and apparatus for prefetching a next instruction using display list processing in a graphics processor |
US6166724A (en) * | 1998-10-05 | 2000-12-26 | Ati International Srl | Method and apparatus for sequencing palette updates in a video graphics system |
JP4086448B2 (ja) | 2000-04-28 | 2008-05-14 | キヤノン株式会社 | 画像情報処理装置、画像情報処理方法、記憶媒体 |
JP3702814B2 (ja) * | 2001-07-12 | 2005-10-05 | 日本電気株式会社 | マルチスレッド実行方法及び並列プロセッサシステム |
JP2003030641A (ja) | 2001-07-19 | 2003-01-31 | Nec System Technologies Ltd | 描画装置とその並列描画方法、及び並列描画プログラム |
EP1583072A4 (en) * | 2003-04-15 | 2010-03-10 | Fujitsu Microelectronics Ltd | DRAWING DEVICE AND DISPLAY CONTROL UNIT |
JP2006085415A (ja) | 2004-09-16 | 2006-03-30 | Ricoh Co Ltd | 画像処理装置および画像処理方法およびプログラムおよび記録媒体 |
US7944451B2 (en) * | 2007-07-31 | 2011-05-17 | Hewlett-Packard Development Company, L.P. | Providing pixels from an update buffer |
US8675000B2 (en) * | 2008-11-07 | 2014-03-18 | Google, Inc. | Command buffers for web-based graphics rendering |
-
2011
- 2011-08-15 US US14/123,641 patent/US20140092123A1/en not_active Abandoned
- 2011-08-15 WO PCT/JP2011/004584 patent/WO2013024506A1/ja active Application Filing
- 2011-08-15 KR KR1020137034717A patent/KR101574406B1/ko active IP Right Grant
- 2011-08-15 CN CN201180072904.XA patent/CN103765478A/zh active Pending
- 2011-08-15 JP JP2013528843A patent/JP5744206B2/ja active Active
- 2011-08-15 DE DE112011105532.3T patent/DE112011105532T5/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
JPWO2013024506A1 (ja) | 2015-03-05 |
KR101574406B1 (ko) | 2015-12-03 |
WO2013024506A1 (ja) | 2013-02-21 |
KR20140019847A (ko) | 2014-02-17 |
DE112011105532T5 (de) | 2014-05-08 |
JP5744206B2 (ja) | 2015-07-08 |
US20140092123A1 (en) | 2014-04-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140430 |
|
RJ01 | Rejection of invention patent application after publication |