CN113806282A - 异构控制系统及异构控制系统的加载方法 - Google Patents

Abstract

本发明公开一种异构控制系统及异构控制系统的加载方法，该异构控制系统包括：DSP芯片，用于对系统进行逻辑与算法控制，并输出控制指令；FPGA芯片，与DSP芯片通过UPP总线连接，用于接收并执行控制指令。本发明解决了DSP芯片与FPGA芯片之间大量实时数据交换时的通道瓶颈问题，不需要模拟总线，可以使数据流在FPGA芯片和DSP芯片中高效率传输，提高了数据传输效率，从而提高异构控制系统的性能。

Description

异构控制系统及异构控制系统的加载方法

技术领域

本发明涉及嵌入式系统技术领域，特别涉及一种异构控制系统及异构控制系统的加载方法。

背景技术

随着工业自动化的发展，FPGA芯片在嵌入式板卡中得到了广泛的应用，并且FPGA芯片和DSP芯片构成的系统可以用于需同时完成复杂实时数据处理与逻辑控制功能的领域。系统根据从外部接收到的控制命令实现逻辑控制以及信号交互等对实时性的要求极高，如何在FPGA芯片和DSP芯片之间更加高效地传输数据，是本领域亟待解决的技术问题。

发明内容

本发明的主要目的是提出一种异构控制系统及异构控制系统的加载方法，旨在提高异构控制系统的数据传输效率。

为实现上述目的，本发明提出一种异构控制系统，所述异构控制系统包括：

DSP芯片，用于对系统进行逻辑与算法控制，并输出控制指令；

FPGA芯片，与所述DSP芯片通过UPP总线连接，用于接收并执行所述控制指令。

可选地，所述异构控制系统还包括：

第一存储器，与所述DSP芯片连接，用于存储待升级应用程序；

所述DSP芯片，还用于在读取到所述第一存储器中存储有待升级应用程序时，输出升级控制指令，并对所述待升级应用程序进行数据处理后，输出待升级应用程序数据；

所述FPGA芯片，还用于在经所述UPP总线接收到所述升级控制指令时，接收所述待升级应用程序数据，并进行应用升级。

可选地，所述异构控制系统还包括：

第二存储器，所述第二存储器与所述FPGA芯片电连接，用于存储所述FPGA芯片应用程序。

可选地，所述FPGA芯片还用于在接收到所述升级控制指令时，擦除所述第二存储器的FPGA芯片应用程序；以及，将所述待升级应用程序数据写入至所述第二存储器。

可选地，所述FPGA芯片包括：

加载处理模块，通过所述UPP总线与所述DSP芯片连接，所述加载处理模块用于经所述UPP总线上接收所述DSP芯片输出的待升级应用程序数据，并进行数据处理；

数据缓存模块，与所述加载处理模块连接，所述数据缓存模块用于接收经所述加载处理模块数据处理后的待升级应用程序；

SPI模块，与所述第二存储器电连接，所述SPI模块用于读取和写入所述FPGA芯片的应用程序；

所述SPI模块还用于在接收到所述升级控制指令时，擦除所述第二存储器的FPGA芯片的应用程序，并将经所述加载处理模块进行数据处理后的待升级应用程序数据写入至所述第二存储器。

可选地，所述DSP芯片具体用于对所述待升级应用程序以预设长度进行拆包，以生成所述待升级应用程序数据后输出至所述FPGA芯片。

可选地，所述异构控制系统还包括：

DDR芯片，与所述DSP芯片连接，所述DDR芯片用于向所述DSP芯片加载应用程序。

本发明还提出一种异构控制系统的加载方法，所述异构控制系统包括DSP芯片及与所述DSP芯片通过UPP总线连接的FPGA芯片；异构控制系统的加载方法包括以下步骤：

DSP芯片在获取到待升级应用程序时，输出升级控制指令；

FPGA芯片在经所述UPP总线接收到所述升级控制指令时，接收所述待升级应用程序，并进行应用升级。

可选地，在所述接收所述待升级应用程序，并进行应用升级的步骤之前，所述异构控制系统的加载方法还包括：

对所述待升级应用程序进行数据处理后，输出待升级应用程序数据。

可选地，所述接收所述待升级应用程序数据，并进行应用升级的步骤具体包括：

接收并解析经所述UPP总线输出的升级应用程序数据；

将解析的升级应用程序数据进行组包后写入所述升级应用程序数据控制FPGA芯片进行跳转并重新加载。

本发明异构控制系统通过设置DSP芯片，并且DSP芯片通过UPP接口与FPGA芯片连接，DSP芯片和FPGA芯片之间通过UPP总线实现通信连接，从而通过UPP接口实现DSP芯片与FPGA芯片的控制控制指令及反馈信息等的实时交互，DSP芯片和FPGA芯片之间通过UPP总线以及GPIO接口传输数据，占用芯片接口资源少、布线简单、速率高。本发明解决了DSP芯片与FPGA芯片之间大量实时数据交换时的通道瓶颈问题，不需要模拟总线，可以使数据流在FPGA芯片和DSP芯片中高效率传输，提高了数据传输效率，从而提高异构控制系统的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明异构控制系统一实施例的电路结构示意图；

图2为图1中FPHA芯片一实施例处的电路结构示意图；

图3为本发明异构控制系统的加载方法一实施例的流程示意图；

图4为本发明异构控制系统的加载方法另一实施例的流程示意图；

图5为图3中步骤S200一实施例的细化流程示意图。

附图标号说明：

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本发明提出一种异构控制系统，可以适用于机器人、运动控制器、自动化设备等具有嵌入式板卡的设备中。

参照图1至图2，在本发明一实施例中，该异构控制系统包括：

DSP芯片(Digital Signal Processing，数字信号处理器)10，用于对系统进行逻辑与算法控制，并输出控制指令；

FPGA芯片(Field Programmable Gate Array，现场可编程门阵列)20，与所述DSP芯片10通过UPP(Universal Parallel Port，通用并行端口)总线连接，用于接收并执行所述控制指令。

本实施例中，DSP芯片10和FPGA芯片20为异构控制系统主要核心芯片，并且DSP芯片10作为异构控制系统的主处理器，FPGA芯片20作为异构控制系统的从处理器，组成高速数字电路系统。FPGA芯片20具有高效的数据管理与实时数据通讯能力，ARM(Advanced RISCMachine，精简指令集微处理器)，而DSP芯片10(Digital Signal Processor，数字信号处理器)具有强大的数学运算与实时数据处理能力，以及较强的逻辑控制能力，FPGA芯片20和DSP芯片10两者之间都需要交换数据。FPGA芯片20与DSP芯片10之间大量实时数据交换时通常采用的是串口接口，导致数据流无法在FPGA芯片20和DSP芯片10中高效率传输。DSP芯片10可以通过串口/网口等于外部设备，例如上位机等通信连接，DSP芯片10可以实现外部的实时数据传输和控制结果输出，实现实时控制和参数传递，上位机可以通过以太网或通用串行接口进行运行监控、故障记录、程序下载，程序更新等等功能。同时，DSP芯片10作为主处理器，可以完成内部逻辑控制和操作系统管理，DSP芯片10和FPGA芯片20之间使用通用并行总线(UPP)接口通信，全双工模式，接口时钟50MHz，数据位宽8bits。FPGA芯片20和DSP芯片10之间定义了私有协议报文格式。其中，串口可以是UART接口、RS232接口、RS485接口、I2C串行总线、SPI串行总线、USB串行总线或Ethernet串行总线等。网口为以太网接口。FPGA芯片20基于DSP芯片10的控制，将DSP芯片10下发的控制指令进行处理后执行该指令。

为此，本实施例的DSP芯片10与FPGA芯片20之间通过UPP总线进行通信连接，DSP芯片10与FPGA芯片20之间还可以通过GPIO接口进行通信连接。通过UPP总线，DSP芯片10与FPGA芯片20之间可以实时的进行信号交互，DSP芯片10可以通过UPP总线向FPGA芯片20发送控制指令，DSP芯片10还可以通过GPIO接口向FPGA芯片20发送初始化就绪信号等。异构控制系统还包括第一存储器30、第二存储器40、DDR芯片50(Double Data Rate，双倍速率同步动态随机存储器)。第一存储器30可以通过EMIFA总线与DSP芯片10连接，第二存储器40可以通过SPI接口与FPGA芯片20连接。其中，第一存储器30可以采用NAND FLASH来实现，第二存储器40可以采用SPI FLASH来实现。第一存储器30中存储有DSP芯片10的应用程序，第一存储器30还可以用于临时存放FPGA芯片20待升级的应用程序。第二存储器40用于存储FPGA芯片20的引导程序与FPGA芯片20的应用程序。DDR芯片50可以通过DDR总线与DSP芯片10连接，用于加载运行DSP应用程序。

在异构控制系统正常工作之前，DSP芯片10和FPGA芯片20均需要进行初始化，并进行应有程序等的加载。具体地，在异构控制系统上电时，DSP芯片10从第一存储器30读取DSP芯片10应用程序，第二存储器40加载FPGA芯片20的引导程序，上电完成后，DSP芯片10加载DSP芯片10应用程序并完成初始化，并通过GPIO接口输出初始化就绪信号给FPGA芯片20。FPGA芯片20从0x0地址加载，并从第二存储器40中读取引导程序，以加载到FPGA芯片20中运行并完成UPP总线与GPIO的初始化。FPGA芯片20在接收到DSP芯片10通过GPIO口输出的DSP芯片10初始化就绪信号时，通过GPIO口输出FPGA芯片20初始化就绪信号。DSP芯片10在接收到FPGA芯片20输出的FPGA芯片20初始化就绪信号后，即表示DSP芯片10和FPGA芯片20均完成初始化，两者均进入正常工作模式，可以运行各自加载的应用程序。

在异构控制系统正常工作时，DSP芯片10和FPGA芯片20运行各自的应用程序，DSP芯片10可以通过网口/串口接入的外部数据，并且根据是否接入外部数据，以及外部数据的具体内容，控制DSP芯片10自身和FPGA芯片20进入对应的工作状态，例如，当DSP芯片10没有接收到外部数据时，DSP芯片10可以控制FPGA芯片20进入低功耗工作模式，同时DSP芯片10也可以进入低功耗工作模式。当DSP芯片10接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据。如果DSP芯片10无法独自处理外部数据，则通过UPP总线发送控制指令，并通过UPP总线向FPGA芯片20发送数据，DSP芯片10和FPGA芯片20一起配合处理外部数据，当外部数据处理完成后，如果没有其他外部数据输入，DSP芯片10自身和FPGA芯片20又进入低功耗工作模式。

本发明异构控制系统DSP芯片10通过UPP接口与FPGA芯片20连接，DSP芯片10和FPGA芯片20之间通过UPP总线实现通信连接，从而通过UPP接口实现DSP芯片10与FPGA芯片20的控制控制指令及反馈信息等的实时交互，DSP芯片10和FPGA芯片20之间通过UPP总线以及GPIO接口传输数据，占用芯片接口资源少、布线简单、速率高。本发明解决了DSP芯片10与FPGA芯片20之间大量实时数据交换时的通道瓶颈问题，不需要模拟总线，可以使数据流在FPGA芯片20和DSP芯片10中高效率传输，提高了数据传输效率，从而提高异构控制系统的性能。

可以理解的是，异构控制系统后期可能需要进行系统升级，尤其是FPGA芯片20。参照图1，为此，在一实施例中，可以通过设置第一存储器30，以存储待升级应用程序；并且DSP芯片10可以通过UPP总线向FPGA芯片20发送加载控制指令，也即升级控制指令：

所述DSP芯片10在读取到所述第一存储器30中存储有待升级应用程序时，输出升级控制指令，并对所述待升级应用程序进行数据处理后，输出待升级应用程序数据；

所述FPGA芯片20，还用于在经所述UPP总线接收到所述升级控制指令时，接收所述待升级应用程序数据，并进行应用升级。

当FPGA芯片20需要加载时，DSP芯片10可以通过串口/网口接收上位机输出的FPGA芯片20待升级的应用程序，并存储至第一存储器30中，此时存储有FPGA芯片20待升级的应用程序，因此DSP芯片10可以读取到FPGA芯片20待升级的应用程序，DSP芯片10可以通过UPP总线向FPGA芯片20发送加载控制命令，并通过UPP总线将FPGA芯片20待升级的应用程序发送给FPGA芯片20，完成FPGA芯片20的应用程序升级。在升级后，FPGA芯片20可以重新加载应用程序，完成升级后再运行应用程序。另外，在FPGA芯片20进行升级之前，FPGA芯片20在接收到所述升级控制指令时，先擦除第二存储器40的FPGA芯片20应用程序，再将所述待升级应用程序数据写入至第二存储器40。

当FPGA芯片20不需要升级时，从第一存储器30中读取FPGA芯片20待升级的应用程序，在FPGA芯片20不需要升级时，第一存储器30中不会存储有FPGA芯片20待升级的应用程序，此时DSP芯片10也就读取不到FPGA芯片20待升级的应用程序，因此可以结束初始化，DSP芯片10开始运行加载的应用程序。同时，FPGA芯片20也结束初始化，可以加载并运行应用程序。本发明异构控制系统可以通过网口/串口等接收FPGA芯片20、DSP芯片10的应用程序，DSP芯片10和FPGA芯片20之间通过UPP总线传输加载控制指令及应用程序，使FPGA芯片20完成FPGA芯片20程序数据的动态加载，能够适应于基于DSP芯片10与FPGA芯片20平台动态高效加载FPGA芯片20程序的场景。

可以理解的是，在一些实施例中，异构控制系统后期可能需要对DSP芯片10进行应用程序升级。参照图1，为此，所述异构控制系统还包括：

DDR芯片50，与所述DSP芯片10连接，所述DDR芯片50用于向所述DSP芯片10加载应用程序。

本实施例中，当DSP芯片10需要加载程序时，DSP芯片10可以通过串口/网口接收上位机输出的DSP芯片10待升级的应用程序，DSP芯片10依次接收待升级的应用程序并存入DDR芯片50内存中；当DSP芯片10将接收的待升级的应用程序存入DDR芯片50之后。在接收到上位机发送的第一存储器30写入命令时，DSP芯片10可以将DDR芯片50中存储的DSP芯片10待升级的应用程序写入第一存储器30中，当DSP芯片10将DSP芯片10待升级的应用程序写入第一存储器30之后，使DSP芯片10重新上电，完成DSP芯片10待升级的应用程序的加载。

参照图1，在一实施例中，所述DSP芯片10具体用于对所述待升级应用程序以预设长度进行拆包，以生成所述待升级应用程序数据后输出至所述FPGA芯片20。

本实施例中，预设长度可以设置为16字节，24字节，或者32字节，具体可以根据UPP总线的传输速率进行设定。在FPGA芯片20的应用程序需要进行升级时，DSP芯片10向FPGA芯片20发送加载控制命令，FPGA芯片20根据加载控制命令，解析出擦除SPI FLASH指令后，擦除SPI FLASH上已存储的应用程序，擦除完成后，FPGA芯片20可以通过GPIO接口输出IO擦除完成信号。DSP芯片10等待FPGA芯片20的IO擦除完成信号后，将FPGA芯片20应用程序按照有效数据长度为24字节进行拆包(不足则补0)，并依次通过UPP总线发送给FPGA芯片20，以使FPGA芯片20接收完DSP芯片10发送的所有待升级应用程序数据后，再将应用程序写入第二存储器40中，写入完成后，FPGA芯片20重新加载完成升级。

参照图2，在一实施例中，所述FPGA芯片20包括：

加载处理模块21，通过所述UPP总线与所述DSP芯片10连接，所述加载处理模块21用于经所述UPP总线上接收所述DSP芯片10输出的待升级应用程序数据，并进行数据处理；

数据缓存模块22，与所述加载处理模块21连接，所述数据缓存模块22用于接收经所述加载处理模块21数据处理后的待升级应用程序；

SPI模块23，与所述第二存储器40电连接，所述SPI模块23用于读取和写入所述FPGA芯片20的应用程序；

SPI模块23还用于在接收到所述升级控制指令时，擦除所述第二存储器40的FPGA芯片20的应用程序，并将经所述加载处理模块21进行数据处理后的待升级应用程序数据写入至所述第二存储器40。

本实施例中，加载处理模块21接收并解析加载控制命令中的擦除SPI FLASH指令，通过SPI模块23擦除SPI FLASH固定区域，并输出擦除完成信号。在DSP芯片10将FPGA芯片20应用程序按照有效数据长度为24字节进行拆包(不足则补0)，并依次通过UPP总线发送给FPGA芯片20中的加载处理模块21，加载处理模块21接收并解析UPP数据帧，将解析的FPGA芯片20应用程序数据传送至数据缓存模块22进行组包，在加载处理模块21接收FPGA芯片20应用程序数据并组包完成后，加载处理模块21将所有有效数据通过SPI模块23写入SPIFLASH；写入完成后，加载处理模块21控制FPGA芯片20进行跳转并重新加载，完成升级。

本发明还提出一种异构控制系统的FPGA芯片加载方法。

参照图1至图5，所述异构控制系统包括DSP芯片及与所述DSP芯片通过UPP总线连接的FPGA芯片；异构控制系统的加载方法包括以下步骤：

可以理解的是，在步骤S100之前，异构控制系统的加载方法还包括对DSP芯片和FPGA芯片的初始化，具体为：

在异构控制系统上电时，第一存储器加载FPGA芯片待升级的应用程序，第二存储器加载FPGA芯片的引导程序。上电时，DSP芯片从第一存储器读取DSP芯片应用程序，DSP芯片加载DSP芯片应用程序并完成初始化，并通过GPIO接口输出初始化就绪信号给FPGA芯片。FPGA芯片从0x0地址加载，并从第二存储器中读取引导程序，以加载到FPGA芯片中运行并完成UPP总线与GPIO的初始化。FPGA芯片在接收到DSP芯片通过GPIO口输出的DSP芯片初始化就绪信号时，通过GPIO口输出FPGA芯片初始化就绪信号。DSP芯片在接收到FPGA芯片输出的FPGA芯片初始化就绪信号后，即表示DSP芯片和FPGA芯片均完成初始化。随后进入步骤S100：DSP芯片在获取到所述待升级应用程序时，输出升级控制指令；

本实施例中，DSP芯片可以通过串口/网口接收上位机输出的FPGA芯片待升级的应用程序，并存储至第一存储器中，此时存储有FPGA芯片待升级的应用程序，因此DSP芯片可以读取到FPGA芯片待升级的应用程序，DSP芯片可以通过UPP总线向FPGA芯片发送加载控制命令，并通过UPP总线将FPGA芯片待升级的应用程序发送给FPGA芯片。

步骤S200、FPGA芯片在经所述UPP总线接收到所述升级控制指令时，接收所述待升级应用程序，并进行应用升级。

本实施例中，FPGA芯片基于DSP芯片的控制，并接收DSP芯片发送的FPGA芯片待升级的应用程序，以完成FPGA芯片的应用程序升级。在升级后，加载并运行升级后的应用程序，也即FPGA芯片可以重新加载应用程序，完成升级后再运行应用程序。另外，在FPGA芯片进行升级之前，FPGA芯片在接收到所述升级控制指令时，先擦除第二存储器的FPGA芯片应用程序，再将所述待升级应用程序数据写入至第二存储器。

上述实施例中，对FPGA芯片的升级可以在DSP芯片和FPGA芯片初始化之后进行，在升级后，DSP芯片和FPGA芯片运行各自的应用程序，DSP芯片可以通过网口/串口接入的外部数据，并且根据是否接入外部数据，以及外部数据的具体内容，确定是否需要通过UPP总线发送控制指令，并通过UPP总线向FPGA芯片发送数据，DSP芯片和FPGA芯片一起配合处理外部数据。

本发明异构控制系统的FPGA芯片加载方法，DSP芯片通过UPP接口与FPGA芯片连接，DSP芯片和FPGA芯片之间通过UPP总线实现通信连接，从而通过UPP接口传输升级控制指令及待升级应用程序，完成FPGA芯片的应用程序加载，DSP芯片和FPGA芯片之间通过UPP总线以及GPIO接口传输数据，占用芯片接口资源少、布线简单、速率高。本发明解决了DSP芯片与FPGA芯片之间大量实时数据交换时的通道瓶颈问题，可以使数据流在FPGA芯片和DSP芯片中高效率传输，提高了数据传输效率，从而提高异构控制系统的性能。

参照图4，在步骤S100、在获取到所述待升级应用程序时，输出升级控制指令之后，异构控制系统的加载方法还包括：

步骤S300、对所述待升级应用程序进行数据处理后，输出待升级应用程序数据；

本实施例中，对所述待升级应用程序进行数据处理的具体过程为，将待升级应用程序以预设长度进行拆包，以生成所述待升级应用程序数据后输出至所述FPGA芯片。其中，预设长度可以设置为16字节，24字节，或者32字节，具体可以根据UPP总线的传输速率进行设定。在FPGA芯片的应用程序需要进行升级时，DSP芯片向FPGA芯片发送加载控制命令，FPGA芯片根据加载控制命令，解析出擦除SPI FLASH指令后，擦除SPI FLASH上已存储的应用程序，擦除完成后，FPGA芯片可以通过GPIO接口输出IO擦除完成信号。DSP芯片等待FPGA芯片的IO擦除完成信号后，将FPGA芯片应用程序按照有效数据长度为24字节进行拆包(不足则补0)，并依次通过UPP总线发送给FPGA芯片，以使FPGA芯片接收完DSP芯片发送的所有待升级应用程序数据后，再将应用程序写入第二存储器中，写入完成后，FPGA芯片重新加载完成升级。

参照图5，在一实施例中，所述接收所述待升级应用程序数据，并进行应用升级的步骤具体包括：

步骤S210、接收并解析经所述UPP总线输出的升级应用程序数据；

步骤S220、将解析的升级应用程序数据进行组包后写入所述升级应用程序数据控制FPGA芯片进行跳转并重新加载。

本实施例中，FPGA芯片包括加载处理模块、数据缓存模块和SPI模块。其中，加载处理模块用于接收UPP总线上的数据，实现与DSP芯片之间信号的交互，控制程序的跳转；数据缓存模块用于实现对接收数据的缓存；SPI模块用于实现对SPI FLASH的擦除、读写操作。在经所述UPP总线接收到所述升级控制指令时，可以接收并解析加载控制命令中的擦除SPIFLASH指令，擦除SPI FLASH固定区域，从而擦除存储的FPGA芯片应用程序，并输出擦除完成信号。在DSP芯片将FPGA芯片应用程序按照有效数据长度为24字节进行拆包(不足则补0)，并依次通过UPP总线发送给FPGA芯片，FPGA芯片接收并解析UPP数据帧，将解析的FPGA芯片应用程序数据传送至数据缓存模块进行组包，在FPGA芯片接收FPGA芯片应用程序数据并组包完成后，将所有有效数据写入SPI FLASH；写入完成后，FPGA芯片进行跳转并重新加载，完成升级。

以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种异构控制系统，其特征在于，所述异构控制系统包括：

DSP芯片，用于对系统进行逻辑与算法控制，并输出控制指令；

FPGA芯片，与所述DSP芯片通过UPP总线连接，用于接收并执行所述控制指令。

2.如权利要求1所述的异构控制系统，其特征在于，所述异构控制系统还包括：

第一存储器，与所述DSP芯片连接，用于存储待升级应用程序；

所述DSP芯片，还用于在读取到所述第一存储器中存储有待升级应用程序时，输出升级控制指令，并对所述待升级应用程序进行数据处理后，输出待升级应用程序数据；

所述FPGA芯片，还用于在经所述UPP总线接收到所述升级控制指令时，接收所述待升级应用程序数据，并进行应用升级。

3.如权利要求2所述的异构控制系统，其特征在于，所述异构控制系统还包括：

第二存储器，所述第二存储器与所述FPGA芯片电连接，用于存储所述FPGA芯片应用程序。

4.如权利要求3所述的异构控制系统，其特征在于，所述FPGA芯片还用于在接收到所述升级控制指令时，擦除所述第二存储器的FPGA芯片应用程序；以及，将所述待升级应用程序数据写入至所述第二存储器。

5.如权利要求3所述的异构控制系统，其特征在于，所述FPGA芯片包括：

加载处理模块，通过所述UPP总线与所述DSP芯片连接，所述加载处理模块用于经所述UPP总线上接收所述DSP芯片输出的待升级应用程序数据，并进行数据处理；

数据缓存模块，与所述加载处理模块连接，所述数据缓存模块用于接收经所述加载处理模块数据处理后的待升级应用程序；

SPI模块，与所述第二存储器电连接，所述SPI模块用于读取和写入所述FPGA芯片的应用程序；

所述SPI模块还用于在接收到所述升级控制指令时，擦除所述第二存储器的FPGA芯片的应用程序，并将经所述加载处理模块进行数据处理后的待升级应用程序数据写入至所述第二存储器。

6.如权利要求2所述的异构控制系统，其特征在于，所述DSP芯片具体用于对所述待升级应用程序以预设长度进行拆包，以生成所述待升级应用程序数据后输出至所述FPGA芯片。

7.如权利要求1至6任意一项所述的异构控制系统，其特征在于，所述异构控制系统还包括：

DDR芯片，与所述DSP芯片连接，所述DDR芯片用于向所述DSP芯片加载应用程序。

8.一种异构控制系统的加载方法，其特征在于，所述异构控制系统包括DSP芯片及与所述DSP芯片通过UPP总线连接的FPGA芯片；异构控制系统的加载方法包括以下步骤：

DSP芯片在获取到待升级应用程序时，输出升级控制指令；

FPGA芯片在经所述UPP总线接收到所述升级控制指令时，接收所述待升级应用程序，并进行应用升级。

9.如权利要求8所述的异构控制系统的加载方法，其特征在于，在所述接收所述待升级应用程序，并进行应用升级的步骤之前，所述异构控制系统的加载方法还包括：

对所述待升级应用程序进行数据处理后，输出待升级应用程序数据。

10.如权利要求9所述的异构控制系统的加载方法，其特征在于，所述接收所述待升级应用程序数据，并进行应用升级的步骤具体包括：

接收并解析经所述UPP总线输出的升级应用程序数据；

将解析的升级应用程序数据进行组包后写入所述升级应用程序数据控制FPGA芯片进行跳转并重新加载。

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