CN112783531A - 一种fpga与dsp架构下以太网升级dsp程序方法 - Google Patents

一种fpga与dsp架构下以太网升级dsp程序方法 Download PDF

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Abstract

本发明公开了一种FPGA与DSP架构下以太网升级DSP程序方法。该方法包括所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中；在所有DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令；所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中；在所有所述DSP升级信息均写入所述存储FLASH后，所述DSP芯片基于所述DSP升级信息进行升级。本发明实现了通过FPGA芯片基于以太网获取到上位机中的升级信息后，由FPGA中的FIFO将升级信息传输至DSP芯片的存储FLASH中来进行在线烧写升级工作，整个过程自动智能化。

Description

一种FPGA与DSP架构下以太网升级DSP程序方法
技术领域
本申请涉及可编程器件在线升级技术领域，具体而言，涉及一种FPGA与DSP架构下以太网升级DSP程序方法。
背景技术
TI公司设计得TMS320C67x系列DSP被广泛应用于火箭等飞行器相关应用场景中。而该型号DSP由于未集成相关常用串口、以太网口、CAN总线等接口，常常通过增加FPGA芯片来扩展外部设备，由FPGA负责对外部设备的控制，DSP芯片实现算法控制以及数据解析工作。通常情况下DSP软件的升级需要将产品外机箱打开，通过专用下载连接线连接到DSP对应的JTAG调试接口进行程序烧写升级工作，操作较为复杂。
发明内容
为了解决上述问题，本申请实施例提供了一种FPGA与DSP架构下以太网升级DSP程序方法。由于在火箭等飞行器相关领域中，为了安全性与稳定性等方面的考虑，一般不会采用新型的、还未彻底熟悉掌握的芯片，而较为老旧的芯片如应用较为广泛的TMS320C67x系列DSP升级复杂，故提出本方案如下。
第一方面，本申请实施例提供了一种FPGA与DSP架构下以太网升级DSP程序方法，应用于一种FPGA与DSP架构下以太网升级DSP程序系统，所述系统包括上位机、FPGA芯片、DSP芯片，所述上位机通过以太网接口与所述FPGA芯片连接，所述DSP芯片通过EMIF总线与所述FPGA芯片连接，所述方法包括：
所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中；
在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令；
所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中；
在所有所述DSP升级信息均写入所述存储FLASH后，所述DSP芯片基于所述DSP升级信息进行升级。
优选的，所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中，包括：
所述上位机生成DSP升级数据，并对所述DSP升级数据进行打包封装，得到DSP升级信息；
所述上位机基于TCP/IP协议将所述DSP升级信息按照第一预设传输长度依次从以太网传输至所述FPGA芯片；
所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中。
优选的，所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中之后，还包括：
所述FPGA芯片将基于帧头以及长度对所述DSP升级信息进行CRC校验，得到CRC计算校验值，并判断所述CRC计算校验值与所述DSP升级信息中的CRC预存校验值是否一致；
若不一致，则通过以太网接口向所述上位机发送报错信息，所述报错信息用以控制所述上位机再次进行DSP升级信息发送工作；
若一致，则执行后续步骤。
优选的，所述在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令，包括：
在所有所述DSP升级信息均存储至所述DDR存储器内后，所述FPGA芯片将内部寄存器标志从置0初始状态切换为置1状态；
当所述DSP芯片检测到所述寄存器标志为置1状态时，所述DSP芯片通过EMIF总线向所述FPGA芯片发送数据读取请求指令。
优选的，所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中，包括：
所述FPGA芯片响应所述数据读取请求指令，从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中，并将数据准备标志从置0初始状态切换为置1状态；
所述DSP芯片检测到所述数据准备标志为置1状态时，从所述FIFO对应地址中读取并写入所述第二预设长度的所述DSP升级信息至存储FLASH，并将读取完毕标志从置0初始状态切换为置1状态；
所述FPGA芯片检测到所述读取完毕标志为置1状态时，删除所述FIFO中存储的所述DSP信息并将所述数据准备标志与所述读取完毕标志均切换为置0初始状态，重复执行所述从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中的步骤直至所有所述DSP信息写入所述存储FLASH中。
本发明的有益效果为：通过FPGA芯片基于以太网获取到上位机中的升级信息后，由FPGA中的FIFO将升级信息传输至DSP芯片的存储FLASH中来进行在线烧写升级工作，整个过程自动智能化，无需人工操作，且不影响芯片的其他正常工作，过程更加方便灵活。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种FPGA与DSP架构下以太网升级DSP程序方法的流程示意图；
图2为本申请实施例提供的一种FPGA与DSP架构下以太网升级DSP程序系统的架构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在下述介绍中，术语“第一”、“第二”仅为用于描述的目的，而不能理解为指示或暗示相对重要性。下述介绍提供了本发明的多个实施例，不同实施例之间可以替换或者合并组合，因此本发明也可认为包含所记载的相同和/或不同实施例的所有可能组合。因而，如果一个实施例包含特征A、B、C，另一个实施例包含特征B、D，那么本发明也应视为包括含有A、B、C、D的一个或多个所有其他可能的组合的实施例，尽管该实施例可能并未在以下内容中有明确的文字记载。
下面的描述提供了示例，并且不对权利要求书中阐述的范围、适用性或示例进行限制。可以在不脱离本发明内容的范围的情况下，对描述的元素的功能和布置做出改变。各个示例可以适当省略、替代或添加各种过程或组件。例如所描述的方法可以以所描述的顺序不同的顺序来执行，并且可以添加、省略或组合各种步骤。此外，可以将关于一些示例描述的特征组合到其他示例中。
参见图1，图1是本申请实施例提供的一种FPGA与DSP架构下以太网升级DSP程序方法的流程示意图。在本申请实施例中，本方法应用于一种FPGA与DSP架构下以太网升级DSP程序系统，所述系统包括上位机、FPGA芯片、DSP芯片，所述上位机通过以太网接口与所述FPGA芯片连接，所述DSP芯片通过EMIF总线与所述FPGA芯片连接，所述方法包括：
S101、所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中。
所述DSP升级信息在本申请实施例中可以理解为上位机生成的用来对DSP芯片进行升级的文件信息。
在本申请实施例中，上位机启动升级软件后，将进入DSP程序升级界面，此时上位机将生成DSP升级信息，并通过以太网接口将其发送至FPGA芯片，由FPGA芯片首先将其存储至FPGA芯片所对应的DDR存储器中。之所以优选存储至DDR存储器中而非直接存储至FIFO中是因为FPGA的FIFO空间一般只设置有几K，无法完全存储升级信息，而DDR存储器的存储空间较大，故通过DDR存储器进行上位机传输来的文件信息的存储。
在一种可实施方式中，步骤S101包括：
所述上位机生成DSP升级数据，并对所述DSP升级数据进行打包封装，得到DSP升级信息；
所述上位机基于TCP/IP协议将所述DSP升级信息按照第一预设传输长度依次从以太网传输至所述FPGA芯片；
所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中。
在本申请实施例中，上位机首先将生成DSP升级数据即用来升级的DSP程序，并通过上位机软件对DSP升级数据进行打包封装，即增加帧头、文件的字节长度以及CRC预存校验值，以此得到DSP升级信息。接着上位机将通过以太网使用TCP/IP协议将DSP升级信息传输给FPGA芯片，为了保证信息传输的稳定性，可以按照第一预设传输长度(如2K长度)来进行多次传输，直至将全部的DSP文件信息发送完。
在一种可实施方式中，所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中之后，还包括：
所述FPGA芯片将基于帧头以及长度对所述DSP升级信息进行CRC校验，得到CRC计算校验值，并判断所述CRC计算校验值与所述DSP升级信息中的CRC预存校验值是否一致；
若不一致，则通过以太网接口向所述上位机发送报错信息，所述报错信息用以控制所述上位机再次进行DSP升级信息发送工作；
若一致，则执行后续步骤。
在本申请实施例中，FPGA芯片接收到的DSP升级信息全部存储在其对应的DDR存储器中，当接收完成后，FPGA芯片会对DDR存储器中DSP升级信息，按照帧头、长度进行CRC校验，并将计算出的CRC计算校验值与传输来的DSP升级信息中的CRC预存校验值进行比对。如果比对结果不一致，则FPGA芯片通过控制以太网控制器向上位机发送报错信息，并请求上位机再次进行软件升级工作，如果比对结果一致，则说明DSP升级信息完整正确，便进行后续传输至DSP芯片的步骤。
S102、在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令。
在本申请实施例中，当DDR存储器将所有的DSP升级信息全部存储完毕后，DSP芯片才会向FPGA芯片发送数据读取请求来读取DSP升级信息进行升级，以确保升级文件的完整性。
在一种可实施方式中，步骤S102包括：
在所有所述DSP升级信息均存储至所述DDR存储器内后，所述FPGA芯片将内部寄存器标志从置0初始状态切换为置1状态；
当所述DSP芯片检测到所述寄存器标志为置1状态时，所述DSP芯片通过EMIF总线向所述FPGA芯片发送数据读取请求指令。
在本申请实施例中，标志可以是寄存器内所设置的标签，当FPGA芯片确认DDR存储器存储完所有的DSP升级信息后，FPGA芯片会将内部寄存器标志从初始的置0标签状态切换至置1状态，以此来表征DDR存储器已存储所有DSP升级信息。DSP芯片会持续检测该寄存器的标志，当检测到标志为置1状态时，DSP芯片即认为可以开始读取数据，故DSP芯片将通过EMIF总线向FPGA芯片发送数据读取请求指令。
S103、所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中。
在本申请实施例中，FPGA芯片在接收到数据读取请求指令后，将响应该指令，通过FPGA芯片内部的FIFO来依次读取DDR存储器中的DSP升级信息并将其发送至DSP芯片中的存储FLASH中，以便DSP芯片进行升级工作。由于FIFO一般设置的空间大小较小，为了FPGA芯片的其他正常使用工作也不会将FIFO的空间特意设置的很大，而DDR存储器是FPGA芯片的外接存储器，向存储FLASH的数据传输需要由FPGA芯片内部来进行传输，故将所有DSP升级信息先全部存储至DDR存储器中，再通过FIFO来少量依次的将整个DSP升级信息分多次传输至存储FLASH。
在一种可实施方式中，步骤S103包括：
所述FPGA芯片响应所述数据读取请求指令，从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中，并将数据准备标志从置0初始状态切换为置1状态；
所述DSP芯片检测到所述数据准备标志为置1状态时，从所述FIFO对应地址中读取并写入所述第二预设长度的所述DSP升级信息至存储FLASH，并将读取完毕标志从置0初始状态切换为置1状态；
所述FPGA芯片检测到所述读取完毕标志为置1状态时，删除所述FIFO中存储的所述DSP信息并将所述数据准备标志与所述读取完毕标志均切换为置0初始状态，重复执行所述从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中的步骤直至所有所述DSP信息写入所述存储FLASH中。
在本申请实施例中，FPGA芯片在接收到DSP芯片的数据读取请求指令后，将控制DDR存储器来每次读取第二预设长度(如2K长度)的数据到FPGA内部的FIFO中，且第二预设长度的数据读取结束后，将数据准备标志置1。DSP芯片读取到数据准备标志为置1状态时，通过EMIF总线从预设的固定地址(即FPGA芯片的FIFO地址)中读取第二预设长度的数据并将其写入到对应的程序存储FLASH中。DSP芯片读取完毕后，会将DSP芯片内的读取完毕标志置1。FPGA芯片在读取到置1状态的读取完毕标志后，即认为此次数据读取已完成，将数据准备标志与读取完毕标志均切换回置0状态，并删除FIFO中存储的2K数据，接着再次从DDR存储器中上次结束读取处继续读取2K数据到FIFO中，并重复上述切换为置1的过程，直至所有的DSP信息均被写入存储FLASH中。
S104、在所有所述DSP升级信息均写入所述存储FLASH后，所述DSP芯片基于所述DSP升级信息进行升级。
在本申请实施例中，DSP芯片在确认所有的DSP升级信息均已写入存储FLASH中后，便将基于存储FLASH中的DSP升级信息对DSP芯片进行升级工作，以此实现整个升级过程。
具体的，FPGA与DSP架构下以太网升级DSP程序系统的架构示意图如图2所示，其中，上位机可以采用任意带以太网的电脑终端，上位机通过以太网来经过产品上的以太网接口与FPGA芯片连接。FPGA芯片通过外扩DDR存储器，将从上位机接收到的DSP程序数据存储至DDR存储器中。DSP芯片与存储FLASH即存储芯片的连接方式可以是多种方式的，可以是通过SPI总线、PC总线等总线接口连接FLASH存储芯片。而DSP芯片通过EMIF总线与FPGA进行通讯。
以上所述者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践这里的公开后，将容易想到本公开的其实施方案。本发明旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的范围和精神由权利要求限定。

Claims (5)

1.一种FPGA与DSP架构下以太网升级DSP程序方法，其特征在于，应用于一种FPGA与DSP架构下以太网升级DSP程序系统，所述系统包括上位机、FPGA芯片、DSP芯片，所述上位机通过以太网接口与所述FPGA芯片连接，所述DSP芯片通过EMIF总线与所述FPGA芯片连接，所述方法包括：
所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中；
在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令；
所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中；
在所有所述DSP升级信息均写入所述存储FLASH后，所述DSP芯片基于所述DSP升级信息进行升级。
2.根据权利要求1所述的方法，其特征在于，所述上位机生成并发送DSP升级信息至所述FPGA芯片，所述FPGA芯片将获取到的所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中，包括：
所述上位机生成DSP升级数据，并对所述DSP升级数据进行打包封装，得到DSP升级信息；
所述上位机基于TCP/IP协议将所述DSP升级信息按照第一预设传输长度依次从以太网传输至所述FPGA芯片；
所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中。
3.根据权利要求2所述的方法，其特征在于，所述FPGA芯片接收到所述DSP升级信息后，将所述DSP升级信息存储至所述FPGA芯片对应的DDR存储器中之后，还包括：
所述FPGA芯片将基于帧头以及长度对所述DSP升级信息进行CRC校验，得到CRC计算校验值，并判断所述CRC计算校验值与所述DSP升级信息中的CRC预存校验值是否一致；
若不一致，则通过以太网接口向所述上位机发送报错信息，所述报错信息用以控制所述上位机再次进行DSP升级信息发送工作；
若一致，则执行后续步骤。
4.根据权利要求1所述的方法，其特征在于，所述在所有所述DSP升级信息均存储至所述DDR存储器内后，所述DSP芯片向所述FPGA芯片发送数据读取请求指令，包括：
在所有所述DSP升级信息均存储至所述DDR存储器内后，所述FPGA芯片将内部寄存器标志从置0初始状态切换为置1状态；
当所述DSP芯片检测到所述寄存器标志为置1状态时，所述DSP芯片通过EMIF总线向所述FPGA芯片发送数据读取请求指令。
5.根据权利要求1所述的方法，其特征在于，所述FPGA芯片响应所述数据读取请求指令，并通过所述FPGA芯片内部的FIFO依次读取并发送所述DSP升级信息至所述DSP芯片的存储FLASH中，包括：
所述FPGA芯片响应所述数据读取请求指令，从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中，并将数据准备标志从置0初始状态切换为置1状态；
所述DSP芯片检测到所述数据准备标志为置1状态时，从所述FIFO对应地址中读取并写入所述第二预设长度的所述DSP升级信息至存储FLASH，并将读取完毕标志从置0初始状态切换为置1状态；
所述FPGA芯片检测到所述读取完毕标志为置1状态时，删除所述FIFO中存储的所述DSP信息并将所述数据准备标志与所述读取完毕标志均切换为置0初始状态，重复执行所述从所述DDR存储器中读取第二预设长度的所述DSP升级信息至FIFO中的步骤直至所有所述DSP信息写入所述存储FLASH中。
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Application publication date: 20210511

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