JP2002334053A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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Abstract
(57)【要約】
【課題】 ＣＰＵなどのマスタが連続したアドレスのメ
モリ空間をアクセスするとき簡単な回路で高速アクセス
を実現できるデータ転送制御装置を提供することを目的
とする。 【解決手段】 マスタ・スレーブ間にバッファを設け、
バッファのデータが有効か無効かを検出する手段と、バ
ッファとスレーブ間のデータが転送可能かどうか判断す
る手段と、前記２つの検出手段をもとに、バッファとス
レーブ間のデータ転送を行う手段をもつ。
モリ空間をアクセスするとき簡単な回路で高速アクセス
を実現できるデータ転送制御装置を提供することを目的
とする。 【解決手段】 マスタ・スレーブ間にバッファを設け、
バッファのデータが有効か無効かを検出する手段と、バ
ッファとスレーブ間のデータが転送可能かどうか判断す
る手段と、前記２つの検出手段をもとに、バッファとス
レーブ間のデータ転送を行う手段をもつ。
Description
【０００１】
【発明の属する技術分野】本発明はデータの転送を高速
に行うデータ転送制御装置に関するものである。
に行うデータ転送制御装置に関するものである。
【０００２】
【従来の技術】画像形成装置であるプリンタはパーソナ
ルコンピュータの出力装置としてシリアル及びパラレル
インタフェースでホストと接続されてきたが、近年、ワ
ークステーションとの接続を行なうためのイーサネット
（登録商標）や、メインメモリカードからダウンロード
を行なうためのＰＣＭＣＩＡなど様々なインタフェース
との接続が要求されるようになった。これらの新たなイ
ンタフェースにはデータ転送の高速化を図るため、ＤＭ
Ａ転送が使用される。一方メモリ関係では、ＳＩＭＭの
普及により大容量のメモリがプリント基板に搭載可能と
なったため、各インタフェースからの転送データを格納
したり、転送されたデータをさらに何らかの演算処理し
た結果を格納したり、演算処理のための変換テーブル等
を格納するのに１つの大容量のメインメモリを使用し、
低価格化を図る傾向にある。このような状況により、メ
モリなどのスレーブは、ＣＰＵ・ＤＭＡなどのマスタか
ら一斉にアクセスされるシステム構成でありながら、高
速にメモリアクセスを行い、効率よくデータの演算や転
送をするシステムを実現することが重要となってきた。
ルコンピュータの出力装置としてシリアル及びパラレル
インタフェースでホストと接続されてきたが、近年、ワ
ークステーションとの接続を行なうためのイーサネット
（登録商標）や、メインメモリカードからダウンロード
を行なうためのＰＣＭＣＩＡなど様々なインタフェース
との接続が要求されるようになった。これらの新たなイ
ンタフェースにはデータ転送の高速化を図るため、ＤＭ
Ａ転送が使用される。一方メモリ関係では、ＳＩＭＭの
普及により大容量のメモリがプリント基板に搭載可能と
なったため、各インタフェースからの転送データを格納
したり、転送されたデータをさらに何らかの演算処理し
た結果を格納したり、演算処理のための変換テーブル等
を格納するのに１つの大容量のメインメモリを使用し、
低価格化を図る傾向にある。このような状況により、メ
モリなどのスレーブは、ＣＰＵ・ＤＭＡなどのマスタか
ら一斉にアクセスされるシステム構成でありながら、高
速にメモリアクセスを行い、効率よくデータの演算や転
送をするシステムを実現することが重要となってきた。
【０００３】以下、従来のデータの転送方式を画像デー
タを生成するプリンタを例に取り説明する。図８は従来
の画像形成装置のデータの流れを示すブロック図であ
る。図８において、１はホストコンピュータ、２はプリ
ンタ入力バッファ、３はメインメモリ、４は画像データ
処理部、５はプリンタエンジン、６はＤＭＡ（１）、７
はＣＰＵ、８はＤＭＡ（２）である。尚、メインメモリ
３にはホストコンピュータ１からのデータを格納する受
信データ領域とＣＰＵ７がデータ処理をした後の解析・
変換データ領域が割り当てられているものとする。
タを生成するプリンタを例に取り説明する。図８は従来
の画像形成装置のデータの流れを示すブロック図であ
る。図８において、１はホストコンピュータ、２はプリ
ンタ入力バッファ、３はメインメモリ、４は画像データ
処理部、５はプリンタエンジン、６はＤＭＡ（１）、７
はＣＰＵ、８はＤＭＡ（２）である。尚、メインメモリ
３にはホストコンピュータ１からのデータを格納する受
信データ領域とＣＰＵ７がデータ処理をした後の解析・
変換データ領域が割り当てられているものとする。
【０００４】次にこれらの動作について説明する。ホス
トコンピュータ１より送信されたデータはプリンタ入力
バッファ２に一時的に格納され、この後、ＤＭＡ（１）
６により、プリンタ入力バッファ２からメインメモリ３
に対して、バーストモードで連続したデータ転送が行わ
れる。ＤＭＡ（１）６により受信データ領域にデータが
格納されると、ＣＰＵ７は受信データを取り込み、例え
ば、圧縮されたデータの伸張処理やフィルタ処理、ある
いは描画言語形式のデータに対してラスターイメージな
どの解析・変換処理を行う。ＣＰＵ７で処理されたデー
タはメインメモリ３の解析・変換データ領域へ格納され
る。解析・変換データ領域のデータはＤＭＡ（２）８に
より画像データ処理部４に転送され、さらに、画像デー
タ処理部４でプリンタエンジン５への出力用のデータに
変換され、プリンタエンジン５に出力される。
トコンピュータ１より送信されたデータはプリンタ入力
バッファ２に一時的に格納され、この後、ＤＭＡ（１）
６により、プリンタ入力バッファ２からメインメモリ３
に対して、バーストモードで連続したデータ転送が行わ
れる。ＤＭＡ（１）６により受信データ領域にデータが
格納されると、ＣＰＵ７は受信データを取り込み、例え
ば、圧縮されたデータの伸張処理やフィルタ処理、ある
いは描画言語形式のデータに対してラスターイメージな
どの解析・変換処理を行う。ＣＰＵ７で処理されたデー
タはメインメモリ３の解析・変換データ領域へ格納され
る。解析・変換データ領域のデータはＤＭＡ（２）８に
より画像データ処理部４に転送され、さらに、画像デー
タ処理部４でプリンタエンジン５への出力用のデータに
変換され、プリンタエンジン５に出力される。
【０００５】
【発明が解決しようとする課題】上記のように従来の画
像形成装置では、プリンタ入力バッファ２とメインメモ
リ３間やメインメモリ３と画像データ処理部４間のデー
タの転送にはＤＭＡのバースト転送で、データの連続転
送を行い、高速化をはかっているが、ＣＰＵ７はデータ
の解析及び変換処理を行うため、メインメモリ３に対し
て、数バイト単位のアクセスしか行えない。つまり、Ｃ
ＰＵ７の処理は、メインメモリ３上の受信データ領域の
データをリードしデータの解析・変換処理後、データ変
換用テーブル領域（図示せず）から変換データをリード
し、データ変換後、メインメモリ３上の解析・変換デー
タ領域に格納するという動作が必要となるなめ、処理時
間がかかり、画像処理のネックとなっている。
像形成装置では、プリンタ入力バッファ２とメインメモ
リ３間やメインメモリ３と画像データ処理部４間のデー
タの転送にはＤＭＡのバースト転送で、データの連続転
送を行い、高速化をはかっているが、ＣＰＵ７はデータ
の解析及び変換処理を行うため、メインメモリ３に対し
て、数バイト単位のアクセスしか行えない。つまり、Ｃ
ＰＵ７の処理は、メインメモリ３上の受信データ領域の
データをリードしデータの解析・変換処理後、データ変
換用テーブル領域（図示せず）から変換データをリード
し、データ変換後、メインメモリ３上の解析・変換デー
タ領域に格納するという動作が必要となるなめ、処理時
間がかかり、画像処理のネックとなっている。
【０００６】本発明はＣＰＵなどのマスタが連続したア
ドレスのメモリ空間をアクセスするとき簡単な回路で高
速アクセスを実現できるデータ転送制御装置を提供する
ことを目的とする。
ドレスのメモリ空間をアクセスするとき簡単な回路で高
速アクセスを実現できるデータ転送制御装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】請求項１の本発明は、Ｃ
ＰＵ・ＤＭＡなどのマスタがメモリなどのスレーブとア
クセスする際に、前記マスタと前記スレーブの間でデー
タの受渡しをするために一時的にデータを保持するデー
タ保持手段と、前記スレーブ間のデータ転送開始アドレ
スを保持するアドレス保持手段と、前記データ保持手段
に格納されているデータが有効か無効かを判断する判断
手段と、前記スレーブからデータ保持手段へ、または、
前記データ保持手段から前記スレーブへデータ転送が可
能か否かを判断する判断手段と、前記２つの判断手段を
もとに、前記スレーブからデータ保持手段へデータ転送
を行うデータ転送手段、または、前記データ保持手段か
ら前記スレーブへデータ転送を行うデータ転送手段とを
備えた。
ＰＵ・ＤＭＡなどのマスタがメモリなどのスレーブとア
クセスする際に、前記マスタと前記スレーブの間でデー
タの受渡しをするために一時的にデータを保持するデー
タ保持手段と、前記スレーブ間のデータ転送開始アドレ
スを保持するアドレス保持手段と、前記データ保持手段
に格納されているデータが有効か無効かを判断する判断
手段と、前記スレーブからデータ保持手段へ、または、
前記データ保持手段から前記スレーブへデータ転送が可
能か否かを判断する判断手段と、前記２つの判断手段を
もとに、前記スレーブからデータ保持手段へデータ転送
を行うデータ転送手段、または、前記データ保持手段か
ら前記スレーブへデータ転送を行うデータ転送手段とを
備えた。
【０００８】請求項２の本発明は、前記スレーブの領域
を分割し利用する手段と、分割された領域分の前記スレ
ーブのアドレス空間のみを、前記データ転送アドレスと
して利用する手段とを備えた。
を分割し利用する手段と、分割された領域分の前記スレ
ーブのアドレス空間のみを、前記データ転送アドレスと
して利用する手段とを備えた。
【０００９】
【発明の実施の形態】請求項１記載の発明において、バ
ッファなどのデータ保持手段には、ＣＰＵが処理すべき
データが常に格納されるため、バッファをアクセスする
ことにより、大容量でアクセスの遅いメインメモリにア
クセスする必要がなくなり、高速なアクセスが可能とな
る。
ッファなどのデータ保持手段には、ＣＰＵが処理すべき
データが常に格納されるため、バッファをアクセスする
ことにより、大容量でアクセスの遅いメインメモリにア
クセスする必要がなくなり、高速なアクセスが可能とな
る。
【００１０】請求項２記載の発明によれば、バッファを
構成するアドレスレジスタのビット幅を小さくできるた
め、バッファのアドレスレジスタ自体の回路規模だけで
なく、アドレス比較回路も小さくすることができる。
構成するアドレスレジスタのビット幅を小さくできるた
め、バッファのアドレスレジスタ自体の回路規模だけで
なく、アドレス比較回路も小さくすることができる。
【００１１】以下、本発明の実施の形態について、図面
を参照しながら説明する。
を参照しながら説明する。
【００１２】図１は本発明の一実施の形態における画像
形成装置のデータの流れを示すブロック図、図２は同リ
ードバッファ及びライトバッファの構成図、図３は同メ
インメモリのアドレスマッピング図、図４は同リードバ
ッファの内部構成図、図５は同リードバッファの動作時
のタイムチャート、図６は同ライトバッファの内部構成
図、図７は同ライトバッファの動作時のタイムチャート
である。以下、各回路の動作を図を用いて説明する。
形成装置のデータの流れを示すブロック図、図２は同リ
ードバッファ及びライトバッファの構成図、図３は同メ
インメモリのアドレスマッピング図、図４は同リードバ
ッファの内部構成図、図５は同リードバッファの動作時
のタイムチャート、図６は同ライトバッファの内部構成
図、図７は同ライトバッファの動作時のタイムチャート
である。以下、各回路の動作を図を用いて説明する。
【００１３】まず、図１において、データの流れを説明
をする。１０はホストコンピュータ、１１はプリンタの
入力バッファ、１２はメインメモリ、１３は画像データ
処理部、１４はプリンタエンジン、１５はＤＭＡ
（１）、１６はＣＰＵ、１７はＤＭＡ（２）、１８はＣ
ＰＵ１６のメインメモリ１２からデータをリードする際
に使用するリードバッファ、１９はＣＰＵ１６がメイン
メモリ１２へデータをライトする際に使用するライトバ
ッファである。
をする。１０はホストコンピュータ、１１はプリンタの
入力バッファ、１２はメインメモリ、１３は画像データ
処理部、１４はプリンタエンジン、１５はＤＭＡ
（１）、１６はＣＰＵ、１７はＤＭＡ（２）、１８はＣ
ＰＵ１６のメインメモリ１２からデータをリードする際
に使用するリードバッファ、１９はＣＰＵ１６がメイン
メモリ１２へデータをライトする際に使用するライトバ
ッファである。
【００１４】ホストコンピュータ１０より送信されたデ
ータはプリンタ入力バッファ１１に一時的に格納され、
この後、ＤＭＡ（１）１５により、プリンタ入力バッフ
ァ１１から、メインメモリ１２に対して、バーストモー
ドでデータ転送が行われる。ＤＭＡ（１）１５により受
信データ領域にデータが格納されると、リードバッファ
１８はメインメモリ１２をアクセスし、受信データ領域
に転送されたデータをリードし、バッファ内部に取り込
む。
ータはプリンタ入力バッファ１１に一時的に格納され、
この後、ＤＭＡ（１）１５により、プリンタ入力バッフ
ァ１１から、メインメモリ１２に対して、バーストモー
ドでデータ転送が行われる。ＤＭＡ（１）１５により受
信データ領域にデータが格納されると、リードバッファ
１８はメインメモリ１２をアクセスし、受信データ領域
に転送されたデータをリードし、バッファ内部に取り込
む。
【００１５】ＣＰＵ１６はリードバッファ１８をアクセ
スすることにより受信データをリードでき、圧縮された
データの伸張処理やフィルタ処理などの解析・変換処理
を行なった後、ライトバッファ１９へ処理データを書き
込む。ライトバッファ１９はバッファ内部にデータが書
き込まれると、メインメモリ１２をアクセスし、解析・
変換データ領域へデータ転送を行う。解析・変換データ
領域のデータはＤＭＡ（２）１７により画像処理部に転
送され、画像データ処理部１３でエンジン出力用のデー
タに変換後、プリンタエンジン１４に出力される。
スすることにより受信データをリードでき、圧縮された
データの伸張処理やフィルタ処理などの解析・変換処理
を行なった後、ライトバッファ１９へ処理データを書き
込む。ライトバッファ１９はバッファ内部にデータが書
き込まれると、メインメモリ１２をアクセスし、解析・
変換データ領域へデータ転送を行う。解析・変換データ
領域のデータはＤＭＡ（２）１７により画像処理部に転
送され、画像データ処理部１３でエンジン出力用のデー
タに変換後、プリンタエンジン１４に出力される。
【００１６】次に図２及び図３を用いてリードバッファ
１８およびライトバッファ１９の構成を説明する。図２
はメインメモリ１２が３２ビットのバス幅で構成される
ときのリードバッファ１８及びライトバッファ１９の一
構成例で、アドレスレジスタ１つ、データレジスタ４
つ、バリッドレジスタ４つによって構成されているもの
とする。
１８およびライトバッファ１９の構成を説明する。図２
はメインメモリ１２が３２ビットのバス幅で構成される
ときのリードバッファ１８及びライトバッファ１９の一
構成例で、アドレスレジスタ１つ、データレジスタ４
つ、バリッドレジスタ４つによって構成されているもの
とする。
【００１７】アドレスレジスタは１段目のデータレジス
タが格納されているメインメモリ１２上の番地がセット
される。データレジスタは４バイト（３２ビット）４段
の構成とし、１段目はアドレスレジスタが示すのメイン
メモリ１２のデータ、２段目はアドレスレジスタの値＋
４番地、３段目はアドレスレジスタ＋８番地、４段目は
アドレスレジスタ＋Ｃ番地のデータが格納される。バリ
ッドレジスタの値は各段のバッファレジスタの値が有効
か無効かを示している。
タが格納されているメインメモリ１２上の番地がセット
される。データレジスタは４バイト（３２ビット）４段
の構成とし、１段目はアドレスレジスタが示すのメイン
メモリ１２のデータ、２段目はアドレスレジスタの値＋
４番地、３段目はアドレスレジスタ＋８番地、４段目は
アドレスレジスタ＋Ｃ番地のデータが格納される。バリ
ッドレジスタの値は各段のバッファレジスタの値が有効
か無効かを示している。
【００１８】尚、メインメモリ１２のアドレスを図３の
ように設定し、ＤＭＡ（１）のデータ転送領域を予め決
めておけば、リードバッファ１８及びライトバッファ１
９のアドレスレジスタのビット幅を少なくすることが可
能である。すなわち、リードバッファ１８にメインメモ
リ１２から転送されるメモリ領域を＄１１０００〜＄１
１ｆｆｆ番地迄、ライトバッファ１９は＄１２０００〜
＄１２ｆｆｆ番地迄の領域に限定すれば、バッファのア
ドレスレジスタはＡ１１〜Ａ２までの１０ビットをラッ
チすればよい。これによりアドレスレジスタのみなら
ず、後述するアドレスの比較の回路も縮小することがで
きる。
ように設定し、ＤＭＡ（１）のデータ転送領域を予め決
めておけば、リードバッファ１８及びライトバッファ１
９のアドレスレジスタのビット幅を少なくすることが可
能である。すなわち、リードバッファ１８にメインメモ
リ１２から転送されるメモリ領域を＄１１０００〜＄１
１ｆｆｆ番地迄、ライトバッファ１９は＄１２０００〜
＄１２ｆｆｆ番地迄の領域に限定すれば、バッファのア
ドレスレジスタはＡ１１〜Ａ２までの１０ビットをラッ
チすればよい。これによりアドレスレジスタのみなら
ず、後述するアドレスの比較の回路も縮小することがで
きる。
【００１９】次に図４によりリードバッファ１８の内部
構成図について説明する。４１はリードバッファのアド
レスレジスタ、４２はＤＭＡ（１）のアドレスとリード
バッファのアドレスレジスタ４１を比較するアドレス比
較回路、４３は比較した結果をラッチするラッチ回路、
４４はリードバッファのデータレジスタに有効なデータ
が入っていることを示すバリッドレジスタ、４５はバッ
ファデータのライト制御を行う制御回路であり、データ
レジスタへのデータのライト及びバリッドデータを有効
“１”にセットする信号（ＢＵＦＷＴ１〜４）、ＣＰＵ
１６にリードバッファ１８のアクセスを許可する信号
（ＢＵＦＲＤ＿ＯＫ）を生成する。
構成図について説明する。４１はリードバッファのアド
レスレジスタ、４２はＤＭＡ（１）のアドレスとリード
バッファのアドレスレジスタ４１を比較するアドレス比
較回路、４３は比較した結果をラッチするラッチ回路、
４４はリードバッファのデータレジスタに有効なデータ
が入っていることを示すバリッドレジスタ、４５はバッ
ファデータのライト制御を行う制御回路であり、データ
レジスタへのデータのライト及びバリッドデータを有効
“１”にセットする信号（ＢＵＦＷＴ１〜４）、ＣＰＵ
１６にリードバッファ１８のアクセスを許可する信号
（ＢＵＦＲＤ＿ＯＫ）を生成する。
【００２０】また、４６はバッファデータのレジスタ、
４７はバッファデータのセレクタ回路、４８はバッファ
のリード制御回路であり、ＣＰＵ１６がリードバッファ
１８をアクセスしたときセレクタ回路４７のゲート制御
信号（ＳＥＬ＿ＧＴ）やバリッドレジスタ４４のリセッ
ト信号（ＶＡＬ＿ＲＳＴ１〜４）の制御を行う。４９は
メモリ制御回路であり、メモリアクセスの要求信号（Ｍ
ＥＭ＿ＲＥＱ）、メモリへのアドレス信号（ＭＥＭ＿Ａ
ＤＲ）、メモリの制御信号（＊ＲＡＳ，＊ＣＡＳ）を生
成する。
４７はバッファデータのセレクタ回路、４８はバッファ
のリード制御回路であり、ＣＰＵ１６がリードバッファ
１８をアクセスしたときセレクタ回路４７のゲート制御
信号（ＳＥＬ＿ＧＴ）やバリッドレジスタ４４のリセッ
ト信号（ＶＡＬ＿ＲＳＴ１〜４）の制御を行う。４９は
メモリ制御回路であり、メモリアクセスの要求信号（Ｍ
ＥＭ＿ＲＥＱ）、メモリへのアドレス信号（ＭＥＭ＿Ａ
ＤＲ）、メモリの制御信号（＊ＲＡＳ，＊ＣＡＳ）を生
成する。
【００２１】次にリードバッファ１８の動作について、
図１、図４及び図５を用いて説明する。ＤＭＡ（１）１
５によりメインメモリ１２にデータが転送されたとき、
リードバッファ１８はメインメモリ１２上の受信領域の
データを転送するタイミングを監視している。リードバ
ッファ１８には４バイト×４段のデータ転送が行われる
ため、リードバッファ１８はメインメモリ１２の受信デ
ータ領域に４バイト×４段の受信データが存在し、か
つ、バリッドレジスタ４４が全て無効であることを検出
した時、メインメモリ１２に対してデータ転送要求を行
う。本実施の形態では、ＤＭＡ（１）１５の転送アドレ
ス（ＤＭＡ１ＡＤＲ）とアドレスレジスタ４１のアドレ
ス（ＢＵＦＡＤＲ）をアドレス比較回路４２により比較
し、アドレスに１６バイト以上の差があることを判断し
（ＣＭＰ）、ラッチ回路４３でラッチすることにより、
メインメモリ１２に有効な受信データが存在しているこ
とを検出する信号（ＣＭＰ＿ＯＫ）を生成している。そ
して、バリッドレジスタ４４の４ビットが全て無効”
０”なことを検出する信号（ＶＡＬ＿ＯＫ）との条件が
そろったとき、メインメモリ１２に対してアクセス要求
信号（ＭＥＭ＿ＲＥＱ）を発生し、受信データ領域から
リードバッファ１９へのデータ転送を開始する。
図１、図４及び図５を用いて説明する。ＤＭＡ（１）１
５によりメインメモリ１２にデータが転送されたとき、
リードバッファ１８はメインメモリ１２上の受信領域の
データを転送するタイミングを監視している。リードバ
ッファ１８には４バイト×４段のデータ転送が行われる
ため、リードバッファ１８はメインメモリ１２の受信デ
ータ領域に４バイト×４段の受信データが存在し、か
つ、バリッドレジスタ４４が全て無効であることを検出
した時、メインメモリ１２に対してデータ転送要求を行
う。本実施の形態では、ＤＭＡ（１）１５の転送アドレ
ス（ＤＭＡ１ＡＤＲ）とアドレスレジスタ４１のアドレ
ス（ＢＵＦＡＤＲ）をアドレス比較回路４２により比較
し、アドレスに１６バイト以上の差があることを判断し
（ＣＭＰ）、ラッチ回路４３でラッチすることにより、
メインメモリ１２に有効な受信データが存在しているこ
とを検出する信号（ＣＭＰ＿ＯＫ）を生成している。そ
して、バリッドレジスタ４４の４ビットが全て無効”
０”なことを検出する信号（ＶＡＬ＿ＯＫ）との条件が
そろったとき、メインメモリ１２に対してアクセス要求
信号（ＭＥＭ＿ＲＥＱ）を発生し、受信データ領域から
リードバッファ１９へのデータ転送を開始する。
【００２２】リードバッファ１８へ１回目のデータ転送
が終了したとき、ＣＰＵ１６はリードバッファ１８への
アクセスが許可され（ＢＵＦＲＤ＿ＯＫ）、ＣＰＵ１６
はリードバッファ１８から受信データのリードが可能と
なる。ＣＰＵ１６によってバッファデータがリードされ
るとき、バリッドレジスタ４４では、リードされた段に
対応するバリッドレジスタ４４の値（ＶＡＬＤ１〜４）
がバリッドレジスタのクリア信号（ＶＡＬ＿ＲＳＴ１〜
４）によってクリアされ、アドレスレジスタ４１では、
インクリメント信号（ＡＤＤ＿ＩＮＣ）によってアドレ
スがインクリメントされる。
が終了したとき、ＣＰＵ１６はリードバッファ１８への
アクセスが許可され（ＢＵＦＲＤ＿ＯＫ）、ＣＰＵ１６
はリードバッファ１８から受信データのリードが可能と
なる。ＣＰＵ１６によってバッファデータがリードされ
るとき、バリッドレジスタ４４では、リードされた段に
対応するバリッドレジスタ４４の値（ＶＡＬＤ１〜４）
がバリッドレジスタのクリア信号（ＶＡＬ＿ＲＳＴ１〜
４）によってクリアされ、アドレスレジスタ４１では、
インクリメント信号（ＡＤＤ＿ＩＮＣ）によってアドレ
スがインクリメントされる。
【００２３】リードバッファ１８のデータがすべてＣＰ
Ｕ１６に取り込まれた後、リードバッファ１９では再
び、メインメモリ１２の受信領域に有効なデータが存在
するか否かの監視が続けられ、もし、有効なデータが存
在する場合、メインメモリ１２にアクセスを再開し、リ
ードバッファ１８に受信データが格納される。このよう
にして、リードバッファ１８にはＣＰＵ１６が処理すべ
きメインメモリ１２上の受信データが格納される。
Ｕ１６に取り込まれた後、リードバッファ１９では再
び、メインメモリ１２の受信領域に有効なデータが存在
するか否かの監視が続けられ、もし、有効なデータが存
在する場合、メインメモリ１２にアクセスを再開し、リ
ードバッファ１８に受信データが格納される。このよう
にして、リードバッファ１８にはＣＰＵ１６が処理すべ
きメインメモリ１２上の受信データが格納される。
【００２４】また、ライト用バッファの構成については
図６のようになっている。図６において、６１はバッフ
ァのアドレスレジスタ、６２はバリッドレジスタ、６３
はバッファデータのライト制御回路、６４はデータレジ
スタ、６５はセレクタ回路、６６はバッファリード制御
回路、６７はメモリ制御回路である。
図６のようになっている。図６において、６１はバッフ
ァのアドレスレジスタ、６２はバリッドレジスタ、６３
はバッファデータのライト制御回路、６４はデータレジ
スタ、６５はセレクタ回路、６６はバッファリード制御
回路、６７はメモリ制御回路である。
【００２５】ＣＰＵ１６が変換データをライトバッファ
１９に書き込むと、ライト制御回路６３により、データ
レジスタ６４へのデータをライト及び、バリッドレジス
タ６２に有効”１”をライトする信号（ＢＵＦＷＴ１〜
４）が生成される。データレジスタ６４に４バイト×４
段のデータが全て書き込まれ、全てのバリッドレジスタ
が有効”１”となったとき、ＣＰＵ１６のライトバッフ
ァ１９への書き込みが禁止されると同時に、メインメモ
リ１２に対してライトアクセスが開始され、データレジ
スタ６４をメインメモリ１２の解析・転送データ領域に
転送する。
１９に書き込むと、ライト制御回路６３により、データ
レジスタ６４へのデータをライト及び、バリッドレジス
タ６２に有効”１”をライトする信号（ＢＵＦＷＴ１〜
４）が生成される。データレジスタ６４に４バイト×４
段のデータが全て書き込まれ、全てのバリッドレジスタ
が有効”１”となったとき、ＣＰＵ１６のライトバッフ
ァ１９への書き込みが禁止されると同時に、メインメモ
リ１２に対してライトアクセスが開始され、データレジ
スタ６４をメインメモリ１２の解析・転送データ領域に
転送する。
【００２６】ここで、メインメモリ１２にデータを転送
する際に、転送先の領域が転送可能かどうか判断する必
要があるが、この判断回路は説明の簡略化のため省略し
ている。転送可能であれば、上記のように、データレジ
スタ６４からメインメモリ１２へデータ転送される。バ
ファ転送が行われるとバリッドレジスタ６２は転送が完
了した段がクリアされてゆき、アドレスレジスタ６１の
値はインクリメントされてゆく。４段すべてのデータ転
送が終了したとき、ライトバッファレジスタの書き込み
禁止が解除され、再びＣＰＵ１６はライトバッファ１９
の書き込みが可能となる。このようにして、ライトバッ
ファ１９はＣＰＵ１６の解析・変換データを１６バイト
単位でメインメモリ１２に転送を行う。
する際に、転送先の領域が転送可能かどうか判断する必
要があるが、この判断回路は説明の簡略化のため省略し
ている。転送可能であれば、上記のように、データレジ
スタ６４からメインメモリ１２へデータ転送される。バ
ファ転送が行われるとバリッドレジスタ６２は転送が完
了した段がクリアされてゆき、アドレスレジスタ６１の
値はインクリメントされてゆく。４段すべてのデータ転
送が終了したとき、ライトバッファレジスタの書き込み
禁止が解除され、再びＣＰＵ１６はライトバッファ１９
の書き込みが可能となる。このようにして、ライトバッ
ファ１９はＣＰＵ１６の解析・変換データを１６バイト
単位でメインメモリ１２に転送を行う。
【００２７】
【発明の効果】本発明は、ＣＰＵ・ＤＭＡなどのマスタ
がメモリなどのスレーブに対して連続したアドレス空間
をアクセスする場合、スレーブのデータを一時的に格納
するバッファを設け、バッファのデータが有効か無効か
の検出と、バッファとスレーブ間でデータの転送が可能
どうかの検出を行って、バッファを介してマスタとスレ
ーブ間のデータ転送を行うことにより、大容量でアクセ
ス速度の遅いスレーブを効率的に使用することができ、
高速なアクセスが可能となる。
がメモリなどのスレーブに対して連続したアドレス空間
をアクセスする場合、スレーブのデータを一時的に格納
するバッファを設け、バッファのデータが有効か無効か
の検出と、バッファとスレーブ間でデータの転送が可能
どうかの検出を行って、バッファを介してマスタとスレ
ーブ間のデータ転送を行うことにより、大容量でアクセ
ス速度の遅いスレーブを効率的に使用することができ、
高速なアクセスが可能となる。
【００２８】また、スレーブの領域を機能ごとに分割
し、分割したスレーブ領域に対してバッファを設けるこ
とにより、バッファを構成するアドレスレジスタのビッ
ト幅を小さくすることができ、バッファを構成するアド
レスレジスタ及び比較回路を小さくできるため、回路規
模を縮小することができる。
し、分割したスレーブ領域に対してバッファを設けるこ
とにより、バッファを構成するアドレスレジスタのビッ
ト幅を小さくすることができ、バッファを構成するアド
レスレジスタ及び比較回路を小さくできるため、回路規
模を縮小することができる。
【図１】本発明の一実施の形態における画像形成装置の
データの流れを示すブロック図
データの流れを示すブロック図
【図２】本発明の一実施の形態におけるリードバッファ
及びライトバッファの構成図
及びライトバッファの構成図
【図３】本発明の一実施の形態におけるメインメモリの
アドレスマッピング図
アドレスマッピング図
【図４】本発明の一実施の形態におけるリードバッファ
の内部構成図
の内部構成図
【図５】本発明の一実施の形態におけるリードバッファ
の動作時のタイムチャート
の動作時のタイムチャート
【図６】本発明の一実施の形態におけるライトバッファ
の内部構成図
の内部構成図
【図７】本発明の一実施の形態におけるライトバッファ
の動作時のタイムチャート
の動作時のタイムチャート
【図８】従来の画像形成装置のデータの流れを示すブロ
ック図
ック図
１０ ホストコンピュータ １１ プリンタ入力バッファ １２ メインメモリ １３ 画像処理部 １４ エンジン １５ ＤＭＡ（１） １６ ＣＰＵ １７ ＤＭＡ（２） １８ リードバッファ １９ ライトバッファ ４１ リードバッファアドレスレジスタ ４２ リードバッファアドレス比較回路 ４３ ラッチ回路 ４４ バリッドレジスタ ４５ リードバッファライト制御回路 ４６ データレジスタ ４７ リードバッファセレクタ回路 ４８ リードバッファリード制御回路 ４９ メモリ制御回路 ６１ ライトバッファアドレスレジスタ ６２ ライトバッファバリッドレジスタ ６３ ライトバッファライト制御回路 ６４ ライトバッファデータレジスタ ６５ ライトバッファセレクタ回路 ６６ ライトバッファリード制御回路 ６７ メモリ制御回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C061 AP01 HH06 HK11 HN02 HN15 5B014 EB01 FB03 FB06 GD05 GD13 GD23 GD26 5B021 AA01 BB11 CC05 DD13 DD15 5B061 BA03 DD09 DD12 5B077 AA14 AA23 BA02 DD02 DD05 GG05
Claims (2)
- 【請求項１】マスタがメモリなどのスレーブとアクセス
する際に、前記マスタと前記スレーブの間でデータの受
渡しをするために一時的にデータを保持するデータ保持
手段と、前記スレーブ間のデータ転送開始アドレスを保
持するアドレス保持手段と、前記データ保持手段に格納
されているデータが有効か無効かを判断する判断手段
と、前記スレーブから前記データ保持手段へ、または前
記データ保持手段から前記スレーブへデータ転送が可能
か否かを判断する判断手段と、前記２つの判断手段をも
とに、前記スレーブから前記データ保持手段へデータ転
送を行うデータ転送手段、または前記データ保持手段か
ら前記スレーブへデータ転送を行うデータ転送手段とを
備えたことを特徴とするデータ転送制御装置。 - 【請求項２】前記スレーブの領域を分割し利用する手段
と、分割された領域分の前記スレーブのアドレス空間の
みを、前記データ転送アドレスとして利用する手段とを
備えたことを特徴とする請求項１記載のデータ転送制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001137024A JP2002334053A (ja) | 2001-05-08 | 2001-05-08 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001137024A JP2002334053A (ja) | 2001-05-08 | 2001-05-08 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334053A true JP2002334053A (ja) | 2002-11-22 |
Family
ID=18984187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001137024A Pending JP2002334053A (ja) | 2001-05-08 | 2001-05-08 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340544B2 (en) | 2004-01-17 | 2008-03-04 | Samsung Electronics Co., Ltd. | Method of using bus and bus interface |
-
2001
- 2001-05-08 JP JP2001137024A patent/JP2002334053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340544B2 (en) | 2004-01-17 | 2008-03-04 | Samsung Electronics Co., Ltd. | Method of using bus and bus interface |
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