JPH01140195A - 図形イメージコピー制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はラスタグラフィックスにおける描画方式に係や
、特にメモリ上の矩形領域から同じあるいは異なる位置
の矩形領域へのイメージデータコピー描画に好適な図形
イメージコピー制御装置に関する。

〔従来の技術〕

ラスタグラフィックスの分野において、矩形領域（以下
、単に矩形と略す）イメージデータをコピー描画する場
合の従来技術による処理方式例を第２図、第６図を用い
て説明する。第２図は表示手段としてラスタグラフィッ
クスすなわちビットマツプデイスプレィを用いた情報処
理装置の全体構成を示す概略図であり、第５図はコピー
描画の動作を表示画面とメモリに対応させて模式的に表
わした図である。

第２図において、１は演算処理装置、２はメインメモリ
、３は描画用プロセッサ、４はマイクロプログラム（Ｍ
Ｐ　）制御部、５はコピー描画実行部、６はフレームバ
ッファメモＩＪ、７は映像（ｉ号生成部、８は表示装置
（代表例としてＣＲＴ）である。

第２図に示した情報処理装置は、演算処理装置１が、メ
インメモリ２中のプログラムおよびデータを用いて演算
処理を行ない、必要に応じて描画用プロセッサ３を用い
てフレームバッファメモリ６に図形あるいは文字を描く
。なお、以後、文字は図形に含まれるものとし、「図形
」で総称する。

映像信号生成部７は７レームバツフアメモリ６を一定周
期で読出し、メモリ中の図形データを映像信号としてＣ
ＲＴａ上に表示する。

次に、描画用プロセッサ３が図形イメージデータをコピ
ー描画する場合の処理および、その際のマイクロプログ
ラム制御部４とコピー描画実行部５０機能について第３
図を用いて説明する。

第３図（ａｌは表示画面９上でのコピー描画の動作であ
り、ソース矩形１０をデスティネーション矩形１１にコ
ピー描画した結果である。なお、表示画面９は第２図の
ＣＲＴ８に対応する。

第３図（ｂｌは第３図（ａｌに対応するフレームバッフ
ァメモリ上でのコピー描画動作を示してお、ｉ）、１２
゜は第２図の７レームバツフアメモリ６の二次元配列で
、１５はソース矩形データ、１４はデヌティネーシＨ／
矩形データである。

さて、第６図中）に示したフレームバッファメモリ配列
１２０１回のメモリアクセス単位、すなわちデータバス
の幅が６２ビツト（ロングワード）であるとし、かつ、
７レ一ムバツフアメモリ配列１２の３２ビット単位のア
ドレスが表示画面の走査線方向に対応して横方向に連続
しているとする。また、さらに説明を簡単にするため、
１画素＝１ビットのモノクロのビットマツプデイスプレ
ィであるとすると、７レ一ムバツフアメモリ配列１２の
横方向は第６図（ｂ）の破線で示した如く３２画素ずつ
区切ることができる。

第３図（ｃｌは図中８で示したソース矩形１ラスタ分の
データを図中りで示したデスティネーション矩形１ラス
タ分のデータにコピーする処理でのメモリ上のデータの
動きを示した図である。

図中、破線で示したデータの幅は、前記１回のメモリア
クセス単位、すなわち３２ビット＝３２画素であり、斜
線で示した部分が実際のソース矩形、デスティネーショ
ン矩形の１ラスタ分のデータである。

さて、ソース矩形を任意のデスティネーション矩形にコ
ピーしようとすると、第３図（ｃ）の如く、ソース矩形
の始端（左端）と、デスティネーション矩形の始端（左
端）は、ロングワード中のビット位置が異なる場合が生
じる。

そこで第６図（Ｃ１に示すように、ソースの２０ングワ
ードのデータからデスティネーションの１０ングワード
のデータを切出すシフト処理が必要となる。この処理を
高速に行なうために２０ングワードの上位（左側）ロン
グワードの任意ビット位置から１〜３２ビツトの任意の
ビット長データを切出シ、別の１０ングワードの任意ビ
ット位置へ転送するバレルシフタが用いられてきた。

第３図（ｃ）のコピー動作を具体的に説明すると、まず
前述の第２図に示したマイクロプログラム制。

両部４の指示によシ、コピー描画実行部５はソース矩形
の１ラスタ分の２０ングワードデータＳ（ｑ。

ｒ）、８（ｇ＋１．ｒ）を読取る。

次ニ、この２０ングワードのソースデータから、前述の
第２図に示したコピー描画実行部５に存在。

するバレルシフタがデスティネーションの左端のデータ
に相当するビット数だけデータを切出し、デスティネー
ションの左端の元のデータと合成して、Ｄ（ｓ、ｔ）を
生成してフレームバッファメモリに書込む。

次に、ソース矩形の次のデータ８（ｑ＋２．ｒ）を読取
シ、デスティネーション矩形の１ラヌタ分のデータ長を
３２で割った商Ｎ回だけソース矩形かう３２ビット分デ
ータを切出してデスティネーションデータとしてフレー
ムバッファメモリ６に書込む。

その間、読取るべきソースデータおよび書込むべきデス
ティネーションのアドレスは１０ングワード毎に更新す
る。第３図（ｃ）ではＮ２２で、Ｓ（ｑ＋、１．　ｒ：
）、。

８Ｃｑ＋２．ｒ）からＤ（ｓ＋１．ｔ）を、Ｓ（Ｓ＋２
゜ｒ）−ＳＣｑ＋ｓ、ｒ）からυ（Ｓ＋Ｚ、ｔ）を生成
してフレームバッファメモリに書込む。

最後に、デスティネーションの右端の１０ングワードの
処理を行なう。この処理は、ソース矩形の２０ングワー
ドデータからデスティネーション矩形の右端のビット数
だけデータを切出し、デスティネーションの右端の元の
データと合成し、ＤＣｓ＋ｓ、ｔ）　を生成してフレー
ムバッファメモリに書込む。

以上述べた１ラスタ分の図形イメージコピー処理を縦方
向に繰返すことによ）、ソース矩形はデスティネーショ
ン矩形にコピーされる。

このようなバレルシフタを用いて任意の位置のソース矩
形を任意の位置のデスティネーション矩形にコピーする
方法の一例が、特開昭５９−１１９３８５号に記載され
ている。

さらに、上記従来技術を高速化の点で進歩させた方式と
して、メモリリードサイクルをデータ切出しに先行させ
る先行リード型のイメージコピー制御方式が用いられて
いる。この方式は、第２図のマイクロプログラム制御部
４が７レームバツ７アメモリ６のデータバスとは独立に
、マイクロプログラムを実行できるため、例えば第３図
（ｃ）においてＩＪ（ｓ、ｔ）を生成する際には予めＳ
Ｃｑ。

ｒ）、８（ｑ　＋１ｏ　　ｒ）を読取っておき、さらに
Ｓ　（Ｓ＋２．　　ｒ　）のリードサイクル状態として
、７レームバツフアのメモリサイクルと無関係なデータ
切出し処理を行い、Ｄ（ｓ、ｔ）を生成したら、リード
サイクルで確定したデータ８（Ｓ＋２゜ｒ）をコピー描
画実行部の内部に取込むという処理が可能である。

上記先行リード型の図形イメージコピー処理方式では、
ソース矩形のメモリリードサイクル期間を削減するため
、高速な図形イメージコピーが実現される。

〔発明が解決しようとする問題点〕

上記従来技術は、前述のとおシ、デスティネーション矩
形の１ラスタ分毎のデータを一度にアクセス可能なデー
タ幅、すなわち上記例での３２ビット単位にロングワー
ド境界で分割し、左端、右端を除いた中央部分をソース
矩形から３２ビット単位に連続的に切出すことによシ高
運に図形イメージコピーを行なっていた。

しかしながら、ソース矩形の１ラスタ分毎のデータのロ
ングワード境界数は考慮されておらず、デスティネーシ
ョンの終端（右端）データを切出す場合に、ソース矩形
の右端より右側のデータをリードする場合があった。す
なわち、前述の先行リードによるコピ一方式では前述の
第３図（ｃ）においてデスティネーションデータＤ（Ｓ
＋２．ｔ）を生成する時点でソースデータ８（Ｓ＋４．
ｒ）のリードサイクルを実行する。

以上のように、ソース矩形外の位置をソースデータとし
てリードする処理方式では、ソース矩形が７レームパ・
ノアアメモリの最終端のロングワードバウンダリを含ん
でいる場合等において、フレームバッファメモリが存在
しないアドレスをアクセスする事態が生じ、メモリタイ
ムアウトエラーあるいはメモリアドレスエラーとして第
２図に示した演算処理装置に報告されるなどシステム障
害を発生する。

本発明の目的は、従来の図形イメージコピ一方式、特に
先行リード方式の高速性を保持した上で１、前述のよう
なソース矩形外のメモリをリードすることのない図形イ
メージコピー制御装置を実現することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、フレームバッフ
ァメモリの第１矩形領域のイメージデータを単位量ずつ
順次読出し、必要なシフト処理を施し、て第２矩形領域
に書込む際、該書込の前に次順のイメージデータを先行
リードする先行リード方式を採用した上記図形イメージ
コビー制御装置において、 上記第１矩形領域の１ラスタの読出に必要なメモＩＪ　
ＩＪ−ド回数を予め算出する計算手段と、上記第１矩形
領域の１ラスタのメモリリード回数を計数し、上記予め
算出されたメモリリード回数と一致したとき一致信号を
出力する計数手段と８、該計数手段からの一致信号によ
りメモリリードを停止するメモリリード停止手段とを設
けたものである。

上記計数手段は、例えば、上記計算手段により算出され
たメモリリード回数をプリセット可能なカウンタ回路に
よシ構成することができる。

上記メモＩＪ　１７一ド停止手段の一例は、上記一致信
号に応じて上記フレームバッファメモリに対するメモリ
リード信号を遮断するゲート回路である。

〔作用〕

本発明では、図形イメージコピーを実行する際の前処理
として、ソース矩形データの１ラスタ分のデータバス単
位の数、例えばロングワード数を算出する処理と、ソー
ス矩形のロングワードデータのリードアクセス回数を計
数し、該ロングワード数回リードした後はメモリリード
信号をオフし、かつ、バレルシフタに対してはソース矩
形のラスタ方向の最終データをリードデータとして繰返
し与える処理が行なわれる。

すなわち、上記１ラスタ読出に必要なメモリリード回数
の計算手段は、ソース矩形の１ラスタ分のデータを一度
にアクセス可能なデータバス幅の境界で区切り、該デー
タバス幅の単位によるデータ数Ｍを算出する。

上記計数手段と上記メモＩＪ　ｌ−ド停止手段とは先行
リード制御手段を構成する。図形コピー描画の実行を制
御するマイクロプログラムは、前記ソース矩形の１ラス
タのデータ数Ｍを前記計数手段にプリセットした後、従
来技術で述べた先行リード方式と同様に１ラスタ分の図
形イメージデータをコピーする。

前記カウンタ回路は該コピー動作時のリード信号を計数
し、プリセット直に一致した時点でメモリリード信号停
止手段により該リード信号をメモリデータバスに対して
オフ状態にする。

したがって、ソース矩形の１ラスタの終端以後のメモリ
リードサイクルはメモリデータバスに対して出力されず
、リードデータとしてソース矩形。

の１ラスタの終端データが保持されるため、メモリデー
タバスに関するエラーを発生させることなく、高速な図
形イメージデータコピーが実現できる。

〔実施例〕

以下、本発明の一実施例を第１図、第４図、第５図およ
び情報処理装置の全体構成として既に説明した第２図を
用いて説明する。

第１図は、本発明の図形イメージコピー制御装置の主要
部を構成する先行リード制御回路５０を含むコバー描画
実行部５のブロック図である。

第４図および第５図は、本発明を用いたソース矩形１ラ
スタ分の図形イメージコピー描画時のメモリ内容とレジ
スタ内容の動きを対応づけた図であり、第４図はソース
矩形の左端のデータ量がデスティネーション矩形の左端
のデータ量よシ少ないか同数の場合、第５図はソース矩
形の左端のデータ量がデスティネーション矩形の左端の
データ量よシ多い場合を示す。

さて、第１図において、５は第２図で示したコピー描画
実行部５と同様の機能を持ち、第１図のコピー描画実行
部５の左方に対する入力あるいは出力信号は全て第２図
のマイクロプログラム制御部４に対する信号であり、第
１図の下方の信号バスは第２図に示した信号バスと同様
、情報処理装置全体の信号バスであり、７レームバツ７
アメモリに対するメモリデータバスを含む。

第１図中、２０はメモリ人力ラッチ回路、２１は第１人
力レジスタ、２２は第２人力レジスタ、２６はバレルシ
７り、２４は切出し情報レジスタ、２５はデータ合成レ
ジスタ、２６はメモリ出力バッファ回路、３０は先行リ
ード制御回路、３１はプリセットカウンタ、３２はＯＲ
ゲート回路である。

第１図を用いて、まず先行リード方式による図形イメー
ジコピーの動作を簡単に説明する。ソース矩形のデータ
はメモリ入力ラッチ回路２０で確定させ、マイクロプロ
グラム制御部４からのラッチタイミング信号ＬＣＨで第
１人力レジスタ２１に取込む。既に第１人力レジスタ２
１に取込まれていた１サイクル前のデータは同じタイミ
ングで第２人力レジスタ２２に転送される。この第２人
力レジスタ２２の内容を上位データ、第１人力レジスタ
２１の内容を下位データとし、バレルシフタ２５がデー
タを切出し、データ合成レジスタ２５の任意の位置に転
送する０このバレルシフタ２３が切出すビット位置およ
び切出すデータのビット長、さらに切出し先のデータ合
成レジスタ２５中のビット位置は、マイクロプログラム
により切出し情報レジスタ２４に設定することで指定す
る。以上のデータ切出し期間に、ソースデータの先行リ
ードが行なわれる。

すなわち、次のソースデータのアドレスをリードし、メ
モリ人カラッチ回ｗｒ２０に確定させることＫより、メ
モリリードサイクルが描画用プロセッサの内部処理サイ
クルと同時に行なわれる。なお、データ合成レジスタ２
５に切出されたデスティネーシ１ンデータはメモリ出力
バラフッ回路２６を介してフレームバッファメモリに書
込まれる。

また、以上のような図形イメージコピー処理において、
デスティネーシ冒ン矩形の左端と右端のデータは予め第
１人力レジスタ２１を介してマイクロプログラム制御部
４に取込んでおき、データ合成レジスタ２５にセットし
てソースデータ切出ＬＩＣよる合成を行なう。デスティ
ネーシ曹ン矩形の左端、右端以外の部分は、切出し情報
レジスタ２４の内容は一定であり、書換える必要はない
。

さて、次に本発明の図形イメージコピーの制御方式の構
成要素である先行リード制御回路５０の構成と動作につ
いて説明する。

先行リード制御回路３０は、計数手段の一例としてのプ
リセットカウンタ３１と、メモリリード停止手段の一例
としてのＯＲゲート回路３２から成る。

まず、メモリリード回数の計数手段としてのマイクロプ
ログラムによシ、ソース矩形の１ラスタを読出すに必要
なメモＩＪ　１７一ド回数、すなわち１ラスタ分のデー
タをデータバス幅（例えば３２ビツト）単位に区切った
ロングワード数Ｍを算出する。

次にマイクロプログラム制御部４により該ソース矩形の
ロングワード数Ｍをプリセットカウンタ５１に設定する
。プリセットカウンタ３１を例えばダウンカウンタで構
成すると、メモリリード信号ＭＲＤが発生する回数すな
わちフレームバッファメモリのリードサイクルを計数し
、カウンタ値が０、すなわちソースデータのリード回数
が前記ソース矩形のロングワード数Ｍに一致した時点以
後、フレームバッファメモリに対するリード信号ＭＲＤ
２をオフ、すなわちハイレベル固定信号とするよう、Ｏ
Ｒゲート回路５２に対して制御信号ＲＤＭＳＫをハイレ
ベルで出力する。なお、ソースデータのリード回数が、
ソース矩形のロングワード数Ｍに満たない場合は、プリ
セットカウンタ３１は制御信号ＲＤＭＳＫをロウレベル
で出力し、したがって外部へのリード信号ＭＲυ２はＭ
ＲＤ信号と同じ波形となる。

また、プリセットカウンタ回路５１はマイクロプログラ
ム制御部４からのリセット信号）ｔ、Ｓ　ＴＫよりＲＤ
ＭＳＫをロウレベルに戻すように構成すればソース矩形
データ以外のデータリード時にも問題はない。

以上の先行リード制御回路ＳＯ，の機能によυ、図形イ
メージコピー実行時にメモリアドレスとしてはソース矩
形外を指しても、リード信号を力、トすることによって
メモリリードを行なうことなく４、したがってメモリパ
スエラーも生シナい。

また、第１図に示すように外部に対するメモリリード信
号ＭＲＤ２を用いてメモリ入力ラッチ回路２０がメモリ
データ入力を確定する構成にしておけば、マイクロプロ
グラムがソース矩形外のアドレスリードを行なおうとし
てもメモリ人力ラッチ回路２０の内容は変化せず、第１
人力レジスタ２１ヘメモリデータを取込む動作を行なう
と、メモリ入力ラッチ回路２０の内容、すなわちソース
矩形の１ラスタの終端データが再び転送されることにな
る。

次ニ７レームバッ７アメモリの内容とメモリ人力ラッチ
回路２０、ＷＪルジスタ２１、第２レジスタ２２の内容
の本実施例による変化を第４図、第５図を用いて説明す
る。

ｆ、　４　図（ａ）はソース矩形の１ラスタ分のデータ
Ｓとデスティネーション矩形の１ラスタ分のデータの関
係を示しており、共に実際のデータは斜線部分である。

ここで破線はロングワード境界を示しておシ、ソース矩
形の左端データがデスティネーション矩形の左端データ
よシビット数が少ないかまたは同数の場合を示している
のであって、ロングワード単位の座標位置ｑ、Ｓの大小
関係は問わない。

ソース矩形のロングワード数Ｍは４である。そこで、デ
スティネーション矩形の左端データＤ（ｓｔ）を生成す
る際にはソースデータＳ（ｇ、ｒ）。

Ｓ（ｑ＋１．ｒ）を第４図Φ）に示すようにそれぞれ７
Ｍ２人力レジしタ、第１人力レジスタに取込んでおり、
かつ、次のソースデータＳ　、（ｑ　＋　２　、　ｒ　
＞。

のリードサイクリを行なっているためプリセットカウン
タ回路の内容は３回のリードアクセスを減じて１となる
。

したかつ【、次のデスティネーションデータＤ（ｓ−４
−１，ｔ）を生成する際にプリセットカウンタ回路の内
容は０となり、ＩＪ（ｓ＋２．　　ｔ　）、　Ｌ）（ｓ
＋５．ｔ　）を生成するサイクルではメモリリードは行
なわれず、ソース矩形の終端データである８（ｑ＋５．
ｒ）がメモリ人力ラッチ回路から第１人力レジスタ、第
２人力レジスタへ転送される。

第５図（ａ）はソース矩形の左端データがデスティネー
ション矩形の左端データよ）ビット数が多（・場合を示
している。また、本図でのソース矩形のロングワード数
Ｍは３である。

さて、第５図（ａｌに示した場合であれば、ソースデー
ｆｉＳｃｑ、ｒ）と８（ｇ＋１．ｒ）でデスティネーシ
ョンデータＤ（ｓ、ｔ）とＤ（ｓ＋１゜ｔ）を生成でき
るため、Ｄ（ｓ、ｔ）の生成サイクルではマイクロプロ
グラムでＳ（ｑ＋２．ｒ）の先行リードを行なわない処
理とすればよい。Ｄ（ｓ、ｔ）は始端データとしての特
別処理が元々必要であるから先行リードサイクルを１回
省略する特別処理を行なっても図形イメージコピーの性
能に大きな影響はない。次にＬ）（ｓ＋１．ｔ）ｔ−生
成する時点で８（１７＋２．ｒ）を先行リードする、し
たがってソースデータは３回リードアクセスさ。

れたためブリセットカウンタ。値は０とな、９、Ｄ（ｓ
。

＋２．ｔ）、Ｄ（Ｓ＋３．ｔ）を生成する際のソースデ
ータの先行リードサイクルはフレームバッファメモリに
対して行なわれなくなり、第４図の例と同様、メモリ入
力ラッチ回路に保持されたソース矩形の終端データ８（
ｑ＋２．ｒ）が第１人力レジスタ、第２人力レジスタに
転送される。

以上によ）、前述の目的通シ、先行リード方式。

の高速性を維持した上で、ソース矩形外のダミーリード
によるメモリデータバスエラー等の不都合を解消した図
形イメージコピー制御装置が実現できる。

なお、第４図、第５図に示す処理の場合分けは本発明の
みならず、従来技術でも必要であシ、場合分は処理追加
による性能低下はない。

また、本実施例ではソース矩形のデータバス単位のデー
タ数計算手段は、マイクロプログラムで行なっているが
、これはデスティネーションデータバス単位のデータ数
を求めるのと同様に、簡単な処理であり、１回の図形イ
メージコピーに対シて１回の計算であるため、性能的に
は問題とならない。

〔発明の効果〕

本発明によれば、図形イメージコピーを行なう場合、先
行リード方式の高速性を損なうことなく、ソース矩形外
のメモリアドレスをソース矩形としてリードするダミー
リードサイクルを防止できるので、メモリデータバスに
関するエラーの誤発生１を防ぐという信頼性向上の効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例のコピー描画実行部のブロッ
ク図、第２図はビットマツプデイスプレィを用いた情報
処理装置の全体構成図、第６図はコピー描画の動作を表
示画面とメモリに対応させて模式的に表わした説明図、
第４図計よび第５図は本発明の一実施例による図形イメ
ージコピー描画時のメモリ内容とレジスタ内容の動きを
対応づけた説明図である。 ３・・・描画用プロセッサ ４・・・マイクロプログラム ５・・・コピー描画実行部 ６・・・フレームバッファメモリ ２０・・・メモリ人力ラッチ回路 ２１・・・第１人力レジスタ ２２・・・第２人力レジスタ ２３・・・バレルシ７り ３０・・・先行リード制御回路 ３１・・・プリセットカウンタ ３２・・・ＯＲゲート回路 第　１７ ヤ 亮　２　図 第　３　図 （ｂ） ムゴ 第　＋　７ （ｂ） 第２人力瘍７　　第１人ガＶウスタ　　メモリ入力ラブ
千回舅１ＤＣ５，七）　　［］［Ｅ＝コ　　ロコ＝＝Ｅ
コ　　［］ココニエコ）（Ｓ＋１．土）　［αコ］工］
　　口彊玉＝亘コ　　ロ■コ［Σ口Ｄ（Ｓ＋２．ｆ］　
　　ロｊ＝■＝工Σコ　　［ＩＥ三運■Σコ　　［て「
Ｅ区ｎコｖ（ｓ＋ｓ、−をン　　　Ｄコｆ２＝ΣΣΣＤ
［ｎΣ＝ΣＤ　　　　　［ココｌゴ；Ｃ＝Ｅ］＝］第　
５　断 （ｂ）

Claims (1)

1. 【特許請求の範囲】 １、フレームバッファメモリの第１矩形領域のイメージ
   データを単位量ずつ順次読出し、必要なシフト処理を施
   して第２矩形領域に書込む際、該書込の前に次順のイメ
   ージデータを先行リードする先行リード方式を採用した
   上記図形イメージコピー制御装置において、 上記第１矩形領域の１ラスタの読出に必要なメモリリー
   ド回数を予め算出する計算手段と、上記第１矩形領域の
   １ラスタのメモリリード回数を計数し、上記予め算出さ
   れたメモリリード回数と一致したとき一致信号を出力す
   る計数手段と、 該計数手段からの一致信号によりメモリリードを停止す
   るメモリリード停止手段とを設けたことを特徴とする図
   形イメージコピー制御装置。 ２、上記計数手段は、上記計算手段により算出されたメ
   モリリード回数をプリセット可能なカウンタ回路である
   特許請求の範囲第１項記載の図形イメージコピー制御装
   置。 ３、上記メモリリード停止手段は、上記一致信号に応じ
   て上記フレームバッファメモリに対するメモリリード信
   号を遮断するゲート回路である特許請求の範囲第１項記
   載の図形イメージコピー制御装置。