JPS60123889A - 情報記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は情報記憶装置、特にマトリクス形式で表現さ
れるデジタル情報の記憶に用いられる情報記憶装置に関
するものである。

［従来技術］ ドツト出力方式のプリンタやディスプレイで取扱う文字
パターン情報又は画面情報はいずれもドツトマトリクス
形式で表現することが可能で、これらは一般に文字パタ
ーンメモリ、あるいは画面メモリ等と称される情報記憶
装置に記憶され、この記憶された情報が文字の印刷や画
面の表示のために外部装置から供給される指令に基づい
て読出される。

これらの情報を記憶するために使用される情報記憶装置
は、所定の例えば１語３２ビツトの書込み・読出しデー
タ幅と、それを単位とした複数語の記憶容量とを有し、
外部装置から指令されるアドレス指定に対応した１！ｉ
ｔｉごとに情報の書込み・読出しを行うのが普通である
。従って、情報記憶装置は−、般にドツトマトリクス形
式で表現される情報を、それを構成する行または列のい
ずれか一方を１語に対応させて記憶するように構成され
ており、情報の書込み・読出しは、行方向又は列方向の
いずれか一方のみに固定されている。このため、従来は
、例えばプリンタやディスプレイにおいて、正立文字と
これを９０度面回転せた横向文字との両方を出力するた
めには、１文字について、行方向に読出し可能な文字パ
ターン情報と列方向に読出し可能な文字パターン情報と
を記憶してお（必要があり、正立文字又は横向文字の一
方のみを出力する場合に比較して２倍の記憶容量を有す
る記憶装置が必要であった。一方、画面情報を記憶する
情報記憶装置を有づ゛るプリンタやディスプレイでは、
文字パターン情報を当該画面情報記憶装置に書込む際に
文字の向きを回転させることができるが、例えば行方向
に読出した文字パターン情報を、同様に行方向のみに書
込み可能な画面情報記憶装置に列方向に変換して記憶さ
せるためには、読出した１詔の文字パターン情報を１ビ
ツトずつ順に画面情報記憶装置のアドレスの異なる語に
書込まなければらなず、極端な処理速度の低下を招く内
点があった。

［発明の概要］ この発明は係る欠点を改善するためになされたもので、
マトリクス形式で表現される情報を１ｆテまたは１列に
対応する１語の単位として書込み・読出し可能に記憶部
を構成するにあたり、書込み・読出しデータ幅は１１×
１ピツトの記憶器を複数個用い、この記憶部の書込み・
読出しデータ幅、すなわち１詔は各記憶器ごとに選択さ
れる１ビツトのデータを各記憶器の数だけ集めて構成さ
れる。

そして、前記記憶部を構成する記憶器のアドレスを、ア
ドレス制御部で前記各記憶器ごとに＠″Ａ＋１に指定す
ることにより、前記記憶部の出込み・読出しデータの単
位である１語を構成する各ビットの配列順序を前記記憶
部への書込み時及び当該記憶部からの読出し時に変更す
ることにより、簡単な構成で、マトリクス形式の行方向
又Ｇよグｊ方向の（′％ずれの方向にも情報の書込み・
読出しが可能な情報記憶装置を提案するものである。

〔発明の実施例］ 第１図はこの発明の１実施例を示すブロック図であり、
１０は記憶部、１２はアドレス制御部、１４はビット位
置変換部、１６はデータ選択部である。

記憶部１０は書込み・読出しデータ幅が２″ビツトとな
るように、ｎＸ１ビツトの記憶容量を有する２″個例え
ばＩＩ＋＝２として４ｍの記憶器ＭＩ。

Ｍ２　、Ｍｚ　、Ｍ４・・・で構成されている。これら
の記憶器Ｍｉ　（ｉ　＝１．２・・・４）はＩＣメモリ
で構成され、全ての同一のメモリ素子が適用されており
各記憶器Ｍｉには、それぞれ１ビツトづつのデータ入出
力端子及び記憶容量に相当する複数の２進アドレス入力
端子が設けられている。この場合、記憶部１０を構成す
る４個の記憶器Ｍ＋”−Ｍ４を４×４ビツトの領域に分
割したものの１つと、各記憶器のアドレス端子に供給さ
れる後述するアドレス信号の下位２ビツトとの対応関係
を第２図に示す。この図から明らかなように、各記憶器
Ｍ１〜Ｍ４はアドレス信号の値に応じて特定の１ビツト
が選択されるように構成されている。

アドレス制御部１２は、外部装置ｈ＼ら供給されるアド
レス情報１００を記憶部１０に送出する機能を有するが
、アドレス情報１００の下位ｍビット（この実施例では
下位２ビツト）につ（Ｘで＆よ各記憶器Ｍｉごとに送出
し可能に構成されて０る。

すなわち、アドレス情報１００のうち下位２ビツトは記
憶器Ｍｉに対してそれぞれアドレス（ｉ号ＡＳ＋　、Ａ
Ｓ２．Ａｓｓ　、ＡＳａとしてアドレス制御部１２から
個別に送出される。アドレス情報１００の残りのビット
は、アドレス信号ＡＳＯにより全ての記憶器１ｙｌｉに
対して共通に供給される。

従って、アドレス信号ＡＳｏにより記憶部１０の全記憶
領域を、２″×２″ビツトの領域に分？Ｊ　した１つの
領域を指定することができる。

アドレス信号ＡＳ＋〜ＡＳ４は、後述するように、書込
み・読出し方向によって、同一の値を取ることもあれば
、全て異なる値を取ることもある。

これは、外゛部装置から供給される書込み・読出し方向
指定信号１０２に基づきアドレスＩＩＩ御部１２で制御
される。

このア・ドレス制御部１２の具体的構成は、第３図に示
すように、アンドゲート１８ａ、１８ｂ　。

１８ｃ、１８ｄと、オアゲート２０ａ　、２０ｂとによ
って構成されている。これらの各ゲートは、書込み・読
出し方向指定信号１０２が論理値“１″のとき、アドレ
ス情報１００の下位２ビツトａ１、ａＯを反転させ、ま
た書込み・読出し方向指定信号１０２が論理値ＩＩ　Ｏ
１１の時、下位２ビットａ、、ａＯをそのままａｌ−１
ａＯ−とじて出力するように接続されている。これらビ
ットａｌａｌ−＋ａＯ又はａｏ　′の４つのアドレス信
号は、ａｌ又はａｌ−の一方とａｏ　、はａｏ　−の一
方とを組合わせてできる４組の一対のアドレス信号ＡＳ
ｚ〜ＡＳａとして記憶器Ｍ＋〜Ｍ４に送出される。この
ときのアドレス情報１００の一部として供給される下位
じットａ１、ａＯと、各記憶器Ｍｉに送り出されるアド
レス化＠　Ａ　Ｓ　＋〜ＡＳ４及び書込み・読出し方向
指定信＠１０２との関係を第４図に示す。

この図から容易に理解できるように、書込み・読出し指
定信号１０２が論理値１の時各記憶器Ｍ１〜Ｍ４には全
て異なるアドレス信号が送り出され、また書込み・読出
し指定信号１０２が論理値″゛Ｏ″の時は全く同じアド
レス信号ＡＳ＋〜ＡＳ４が各記憶器Ｍ１〜Ｍ４に送り出
される。

ビット位置変換部１４は、データ選択部１６ｈ）ら供給
される情報のビットの配列順序を変換するが、その変換
操作内容は、アドレス情報１００の下位ｌビットの値に
よって一義的に決定される。

またビット位置変換部１４は、後述するように一度変換
したデータに再度同一変換操作を繰返すと、これらの変
換を行う以前のデータに復元できるように構成されてい
る。これは、アドレス情報１００の下位ｍビットで選択
される変換操作全てについて言にるこ１である。す゛な
わち、外部装置からの書込み情報１０４はビット位置変
換部１４で第１回目の変換操作を施されて記憶部１０に
記憶され、この記憶された情報を読出す際に再度ビット
位置変換部１４で第２回目の変換操作を行うことにより
もとの情報に復元されて読出し情報１０６として外部装
置に供給される。

このビット位置変換部１４の具体的構成は、′第５図に
示すように、２ビツトの制御信号によって４ビツトの入
力信号のうら１ビツトを選択して出力することができる
４個のデータ選択器ＣＯ。

Ｃ１，ＩＣ２，Ｃ４を有し、アドレス信号１００の下位
２ビットａ＋、ａＯ，によってデータ選択部１６の出力
信号１０６のうち１ビツトを選択して記憶部１０の入力
データ線２２に出力するように構成されている。第６図
は、ビット位置変換部１４の動作を示ず真理値表であっ
て、データ選択部１６の出力信号１０６をＤｏ〜Ｄ３、
ビット位置変換部１４の出力をＹＯ〜Ｙ３でそれぞれ表
わし、アドレス情報の下位２ビットａｌ、ａｏの値と、
ＤＯ〜Ｄ３及びＹＯ〜Ｙ３との関係を表示している。こ
の第６図を参照すると、例えばビットの配列順序がＤｏ
、、ＤＩ　、Ｄ２　、［）３である１語の情報が第５図
のビット位置変換部１４に供給され、この時のアドレス
情報の下位２ビツトａｌ＋ａｏが“０１″であるとり−
ると、これがＤＩ。

［）ｏ　、Ｄ３　、Ｄ２となるビット配列を有する１詔
に変換されて出力される。また下位２ビツトａｌ。

ａＯの値を変更することなく、ＤＩ　、Ｄｏ　、Ｄａ　
。

Ｄ２のピット配列の出力データを再度ビット位置変換部
１４に入力すると、これが前記配列変換と同様に配列順
序の入替えが行われるので、元のＤｏ　、ＤＩ　、Ｄ２
．０ａのピット配列を有する１語で復元できることが容
易に理解される。

次に動作について説明する。今、第７図（イ）に示す４
Ｘ４ドツトのマトリクスで表わされる情報の書込み又は
読出しを行う場合には、同図″（ロ）の又は（ハ）に示
す１行又は１列を１語として情報記憶装置と外部装置と
の間で情報の授受が行われる。そして、第７図（ロ）に
示した記憶すべき情報の行Ｏ′を行方向に記憶部１ｏに
書込むものとし、かつ行又は列番号とアドレス情報１ｏ
ｏの下位２ビツトの値が等しくなるように、例えば行（
列）Ｏに対しｉａ　１ａｏ　＝　”　Ｏ０−又ハ行（列
）３に対してａ’　、ａｏ−１１１１ｕとなるようにア
ドレス化号が指定されたものとする。この状態で書込む
べき１語′Ｄｏｏ、　Ｄｏ　１．　Ｄｏ　２　＊ＤＯ３
は、書込み情報１０４としてデータ選択部１６に供給さ
れる。この時書込み・読出し指定信４号１０８は外部装
置によって書込み情報１０４を選択するように駆動され
、その結果書込むべき１語は、ピット位置変換部１４に
送り出される。アドレス情報の下位２ビットａｌ、、ａ
ｏは、行Ｏの情報に対応してａｌａｏ＝“００”となる
から第６図に基づき書込むべき１語は何ら変換操作を受
けることなくそのまま記憶部１０に送り出される。

この場合、書込み方向は、行方向に選定したので書込み
・読出し方向指定信号１０２は、論理値ＩＩ　Ｉ　Ｉ＋
に駆動され下位ビットａｌ、ａ２は”　ｏ　ｏ　”であ
るので第２図及び第４図に基づき記憶部１０の記憶位置
　１）Ｏ，Ｑ＋、ｒｚ、Ｓ３が選定される。従って書込
み情報ＤＯＯ，ＤＯ１，ＤＯ２１Ｄ０．３は、第８図（
イ）に示すごとく、記憶部１０に書込まれる。他の行に
ついても同様にして記憶部１０に書込んでいくと最終的
に第８図（ロ）に示すように記憶部１０に第７図（イ）
の情報が全ての行及び列に対応する語を構成する各ビッ
トが同一記憶器Ｍｉに割付けられることなく書込まれる
。

記憶部１０から情報を読出す場合において、書込み時と
同一方向で読出す場合には、アドレス情報１００の下位
２ビツトと書込み・読出し方向指定信号１０２とによっ
て書込み装置と同じ記憶位置が選択され、その内容が前
述のごとく書込み時と同じビット位置変換操作を施され
て元の情報に復元される。

一方、書込み時と異なる読出し方向が指定された場合も
アドレス制御部１２とピット位置変換部１４の作用によ
り所望の１語の情報を読出すことができる。例えば、第
８図（ロ）のごとく、行方向に情報が書込まれているも
のとして第７図（イ）に示す情報の列１を読出すには、
アドレス情報１００の下位２ビツトａｌａｏを’０１”
とし、かつ書込み・読出し方向指定信号１０２を“０”
とし、かつ書込み・読出し指定信号１０８を読出し側に
セットする。、この場合、第２図及び第４図に基づき、
記憶部１０の記憶器［Ｄ＋、Ｑ＋。

ｒ＋、、Ｓ、Ｉが選択される。従って、記憶部１０から
は、ＤＩｌ、　［）ｏ　ｌ　、　Ｄ３１　、　Ｄ２１の
ビット配列順序で表わされる１Ｒが読み出され、これが
データ選択部１６を経てビット位置変換部１４に送り出
される。ついでピット位置変換部１４で第６図に示す変
換が行われるから、記憶部１０から読出しされた情報は
、ビット配列順序をＤＯＩ、ＤＩｌ；Ｄ２１１０３１に
変換され、読出し情報１１０として外部装置に出力され
る。この読出し情報は、第７図（ハ）に示す列１の情報
に他ならない。

なお、上記実施例においては、記憶器ＭｉとしてＩＣメ
モリを適用した場合について説明したが、これに限定さ
れるものではな（、ｎ　Ｘｉビットの記憶容量を有し、
かつそのうちの任意の１ビツトを外部から指定して書込
み及び読出しを行う構成を有するものであれば任意の記
憶素子を適用し得ることは熱論である。

また上記実施例においては記憶部１０の書込み・読出し
データ幅を４ビツトとした場合について説明したが、こ
れに限定されるものではなく、例えば１６ビツト、３２
ビツト等の任意の２１ビツトすることができるものであ
る。

その他の構成要素についても、本発明の主旨を逸脱しな
い範囲で種々の変形変更をなし得るものである。

［発明の効果〕 この発明は以上説明したとおり、ｎＸ１ピツト構成の記
憶器を２１個使用して書込み・読出しデータ幅が２ｓピ
ツトの記憶部と、この記憶部の各記憶器のアドレスのう
ち、少なくとも一ピットについて２１個の各記憶器ごと
に個別に制御可能なアドレス制御部と、前記記憶部への
書込みデータ及び当該記憶部からの読出しデータのビッ
トの配列順序を変更するピット位置変換部とを具備する
だけの極めて簡易な構成で記憶部の記憶容量を増大させ
ることなく、マトリクス形式における行方向又は列方向
のいずれにも情報の書込み・読出しを行うことができる
という効果がある。

また本発明による情報記憶装置を、プリンタ又はディス
プレイ等の情報出力装置の文字パターンメモリ又は画面
メモリ等に適用すると、記憶古註の増大や処理速度の低
下を招くことなしに、文字あるいは図形を９０度回転さ
せることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の１実施例を示すブロック図、第２図
は記憶器の記憶位置と外部から供給されるアドレス信号
との関係を示す説明図、第３図はこの発明に適用し得る
アドレス制御部の１例を示すブロック図、第４図はアド
レス情報と各記憶器に送り出されるアドレス信号の関係
を示す真理値表、第５図はこの発明に適用し得るピット
位置変換部の１例を示すブロック図、第６図はその動作
を示１真理値表、第７図は記憶すべき情報の構成例を示
す説明図、第８図（イ）及び（ロ）はこの発明の詳細な
説明に供する図である。 図において１０は記憶部、１２はアドレス制御部、１４
はピット位置変換部、１６はデータ選択換器である。 なお、各図中同一符号は同−又は相当部分を示すもので
ある。 代理人　弁理士　大岩増雄 第６図 第７図 （イ） 。、／２３　”’ 列 第８図 （イ） （ロ） 手続補正書　く自発） 昭和−９年１１　Ａ３　日 ２、発明の名称 情報記憶装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の特許請求の範囲、発明の詳細な説明及び図面の
簡単な説明の欄。 ６、補正の内容 以上 特許請求の範囲 （１）ｎｘ１ビット構成の記憶器を２″個使用して書込
ａ−読出にデータ幅が２１ビツトの記憶部と、該記憶部
の各記憶器のアドレスのうち、少なくともｍビットにつ
いて２１個の各記憶器ごとに個別に制御可能なアドレス
制御部と、前記制御部への…込Ｌデータ及び当該記憶部
からの読出、レーデータのビットの配列順序を変更する
ビット位置変換部とを具備し、前記記憶部を２　＊　ｘ
　２％ビットの領域に分割して、外部装置から与えられ
る書込み・読出しｈ−向の指定に従い、２″ビツトの書
込み・読出しを前記２″×２″１ビツトの領−域の行方
向又は列方向に対して行うことを特徴とする情報記憶Ｉ
！ｉ置。

Claims (1)

【特許請求の範囲】
1. （１）ｎＸ１ビツト構成の記憶器を２″個使用して書込
   ・読出データ幅が２１ビツトの記憶部と。 該記憶部の各記憶器のアドレスうち、少なくともｍビッ
   トについて２″個の各記憶器ごとに個別に制御可能なア
   ドレス制御部と、前記制御部への書込データ及び当該記
   憶部からの読出データのビットの配列順序を変更するビ
   ット位置変換部とを具備し、前記記憶部を２１１　Ｘ　
   ２１ａビツトの領域に分割して、外部装置から与えられ
   る書込み・読出し向の指定に従い、２″ビツトの書込み
   ・読出しを前記２”　Ｘ２’ビツトの画成の行方向又は
   列方向に対して行うことを特徴とする情報記憶装置。