JPH0222959B2 - - Google Patents
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- JPH0222959B2 JPH0222959B2 JP59077673A JP7767384A JPH0222959B2 JP H0222959 B2 JPH0222959 B2 JP H0222959B2 JP 59077673 A JP59077673 A JP 59077673A JP 7767384 A JP7767384 A JP 7767384A JP H0222959 B2 JPH0222959 B2 JP H0222959B2
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- 230000015654 memory Effects 0.000 claims description 106
- 230000008878 coupling Effects 0.000 claims 2
- 238000010168 coupling process Methods 0.000 claims 2
- 238000005859 coupling reaction Methods 0.000 claims 2
- 101000979001 Homo sapiens Methionine aminopeptidase 2 Proteins 0.000 description 26
- 101000969087 Homo sapiens Microtubule-associated protein 2 Proteins 0.000 description 26
- 102100021118 Microtubule-associated protein 2 Human genes 0.000 description 26
- 101000969594 Homo sapiens Modulator of apoptosis 1 Proteins 0.000 description 10
- 102100021440 Modulator of apoptosis 1 Human genes 0.000 description 10
- 101100131116 Oryza sativa subsp. japonica MPK3 gene Proteins 0.000 description 10
- 101100456045 Schizosaccharomyces pombe (strain 972 / ATCC 24843) map3 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003086 colorant Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 102100032919 Chromobox protein homolog 1 Human genes 0.000 description 1
- 101000797584 Homo sapiens Chromobox protein homolog 1 Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/40—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which both a pattern determined by character code and another pattern are displayed simultaneously, or either pattern is displayed selectively, e.g. with character code memory and APA, i.e. all-points-addressable, memory
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Theoretical Computer Science (AREA)
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- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はラスタ走査表示システムに関し、具
体的には表示すべきデータを記憶する複数の記憶
装置を採用するシステムに関する。
体的には表示すべきデータを記憶する複数の記憶
装置を採用するシステムに関する。
ラスタ走査表示装置は大きく分けて２つのグル
ープに分けることができる。このようなグループ
の第１番目のものはキヤラクタ発生システムであ
る。このシステムにおいてはキヤラクタの組が記
憶装置に保持され、この記憶装置がロケーシヨン
ごとにアクセスされる。これらロケーシヨンの
各々はキヤラクタ組の１つのキヤラクタに対応す
る。
ープに分けることができる。このようなグループ
の第１番目のものはキヤラクタ発生システムであ
る。このシステムにおいてはキヤラクタの組が記
憶装置に保持され、この記憶装置がロケーシヨン
ごとにアクセスされる。これらロケーシヨンの
各々はキヤラクタ組の１つのキヤラクタに対応す
る。
このようなシステムの一例は米国特許第
3543244号に見ることができる。このシステムに
おいては、表示制御部がデータ通信システムの一
部をなして複数の表示装置上の入力データの表示
を制御する。入力データはメモリに記憶され、そ
してそこから読み出されてキヤラクタ発生器がア
ドレスを発生されるようになる。キヤラクタ発生
器は表示タイミング回路の制御の下でメモリから
のアドレスに応じて個々のキヤラクタデータを生
成する。そしてこのデータをビデオ分配器に供給
する。この分配器は１つまたはそれ以上の表示装
置に表示を行わせるものである。
3543244号に見ることができる。このシステムに
おいては、表示制御部がデータ通信システムの一
部をなして複数の表示装置上の入力データの表示
を制御する。入力データはメモリに記憶され、そ
してそこから読み出されてキヤラクタ発生器がア
ドレスを発生されるようになる。キヤラクタ発生
器は表示タイミング回路の制御の下でメモリから
のアドレスに応じて個々のキヤラクタデータを生
成する。そしてこのデータをビデオ分配器に供給
する。この分配器は１つまたはそれ以上の表示装
置に表示を行わせるものである。
米国特許第3614766号においては、キヤラクタ
発生器をＹマトリクス・カウンタおよびＸマトリ
クス・カウンタでアクセスしてキヤラクタデータ
を生成しT.Vモニタに表示を行う。文字データ
は、モニタへの伝送に先だつて、コアメモリから
のカラーデータと混合されて、コンポジツト表示
信号が生成される。
発生器をＹマトリクス・カウンタおよびＸマトリ
クス・カウンタでアクセスしてキヤラクタデータ
を生成しT.Vモニタに表示を行う。文字データ
は、モニタへの伝送に先だつて、コアメモリから
のカラーデータと混合されて、コンポジツト表示
信号が生成される。
米国特許第4068225号は他のキヤラクタ発生器
システムを示す。このシステムにおいては、表示
用のキヤラクタデータはASCIIコードの形でメモ
リに保持され、そののちキヤラクタ発生器へ読み
出されて表示ドツトパターンを生成する。この発
生器の出力はビデオ・レジスタにバイトの形で供
給され、そののちビデオ・ドツト・カウンタから
の信号に応じてシリアルにシフトされる。
システムを示す。このシステムにおいては、表示
用のキヤラクタデータはASCIIコードの形でメモ
リに保持され、そののちキヤラクタ発生器へ読み
出されて表示ドツトパターンを生成する。この発
生器の出力はビデオ・レジスタにバイトの形で供
給され、そののちビデオ・ドツト・カウンタから
の信号に応じてシリアルにシフトされる。
米国特許第4117469号はマイクロプロセツサと
結合させられた表示システムを示す。ここでもメ
モリ装置からのコード化キヤラクタデータがキヤ
ラクタ発生器を駆動してビデオ表示信号を発生す
る。
結合させられた表示システムを示す。ここでもメ
モリ装置からのコード化キヤラクタデータがキヤ
ラクタ発生器を駆動してビデオ表示信号を発生す
る。
最後は米国特許第4309700号である。この特許
ではリード・オンリ・メモリの形をとるキヤラク
タ発生器をアドレスしてCRT表示システムのビ
デオ信号を発生させている。
ではリード・オンリ・メモリの形をとるキヤラク
タ発生器をアドレスしてCRT表示システムのビ
デオ信号を発生させている。
キヤラクタ発生器のシステムはメモリ空間を効
率よく使えるという大なる利点を有する。それゆ
え、たとえキヤラクタ「Ａ」のドツトパターンは
たつた１度だけキヤラクタ発生器に保持される。
これは表示キヤラクタの全画面中にキヤラクタ
「Ａ」が何度つかわれるかに無関係である。した
がつてキヤラクタ発生器のシステムは英数字表示
に対して特別に重要である。表示すべき直線また
は曲線の部分をキヤラクタと同様に発生させてこ
のシステムをグラフイツク表示用に採用すること
もできる。たとえば継続した線状“キヤラクタ”
を用いてグラフイツク画像を構成できる。この線
状“キヤラクタ”は一体に結合して所望のグラフ
イツク画像を形成する。しかしながら、このよう
な使用は制約を受ける。とくに高解像度のグラフ
イツク表示の場合である。それというのはキヤラ
クタ発生器のデータを頻繁に交換して、発生可能
でかつ要求されるであろうほとんど無限に近い数
の曲線や角を用意するようにしなければならない
からである。
率よく使えるという大なる利点を有する。それゆ
え、たとえキヤラクタ「Ａ」のドツトパターンは
たつた１度だけキヤラクタ発生器に保持される。
これは表示キヤラクタの全画面中にキヤラクタ
「Ａ」が何度つかわれるかに無関係である。した
がつてキヤラクタ発生器のシステムは英数字表示
に対して特別に重要である。表示すべき直線また
は曲線の部分をキヤラクタと同様に発生させてこ
のシステムをグラフイツク表示用に採用すること
もできる。たとえば継続した線状“キヤラクタ”
を用いてグラフイツク画像を構成できる。この線
状“キヤラクタ”は一体に結合して所望のグラフ
イツク画像を形成する。しかしながら、このよう
な使用は制約を受ける。とくに高解像度のグラフ
イツク表示の場合である。それというのはキヤラ
クタ発生器のデータを頻繁に交換して、発生可能
でかつ要求されるであろうほとんど無限に近い数
の曲線や角を用意するようにしなければならない
からである。
このような問題を解決するために第２番目の一
般的なグループのシステムが開発された。これら
はビツト・マツプ・ラスタ・グラフイツクのシス
テムである。これらのシステムにおいては、表示
装置に表示されるべきドツトパターンに対応した
データパターンが記憶されている。そして必要な
ことは記憶装置をシーケンシヤルにアクセスして
表示用のドツトパターンを読み出すことのみであ
る。このシステムは記憶容量の要請から高価とな
る。しかし、どのような所望のパターンをも記憶
でき、かつパターンの一部でも全部でも即座に変
更できるという利点を有する。
般的なグループのシステムが開発された。これら
はビツト・マツプ・ラスタ・グラフイツクのシス
テムである。これらのシステムにおいては、表示
装置に表示されるべきドツトパターンに対応した
データパターンが記憶されている。そして必要な
ことは記憶装置をシーケンシヤルにアクセスして
表示用のドツトパターンを読み出すことのみであ
る。このシステムは記憶容量の要請から高価とな
る。しかし、どのような所望のパターンをも記憶
でき、かつパターンの一部でも全部でも即座に変
更できるという利点を有する。
ビツト・マツプ・ラスタ表示装置の一例は
“Computer Graphics in Color”（P.B.Denes氏、
Bell Laboratories Record、1974年５月pp139−
146）に見ることができる。このシステムは表示
装置の継続点用のコードを継続するメモリロケー
シヨンに記憶するメモリを使用する。これらのコ
ードは３ビツトを有し、これがカラー情報を決定
する。
“Computer Graphics in Color”（P.B.Denes氏、
Bell Laboratories Record、1974年５月pp139−
146）に見ることができる。このシステムは表示
装置の継続点用のコードを継続するメモリロケー
シヨンに記憶するメモリを使用する。これらのコ
ードは３ビツトを有し、これがカラー情報を決定
する。
米国特許第4070710号はビツト・マツプ・メモ
リが表示用の継続点を蓄えるシステムを開示して
いる。これらの点は、実際、いかなる時点にも十
分に表示され得、それゆえ、メモリ中の種々の初
期アドレスを選択すると、記憶データを変更する
ことなく種々の表示を得ることが可能である。た
とえば、表示画像を水平および垂直の双方に移動
させることができ、またメモリの異なる部分から
のデータを用いて分割画面表示（Split screen
display）を形成できる。
リが表示用の継続点を蓄えるシステムを開示して
いる。これらの点は、実際、いかなる時点にも十
分に表示され得、それゆえ、メモリ中の種々の初
期アドレスを選択すると、記憶データを変更する
ことなく種々の表示を得ることが可能である。た
とえば、表示画像を水平および垂直の双方に移動
させることができ、またメモリの異なる部分から
のデータを用いて分割画面表示（Split screen
display）を形成できる。
最後に米国特許第4149152号である。この特許
はビツト・マツプ・メモリに加えて補助メモリを
含むビツト・マツプ・システムを開示している。
この補助メモリはビツト・マツプ・メモリより小
容量であり、表示上の隣接するドツトエレメント
のドツト色を特定するデータを蓄える。
はビツト・マツプ・メモリに加えて補助メモリを
含むビツト・マツプ・システムを開示している。
この補助メモリはビツト・マツプ・メモリより小
容量であり、表示上の隣接するドツトエレメント
のドツト色を特定するデータを蓄える。
この発明はキヤラクタ発生器およびビツト・マ
ツプの双方のモードの動作を使用できる表示シス
テムを提供することを目的としている。このよう
にすればたとえば多くのオペレータにより使用さ
れるマイクロコンピユータシステムにおいて顕著
な利点を有するからである。幾人かのオペレータ
はグラフイツク適用例用にビツト・マツプ・モー
ドの自由度を享受したいであろうし、他のオペレ
ータは英数字適用例用にキヤラクタ発生モードを
要求するかもしれないからである。
ツプの双方のモードの動作を使用できる表示シス
テムを提供することを目的としている。このよう
にすればたとえば多くのオペレータにより使用さ
れるマイクロコンピユータシステムにおいて顕著
な利点を有するからである。幾人かのオペレータ
はグラフイツク適用例用にビツト・マツプ・モー
ドの自由度を享受したいであろうし、他のオペレ
ータは英数字適用例用にキヤラクタ発生モードを
要求するかもしれないからである。
この発明においては複数の記憶装置を含む表示
システムが提供される。これらの記憶装置を一緒
にアドレスしてビデオ発生器へビツト・マツプ・
データを供給するようにもでき、また１つの記憶
装置をアクセスしてキヤラクタを生成するように
もできる。このキヤラクタは他の記憶装置に対し
アドレスを表示するものである。これらアドレス
から導出されたデータは表示すべきキヤラクタド
ツトパターンと表わす。
システムが提供される。これらの記憶装置を一緒
にアドレスしてビデオ発生器へビツト・マツプ・
データを供給するようにもでき、また１つの記憶
装置をアクセスしてキヤラクタを生成するように
もできる。このキヤラクタは他の記憶装置に対し
アドレスを表示するものである。これらアドレス
から導出されたデータは表示すべきキヤラクタド
ツトパターンと表わす。
第１図のCRT表示システムにおいて、CRT画
面に表示すべき画像を規定するデータは４つのメ
モリMAP０〜MAP３に蓄えられる。典型的には
これらメモリMAP０〜MAP３は各々８ビツト
64Kバイトの容量を有している。このシステムは
通常ビツト・マツプ・ラスタ表示モードで用いら
れる。このモードではメモリに記憶されている各
ビツトが画面上の個々の画素に対応する。各メモ
リは表示のカラー要素の１つを表わすデータを含
んでいる。データは各メモリにつきアドレスユニ
ツト３および４によりアドレス線５および６を介
して指定されたアドレスで書き込みおよび読み出
しをなされる。アドレスユニツト３および４は
CPUおよびCRT制御部からのアドレスを受け取
る。これらアドレスはCPUアドレスバス７上を
時分割多重される。論理回路１０および１１は
CPUデータバスを各メモリMAP０〜MAP３用
のデータ入出力バス１２，１３，１４および１５
に結合してメモリMAP０〜MAP３とCPUとの
間で双方向に伝送が行えるようにしている。これ
ら論理回路１０および１１は伝送されるデータに
関する論理機能を実行するように構成することも
できることに留意されたい。ただし、これらはこ
の発明自体と直接関係を有するものでないのでこ
れらの動作の詳細はさらには説明しない。
面に表示すべき画像を規定するデータは４つのメ
モリMAP０〜MAP３に蓄えられる。典型的には
これらメモリMAP０〜MAP３は各々８ビツト
64Kバイトの容量を有している。このシステムは
通常ビツト・マツプ・ラスタ表示モードで用いら
れる。このモードではメモリに記憶されている各
ビツトが画面上の個々の画素に対応する。各メモ
リは表示のカラー要素の１つを表わすデータを含
んでいる。データは各メモリにつきアドレスユニ
ツト３および４によりアドレス線５および６を介
して指定されたアドレスで書き込みおよび読み出
しをなされる。アドレスユニツト３および４は
CPUおよびCRT制御部からのアドレスを受け取
る。これらアドレスはCPUアドレスバス７上を
時分割多重される。論理回路１０および１１は
CPUデータバスを各メモリMAP０〜MAP３用
のデータ入出力バス１２，１３，１４および１５
に結合してメモリMAP０〜MAP３とCPUとの
間で双方向に伝送が行えるようにしている。これ
ら論理回路１０および１１は伝送されるデータに
関する論理機能を実行するように構成することも
できることに留意されたい。ただし、これらはこ
の発明自体と直接関係を有するものでないのでこ
れらの動作の詳細はさらには説明しない。
制御回路２はCPUおよびCRT制御部からのバ
ス１６上の制御信号およびタイミング信号に応じ
てMAP０〜MAP３用の制御信号を形成してバス
１７上に送る。メモリMAP０〜MAP３はダイナ
ミツク・ランダム・アクセス型であり、それゆえ
行アドレスストローブ（CAS）信号、列アドレ
スストローブ（RAS）信号および書き込みイネ
ーブル（WE）信号を必要とする。CAS信号は線
１８に供給され、RAS信号およびWE信号はそれ
ぞれ線１９および線２０から得られる。制御ユニ
ツトはまたメモリMAP０〜MAP３のリフレツシ
ユ機能も制御する。制御ユニツトはまた行走査信
号をも発生する。この信号はこのシステムがキヤ
ラクタ発生モードで動作しているときにキヤラク
タの種々の走査行を表わすものである。これらに
ついてはのちに詳細に説明されることとなる。こ
れら行走査信号はバス２１を介してアドレス回路
２２に到る。このアドレス回路はメモリMAP０
のデータ出力をも受け取る。後に説明されるよう
に、アドレス回路２２はこのシステムをキヤラク
タ発生モードで使用する際にメモリMAP２をア
ドレスするために採用されている。第１図の最後
の回路はカラー信号発生器２３である。このカラ
ー信号発生器２３は線１２〜１５を介して全メモ
リMAP０〜MAP３から送られてくるデータに応
じてビツト・マツプ・モードでのCRT駆動信号
を形成して出力線２４に送出するものである。ま
た、メモリMAP１およびMAP２からのデータに
応じてキヤラクタ発生モードでのそのような駆動
信号を形成する。GRAPHICS入力線を通じて
CPUから送られてくる制御信号は、システムが
ビツト・マツプ・モードで動作しているときに有
効となつて、これによりアドレス回路４を動作可
能とし、また発生器２３を切り換えて全メモリ
MAP０〜MAP３からの信号を受け取るようにす
る。入力線上の類似の制御信号はア
ドレス回路４を動作可能とし、また発生器２３を
切り換えてメモリMAP１およびMAP２からの入
力のみから信号を受け取る。これはシステムがキ
ヤラクタ発生モードで動作するときである。
ス１６上の制御信号およびタイミング信号に応じ
てMAP０〜MAP３用の制御信号を形成してバス
１７上に送る。メモリMAP０〜MAP３はダイナ
ミツク・ランダム・アクセス型であり、それゆえ
行アドレスストローブ（CAS）信号、列アドレ
スストローブ（RAS）信号および書き込みイネ
ーブル（WE）信号を必要とする。CAS信号は線
１８に供給され、RAS信号およびWE信号はそれ
ぞれ線１９および線２０から得られる。制御ユニ
ツトはまたメモリMAP０〜MAP３のリフレツシ
ユ機能も制御する。制御ユニツトはまた行走査信
号をも発生する。この信号はこのシステムがキヤ
ラクタ発生モードで動作しているときにキヤラク
タの種々の走査行を表わすものである。これらに
ついてはのちに詳細に説明されることとなる。こ
れら行走査信号はバス２１を介してアドレス回路
２２に到る。このアドレス回路はメモリMAP０
のデータ出力をも受け取る。後に説明されるよう
に、アドレス回路２２はこのシステムをキヤラク
タ発生モードで使用する際にメモリMAP２をア
ドレスするために採用されている。第１図の最後
の回路はカラー信号発生器２３である。このカラ
ー信号発生器２３は線１２〜１５を介して全メモ
リMAP０〜MAP３から送られてくるデータに応
じてビツト・マツプ・モードでのCRT駆動信号
を形成して出力線２４に送出するものである。ま
た、メモリMAP１およびMAP２からのデータに
応じてキヤラクタ発生モードでのそのような駆動
信号を形成する。GRAPHICS入力線を通じて
CPUから送られてくる制御信号は、システムが
ビツト・マツプ・モードで動作しているときに有
効となつて、これによりアドレス回路４を動作可
能とし、また発生器２３を切り換えて全メモリ
MAP０〜MAP３からの信号を受け取るようにす
る。入力線上の類似の制御信号はア
ドレス回路４を動作可能とし、また発生器２３を
切り換えてメモリMAP１およびMAP２からの入
力のみから信号を受け取る。これはシステムがキ
ヤラクタ発生モードで動作するときである。
カラー発生器を詳細に説明するのに先立つて、
このシステムのビツト・マツプ・モードおよびキ
ヤラクタ発生モードにおける動作の全般的な概念
について触れておこう。
このシステムのビツト・マツプ・モードおよびキ
ヤラクタ発生モードにおける動作の全般的な概念
について触れておこう。
ビツト・マツプ・モードにおいては、メモリ
MAP０〜MAP３の各々が当初に表示ペルの各々
の単一色要素を表わすビツトマツプで満たされて
いる。このデータは８ビツトのバイトとして蓄え
られ、１バイトずつ順次読み出される。このデー
タの各々は８つの継続したペルを表わす。ビツ
ト・マツプ・メモリMAP０〜MAP３の各々の対
応するロケーシヨンは同時に読み出しを受け、各
アクセスごとに読み出された４バイトにシリアル
化されて４つのビツトストリームを形成する。こ
れらビツトストリームの各々の対応するビツトは
４ビツトのアドレスとしてカラー発生器２３中の
カラー・パレツト・テーブルに供給される。この
テーブルは16個の６ビツト長のレジスタを具備す
る。アドレスの４ビツトの組合せごとにパレツト
レジスタのうちの１つが６ビツトのパラレル出力
をカラー発生器回路に供給する。このような入力
に応じてカラー発生器は赤、緑および青のCRT
駆動信号を形成する。もちろん、赤、緑および青
の駆動信号のかわりに種々の濃度のモノクロ信号
または色違い信号を生成することもできる。ただ
し、説明の便宜上、ここでの説明は、赤、緑およ
び青の信号を生成して直接にRRTモニタを駆動
する場合に制約されることとなる。
MAP０〜MAP３の各々が当初に表示ペルの各々
の単一色要素を表わすビツトマツプで満たされて
いる。このデータは８ビツトのバイトとして蓄え
られ、１バイトずつ順次読み出される。このデー
タの各々は８つの継続したペルを表わす。ビツ
ト・マツプ・メモリMAP０〜MAP３の各々の対
応するロケーシヨンは同時に読み出しを受け、各
アクセスごとに読み出された４バイトにシリアル
化されて４つのビツトストリームを形成する。こ
れらビツトストリームの各々の対応するビツトは
４ビツトのアドレスとしてカラー発生器２３中の
カラー・パレツト・テーブルに供給される。この
テーブルは16個の６ビツト長のレジスタを具備す
る。アドレスの４ビツトの組合せごとにパレツト
レジスタのうちの１つが６ビツトのパラレル出力
をカラー発生器回路に供給する。このような入力
に応じてカラー発生器は赤、緑および青のCRT
駆動信号を形成する。もちろん、赤、緑および青
の駆動信号のかわりに種々の濃度のモノクロ信号
または色違い信号を生成することもできる。ただ
し、説明の便宜上、ここでの説明は、赤、緑およ
び青の信号を生成して直接にRRTモニタを駆動
する場合に制約されることとなる。
カラーパレツトシステムをより詳細に知るに
は、上述の“Computer Graphics in Color”を
参照してもよい。これによれば、カラーパレツト
部中の種々のレジスタを選択して種々の出力を供
給できるのみでなく各レジスタの内容も変更する
ことが可能であることがわかる。このことは要求
してなされる。以上のことは第１図のシステムに
おいてはCPUデータバス９をカラー発生器２３
に結合させていることから示される。カラーパレ
ツト部中の各レジスタは６ビツト長であるから、
各レジスタは64個の異なつたカラー出力ごとにセ
ツトされ得る。
は、上述の“Computer Graphics in Color”を
参照してもよい。これによれば、カラーパレツト
部中の種々のレジスタを選択して種々の出力を供
給できるのみでなく各レジスタの内容も変更する
ことが可能であることがわかる。このことは要求
してなされる。以上のことは第１図のシステムに
おいてはCPUデータバス９をカラー発生器２３
に結合させていることから示される。カラーパレ
ツト部中の各レジスタは６ビツト長であるから、
各レジスタは64個の異なつたカラー出力ごとにセ
ツトされ得る。
そして、ビツト・マツプ・モードにおいては、
メモリMAP０〜MAP３は一緒にアドレスされて
１バイトのデータが生成され、この１バイトのデ
ータから８ペルのデータグループが生成される。
メモリMAP０〜MAP３は一緒にアドレスされて
１バイトのデータが生成され、この１バイトのデ
ータから８ペルのデータグループが生成される。
キヤラクタ発生モードにおいては、CRT画面
の画像を表わすビツトマツプを蓄えるかわりに、
第２番目のメモリ中の多数のキヤラクタマツプ領
域が表示されるべき単一のキヤラクタの形をそれ
ぞれ規定する。さらに、順次表示されるよう選択
されるべきキヤラクタの16進表示または２進表示
が第１番目のメモリに蓄えられる。動作について
説明しよう。これらメモリの各々は対応するキヤ
ラクタマツプ領域のアドレスを形成する。このア
ドレスの内容は読み出されてCRT入力データが
与えられる。実際には、第１メモリからの２進キ
ヤラクタの線を読み出し、キヤラクタの第１走査
線用のデータを第２メモリから得、そののち２進
キヤラクタが継続する走査線につき再び読み出さ
れていく。このシステムは通常ビツト・マツプ・
システムに較べ記憶の点で経済的である。キヤラ
クタがデイスプレイに繰り返し表わされても各キ
ヤラクタに対するキヤラクタマツプ情報は１度だ
け蓄えられればよいからである。この発明で採用
するキヤラクタ発生モード装置は第２図において
簡略化されて示されている。メモリMAP３は用
いられず、それゆえ第２図には含まれていない点
に留意されたい。メモリMAP０およびMAP１は
バス５を介してアドレスユニツト３によりアドレ
スされる。メモリMAP２は、いま、メモリMAP
０の出力とともに線２１を介して制御ユニツト３
の行走査出力によつてアドレスされる。これらの
出力はアドレスユニツト２２で結合されてメモリ
MAP２のアドレスが形成される。この結果とし
て、メモリMAP０およびMAP１がアドレスされ
るときに、このメモリMAP１からの８ビツトバ
イトがカラー発生器２３中のラツチ・マルチプレ
クサに供給される。メモリMAP０のデータ（単
一のキヤラクタを表示する）は行走査データと連
結されてメモリMAP２がアドレスされる。メモ
リMAP２の出力データはシリアル化され、上述
ラツチ・マルチプレクサを切り換えるのに用いら
れる。この切り換えによつてメモリMAP１から
のバイトをなす上位または下位４ビツトが供給さ
れてメモリMAP２のバイトの各ビツトごとに１
度カラーパレツトレジスタがアドレスされる。も
ちろんこのプロセスはキヤラクタ行の各キヤラク
タごとそしてこの行の各CRT行走査ごとに続け
られる。それゆえ、メモリMAP２はキヤラクタ
の形状を規定し、メモリMAP１はキヤラクタお
よびその背景の各々に対する実現可能な色を規定
する。
の画像を表わすビツトマツプを蓄えるかわりに、
第２番目のメモリ中の多数のキヤラクタマツプ領
域が表示されるべき単一のキヤラクタの形をそれ
ぞれ規定する。さらに、順次表示されるよう選択
されるべきキヤラクタの16進表示または２進表示
が第１番目のメモリに蓄えられる。動作について
説明しよう。これらメモリの各々は対応するキヤ
ラクタマツプ領域のアドレスを形成する。このア
ドレスの内容は読み出されてCRT入力データが
与えられる。実際には、第１メモリからの２進キ
ヤラクタの線を読み出し、キヤラクタの第１走査
線用のデータを第２メモリから得、そののち２進
キヤラクタが継続する走査線につき再び読み出さ
れていく。このシステムは通常ビツト・マツプ・
システムに較べ記憶の点で経済的である。キヤラ
クタがデイスプレイに繰り返し表わされても各キ
ヤラクタに対するキヤラクタマツプ情報は１度だ
け蓄えられればよいからである。この発明で採用
するキヤラクタ発生モード装置は第２図において
簡略化されて示されている。メモリMAP３は用
いられず、それゆえ第２図には含まれていない点
に留意されたい。メモリMAP０およびMAP１は
バス５を介してアドレスユニツト３によりアドレ
スされる。メモリMAP２は、いま、メモリMAP
０の出力とともに線２１を介して制御ユニツト３
の行走査出力によつてアドレスされる。これらの
出力はアドレスユニツト２２で結合されてメモリ
MAP２のアドレスが形成される。この結果とし
て、メモリMAP０およびMAP１がアドレスされ
るときに、このメモリMAP１からの８ビツトバ
イトがカラー発生器２３中のラツチ・マルチプレ
クサに供給される。メモリMAP０のデータ（単
一のキヤラクタを表示する）は行走査データと連
結されてメモリMAP２がアドレスされる。メモ
リMAP２の出力データはシリアル化され、上述
ラツチ・マルチプレクサを切り換えるのに用いら
れる。この切り換えによつてメモリMAP１から
のバイトをなす上位または下位４ビツトが供給さ
れてメモリMAP２のバイトの各ビツトごとに１
度カラーパレツトレジスタがアドレスされる。も
ちろんこのプロセスはキヤラクタ行の各キヤラク
タごとそしてこの行の各CRT行走査ごとに続け
られる。それゆえ、メモリMAP２はキヤラクタ
の形状を規定し、メモリMAP１はキヤラクタお
よびその背景の各々に対する実現可能な色を規定
する。
第３図は第１図のカラー発生器２３の詳細なブ
ロツク図であり、ビツト・マツプおよびキヤラク
タ発生モードの双方の動作制御を示している。こ
のカラー発生器２３は４つのシフトレジスタ６０
〜６３を含み、これらはメモリMAP０〜MAP３
からバス１２〜１５を介して送出されるデータバ
イトを受け取るように接続されている。ビツト・
マツプ・モードにおいては、GRAPHICS線は持
ち上げられ、それゆえ、ANDゲート６４〜６７
をイネーブルにしている。したがつて、シフトレ
ジスタがドツトクロツクパルスによつて歩進させ
られると、メモリMAP０〜MAP３から同時に受
け取られた４バイトがシリアル化されて４つのビ
ツトストリームが形成される。この場合ドツトク
ロツクパルスのタイミングは表示装置の走査のド
ツトタイミングと一致している。これらビツトス
トリームは一体でカラーパレツトレジスタシステ
ム６９用の４ビツトアドレスをなす。このような
アドレスに応じてこのレジスタの６ビツト出力が
カラー信号発生回路７０に供給される。このカラ
ー信号発生回路７０は出力線２４を介して継続し
たペルデータをCRTに送る。ここで、ビツト・
マツプ・モードにおいてはラツチ・マルチプレク
サ６８がデイスエーブルのままであることに留意
されたい。これは信号がないからで
ある。キヤラクタ発生モードにおいては、
GRAPHIC信号が供給されないので、ANDゲー
ト６４〜６７のすべてが閉じられる（デイスエー
ブル）。したがつて、シフトレジスタ６０〜６３
の出力はカラーパレツトシステムには供給されな
い。ラツチ・マルチプレクサ６８はここで
GRAPHICS信号によりイネーブルされる。そう
すると、まず始めに、メモリMAP１からのデー
タがパラレルにラツチ・マルチプレクサ６８に入
力される。このとき、もちろんメモリMAP２が
メモリMAP０のデータによつてアドレスされて
いる。メモリMAP２のデータはシフトレジスタ
６２によつてシリアル化され、そののちシリアル
制御ビツトとしてCRTドツトクロツクのレート
でマルチプレクサ６８に供給される。これらの信
号はマルチプレクサ６８を切り換えてその中にあ
るバイトの上位４ビツトまたは下位４ビツトを送
出され、カラーパレツトレジスタシステム６９を
アドレスする。換言すれば、シフトレジスタから
の“１”のシンボルの各々が２つのアドレスのう
ちの１方を発生し、また“０”のシンボルの各々
がこれら２つのアドレスのうちの他方を発生す
る。
ロツク図であり、ビツト・マツプおよびキヤラク
タ発生モードの双方の動作制御を示している。こ
のカラー発生器２３は４つのシフトレジスタ６０
〜６３を含み、これらはメモリMAP０〜MAP３
からバス１２〜１５を介して送出されるデータバ
イトを受け取るように接続されている。ビツト・
マツプ・モードにおいては、GRAPHICS線は持
ち上げられ、それゆえ、ANDゲート６４〜６７
をイネーブルにしている。したがつて、シフトレ
ジスタがドツトクロツクパルスによつて歩進させ
られると、メモリMAP０〜MAP３から同時に受
け取られた４バイトがシリアル化されて４つのビ
ツトストリームが形成される。この場合ドツトク
ロツクパルスのタイミングは表示装置の走査のド
ツトタイミングと一致している。これらビツトス
トリームは一体でカラーパレツトレジスタシステ
ム６９用の４ビツトアドレスをなす。このような
アドレスに応じてこのレジスタの６ビツト出力が
カラー信号発生回路７０に供給される。このカラ
ー信号発生回路７０は出力線２４を介して継続し
たペルデータをCRTに送る。ここで、ビツト・
マツプ・モードにおいてはラツチ・マルチプレク
サ６８がデイスエーブルのままであることに留意
されたい。これは信号がないからで
ある。キヤラクタ発生モードにおいては、
GRAPHIC信号が供給されないので、ANDゲー
ト６４〜６７のすべてが閉じられる（デイスエー
ブル）。したがつて、シフトレジスタ６０〜６３
の出力はカラーパレツトシステムには供給されな
い。ラツチ・マルチプレクサ６８はここで
GRAPHICS信号によりイネーブルされる。そう
すると、まず始めに、メモリMAP１からのデー
タがパラレルにラツチ・マルチプレクサ６８に入
力される。このとき、もちろんメモリMAP２が
メモリMAP０のデータによつてアドレスされて
いる。メモリMAP２のデータはシフトレジスタ
６２によつてシリアル化され、そののちシリアル
制御ビツトとしてCRTドツトクロツクのレート
でマルチプレクサ６８に供給される。これらの信
号はマルチプレクサ６８を切り換えてその中にあ
るバイトの上位４ビツトまたは下位４ビツトを送
出され、カラーパレツトレジスタシステム６９を
アドレスする。換言すれば、シフトレジスタから
の“１”のシンボルの各々が２つのアドレスのう
ちの１方を発生し、また“０”のシンボルの各々
がこれら２つのアドレスのうちの他方を発生す
る。
第４図はストレージマツプ用のアドレス装置の
より詳細なブロツク図である。便宜上、メモリ
MAP０〜MAP２のみ示している。図に示すよう
に、各メモリMAP０〜MAP２はダイナミツク・
ランダム・アクセス・メモリである。このような
メモリに通常であるように、データイン・データ
アウト入力（Ｄ IN／OUT）、書き込みイネー
ブル（WE）入力、行アドレスストローブ
（RAS）入力、列アドレスストローブ（CAS）入
力および８ビツトアドレス入力（Ａ）を具備して
いる。ここでＤ IN／OUT入力は８ビツトコネ
クタを有する。各メモリMAP０〜MAP２は２つ
の継続した８ビツトバイトとして入力Ａに供給さ
れる16ビツトアドレスによつてアクセスされる。
第１番目のバイトはRAS入力に対応して供給さ
れてメモリMAP０〜MAP２にラツチされ、第２
番目のバイトはCAS入力とともに供給され、こ
れによつてアドレスが完結される。RASおよび
CAS信号はタイミング制御システム２によつて
形成され線３１〜３４を介してメモリMAP０〜
MAP２に案内される。メモリMAP０および
MAP１用のアドレスは、バス７を介してCPUま
たはCRT制御部の入力アドレス信号に応じてア
ドレスユニツト３，４によつて発生させられ、そ
ののちバス５を介してこれらメモリMAP０およ
びMAP１に送出される。ビツト・マツプ・モー
ドにおいては、メモリMAP２用のアドレスはバ
ス６に沿つてアドレスユニツト３，４から供給さ
れる。キヤラクタ発生モードにおいては、行走査
信号が制御ユニツト２からバス２１を介してラツ
チ・マルチプレクサ２２へと通過していき、この
ラツチ・マルチプレクサ２２においてこれら行走
査信号がメモリMAP０のデータ出力と結合され
る。こののちメモリMAP２がアドレスされる。
上述したように、ラツチ・マルチプレクサ２２は
システムがキヤラクタ発生モードで動作している
ときに用いられ、またCPUから線４０を介して
送られる（低レベル）によつてイネ
ーブルとされる。ビツト・マツプ・ラスタ表示モ
ードで動作しているときには、線５および６のア
ドレスは同一である。
より詳細なブロツク図である。便宜上、メモリ
MAP０〜MAP２のみ示している。図に示すよう
に、各メモリMAP０〜MAP２はダイナミツク・
ランダム・アクセス・メモリである。このような
メモリに通常であるように、データイン・データ
アウト入力（Ｄ IN／OUT）、書き込みイネー
ブル（WE）入力、行アドレスストローブ
（RAS）入力、列アドレスストローブ（CAS）入
力および８ビツトアドレス入力（Ａ）を具備して
いる。ここでＤ IN／OUT入力は８ビツトコネ
クタを有する。各メモリMAP０〜MAP２は２つ
の継続した８ビツトバイトとして入力Ａに供給さ
れる16ビツトアドレスによつてアクセスされる。
第１番目のバイトはRAS入力に対応して供給さ
れてメモリMAP０〜MAP２にラツチされ、第２
番目のバイトはCAS入力とともに供給され、こ
れによつてアドレスが完結される。RASおよび
CAS信号はタイミング制御システム２によつて
形成され線３１〜３４を介してメモリMAP０〜
MAP２に案内される。メモリMAP０および
MAP１用のアドレスは、バス７を介してCPUま
たはCRT制御部の入力アドレス信号に応じてア
ドレスユニツト３，４によつて発生させられ、そ
ののちバス５を介してこれらメモリMAP０およ
びMAP１に送出される。ビツト・マツプ・モー
ドにおいては、メモリMAP２用のアドレスはバ
ス６に沿つてアドレスユニツト３，４から供給さ
れる。キヤラクタ発生モードにおいては、行走査
信号が制御ユニツト２からバス２１を介してラツ
チ・マルチプレクサ２２へと通過していき、この
ラツチ・マルチプレクサ２２においてこれら行走
査信号がメモリMAP０のデータ出力と結合され
る。こののちメモリMAP２がアドレスされる。
上述したように、ラツチ・マルチプレクサ２２は
システムがキヤラクタ発生モードで動作している
ときに用いられ、またCPUから線４０を介して
送られる（低レベル）によつてイネ
ーブルとされる。ビツト・マツプ・ラスタ表示モ
ードで動作しているときには、線５および６のア
ドレスは同一である。
データはバス１２〜１４を介してメモリMAP
０〜MAP２に書き込みまた読み出される。これ
らバス１２〜１４は論理回路１０，１１に接続さ
れCPUおよびメモリMAP０〜MAP２の間のデ
ータ伝送を行うようになつている。これらバス１
２〜１４はまたそれぞれバス４５〜４７に結合さ
れ、これらバス４５〜４７が第３図のシリアル化
回路すなわちシフトレジスタ６０〜６２に接続さ
れ、CRT駆動信号をカラーパレツトレジスタを
通じて発生させるようになつている。バス４５は
またメモリMAP０の入力をラツチ・マルチプレ
クサ２２に供給する。メモリMAP０〜MAP２の
読み出し、書き込みの選択は読み出し・書き込み
入力線４８からWE入力に供給される信号によつ
て決定される。
０〜MAP２に書き込みまた読み出される。これ
らバス１２〜１４は論理回路１０，１１に接続さ
れCPUおよびメモリMAP０〜MAP２の間のデ
ータ伝送を行うようになつている。これらバス１
２〜１４はまたそれぞれバス４５〜４７に結合さ
れ、これらバス４５〜４７が第３図のシリアル化
回路すなわちシフトレジスタ６０〜６２に接続さ
れ、CRT駆動信号をカラーパレツトレジスタを
通じて発生させるようになつている。バス４５は
またメモリMAP０の入力をラツチ・マルチプレ
クサ２２に供給する。メモリMAP０〜MAP２の
読み出し、書き込みの選択は読み出し・書き込み
入力線４８からWE入力に供給される信号によつ
て決定される。
第５図は第１図および第４図のラツチ・マルチ
プレクサ２２の詳細を示す。このシステムは２つ
のラツチ５０および５１を有する。これらラツチ
５０および５１の各々は８データ入力、イネーブ
ル入力、クロツク入力および８データ出力を具備
する。ラツチ５０は、その入力として、５つの行
走査入力RS０〜RS４およびメモリMAP０から
の２つのアドレス、すなわちMOD０および
MOD１を受け取る。ラツチ５１は残りのアドレ
ス入力MOD２〜MOD７をメモリMAM０から受
け取る。ラツチ５０において残りの１データ入力
は接地され、ラツチ５１においては残りの２デー
タ入力は接地されている。これは図示のとおりで
ある。それゆえ、上に示されたように、具体的に
は第２図について示されたように、この回路は13
ビツトの入力に応答し、この13ビツトの入力は
CLOCK入力によつてラツチに一時記憶されるも
のである。ラツチ５０および５１はそれぞれ線５
２および５３を介して供給されるイネーブル信号
に応答してその中のデータを読み出す。これらの
線５２および５３はインバータ５４および３つの
AND回路５５，５６および５７を有する論理回
路によつて付勢される。これら論理回路は
GRAPHICS入力、CRT／入力、MUXおよ
び入力に応答する。これら入力はすべて制
御回路２（第１図）によつて形成される。
GRAPHICS線はシステムがビツト・マツプ・ラ
スタ走査モード動作しているときに持ち上げら
れ、システムがキヤラクタ発生モードで動作して
いるときに下げられる。CPT／CPU線はメモリ
がデータをCRTに送出しているときに高レベル
となり、メモリがCPUと通信を行つているとき
に低レベルとなる。MUXおよびMUXはラツチ
５０および５１をイネーブルにする順序にあわせ
て高レベルおよび低レベル間で交番し、出力線５
８を介してメモリMAP２に順序８ビツトの出力
アドレスを与える。それゆえ、表示システムがキ
ヤラクタ発生モードであつて（GRAPHICS入力
低）、信号をCRT（CRT／CPU）線に供給してい
るときには、ANDゲート５５が高レベルの出力
を生じる。そして、MUX入力に応じてANDゲ
ート５７が信号を線５２に供給し、ラツチ５０を
イネーブルとなして第１番目の８ビツトバイトを
メモリMAP２に供給する。このメモリMAP２用
の16ビツトのアドレスの他の部分はそののち入力
MUXが高レベルに立ち上がつたときに後続す
る。
プレクサ２２の詳細を示す。このシステムは２つ
のラツチ５０および５１を有する。これらラツチ
５０および５１の各々は８データ入力、イネーブ
ル入力、クロツク入力および８データ出力を具備
する。ラツチ５０は、その入力として、５つの行
走査入力RS０〜RS４およびメモリMAP０から
の２つのアドレス、すなわちMOD０および
MOD１を受け取る。ラツチ５１は残りのアドレ
ス入力MOD２〜MOD７をメモリMAM０から受
け取る。ラツチ５０において残りの１データ入力
は接地され、ラツチ５１においては残りの２デー
タ入力は接地されている。これは図示のとおりで
ある。それゆえ、上に示されたように、具体的に
は第２図について示されたように、この回路は13
ビツトの入力に応答し、この13ビツトの入力は
CLOCK入力によつてラツチに一時記憶されるも
のである。ラツチ５０および５１はそれぞれ線５
２および５３を介して供給されるイネーブル信号
に応答してその中のデータを読み出す。これらの
線５２および５３はインバータ５４および３つの
AND回路５５，５６および５７を有する論理回
路によつて付勢される。これら論理回路は
GRAPHICS入力、CRT／入力、MUXおよ
び入力に応答する。これら入力はすべて制
御回路２（第１図）によつて形成される。
GRAPHICS線はシステムがビツト・マツプ・ラ
スタ走査モード動作しているときに持ち上げら
れ、システムがキヤラクタ発生モードで動作して
いるときに下げられる。CPT／CPU線はメモリ
がデータをCRTに送出しているときに高レベル
となり、メモリがCPUと通信を行つているとき
に低レベルとなる。MUXおよびMUXはラツチ
５０および５１をイネーブルにする順序にあわせ
て高レベルおよび低レベル間で交番し、出力線５
８を介してメモリMAP２に順序８ビツトの出力
アドレスを与える。それゆえ、表示システムがキ
ヤラクタ発生モードであつて（GRAPHICS入力
低）、信号をCRT（CRT／CPU）線に供給してい
るときには、ANDゲート５５が高レベルの出力
を生じる。そして、MUX入力に応じてANDゲ
ート５７が信号を線５２に供給し、ラツチ５０を
イネーブルとなして第１番目の８ビツトバイトを
メモリMAP２に供給する。このメモリMAP２用
の16ビツトのアドレスの他の部分はそののち入力
MUXが高レベルに立ち上がつたときに後続す
る。
動作について説明しよう。CRTに表示される
べき一行のキヤラクタに対して、第１番目のキヤ
ラクタ位置のアドレスがメモリMAP０に供給さ
れる。このメモリMAP０はMOD０〜MOD７で
応答し、そののちこれら出力は表示されるべきキ
ヤラクタにつきメモリMAP２中へとオフセツト
させられる。第１番目の走査線に対して行走査入
力RS０〜RS４はすべて低レベルである。ラツチ
５０および５１は線５２および５３に送られる信
号によつて順番に読み出されてアドレスが行われ
これによつて選択キヤラクタの上部走査線に応じ
たメモリMAP２からバイトロケーシヨンが記憶
されるようにする。こののち、この行の残りのキ
ヤラクタについての位置アドレスが順次にメモリ
MAP０に供給される。メモリMAP０はMOD０
〜MOD７で応答し、これらはオフセツトされて
メモリMAP２に入力される。ラツチ５０および
５１の入力が入力RS０〜RS４について上述のま
まとなつているからである。それゆえ、キヤラク
タ行中の最上部線用のデータがCRTの第１走査
期間中に読み出される。この動作はそののち第２
番目の走査線につき繰返される。ただし線RS０
は高レベルに立ち上げられる点は別である。線
RS１〜RS４は低いままである。第３番目の走査
線については、線RS１が高レベルに立ち上がる。
このことは最終走査線まで同様に続けられる。キ
ヤラクタ組がキヤラクタごとに８×12ドツトを持
つとすれば、最終走査線では線RS３、RS１およ
びRS０が高レベルとなる。そののち、この動作
が表示されるべき継続キヤラクタ行の各々につき
繰返される。ただし、新たなキヤラクタ行の各々
について新しい位置アドレスの組がメモリMAP
０に供給され、このメモリMAP０が新たなオフ
セツトアドレスをMOD０〜MOD７に送出する。
べき一行のキヤラクタに対して、第１番目のキヤ
ラクタ位置のアドレスがメモリMAP０に供給さ
れる。このメモリMAP０はMOD０〜MOD７で
応答し、そののちこれら出力は表示されるべきキ
ヤラクタにつきメモリMAP２中へとオフセツト
させられる。第１番目の走査線に対して行走査入
力RS０〜RS４はすべて低レベルである。ラツチ
５０および５１は線５２および５３に送られる信
号によつて順番に読み出されてアドレスが行われ
これによつて選択キヤラクタの上部走査線に応じ
たメモリMAP２からバイトロケーシヨンが記憶
されるようにする。こののち、この行の残りのキ
ヤラクタについての位置アドレスが順次にメモリ
MAP０に供給される。メモリMAP０はMOD０
〜MOD７で応答し、これらはオフセツトされて
メモリMAP２に入力される。ラツチ５０および
５１の入力が入力RS０〜RS４について上述のま
まとなつているからである。それゆえ、キヤラク
タ行中の最上部線用のデータがCRTの第１走査
期間中に読み出される。この動作はそののち第２
番目の走査線につき繰返される。ただし線RS０
は高レベルに立ち上げられる点は別である。線
RS１〜RS４は低いままである。第３番目の走査
線については、線RS１が高レベルに立ち上がる。
このことは最終走査線まで同様に続けられる。キ
ヤラクタ組がキヤラクタごとに８×12ドツトを持
つとすれば、最終走査線では線RS３、RS１およ
びRS０が高レベルとなる。そののち、この動作
が表示されるべき継続キヤラクタ行の各々につき
繰返される。ただし、新たなキヤラクタ行の各々
について新しい位置アドレスの組がメモリMAP
０に供給され、このメモリMAP０が新たなオフ
セツトアドレスをMOD０〜MOD７に送出する。
RS０〜RS４入力を２進カウンタで形成するこ
とも、もちろん可能である。このカウンタは予め
定められた値までCRTの帰線期間ごとにインク
レメントされ、この値に達したのちゼロにリセツ
トされるものである。上述の動作においては11の
カウント（それにゼロが加わる）が説明されたけ
れども、５本のRS線がラツチ５０に接線されて
いるのでキヤラクタ行あたり32（25）本の走査線
を採用し得ることは明らかである。さらに、１キ
ヤラクタの走査線中の行ドツトを８以上にするこ
ともできる。たとえば、各キヤラクタごとにメモ
リMAP２からの２出力バイトを用い、またRS０
〜RS４線を全面的に利用すれば、16×32ドツト
のキヤラクタを表示することができる。また、第
４図においては接地されているラツチ５０および
５１の入力のうちの少なくとも１つを用いてRS
入力を受け取るようにすれば、これらRS入力は
８個まで増加されることができるであろうし、そ
うすれば256までの本数の走査線が各キヤラクタ
をカバーするようにできることも明らかである。
また、かわりに、もしMAP０が16ビツトであれ
ば、このメモリMAP０からの全MOD線を利用
してより多くのキヤラクタを揃えることができる
であろう。
とも、もちろん可能である。このカウンタは予め
定められた値までCRTの帰線期間ごとにインク
レメントされ、この値に達したのちゼロにリセツ
トされるものである。上述の動作においては11の
カウント（それにゼロが加わる）が説明されたけ
れども、５本のRS線がラツチ５０に接線されて
いるのでキヤラクタ行あたり32（25）本の走査線
を採用し得ることは明らかである。さらに、１キ
ヤラクタの走査線中の行ドツトを８以上にするこ
ともできる。たとえば、各キヤラクタごとにメモ
リMAP２からの２出力バイトを用い、またRS０
〜RS４線を全面的に利用すれば、16×32ドツト
のキヤラクタを表示することができる。また、第
４図においては接地されているラツチ５０および
５１の入力のうちの少なくとも１つを用いてRS
入力を受け取るようにすれば、これらRS入力は
８個まで増加されることができるであろうし、そ
うすれば256までの本数の走査線が各キヤラクタ
をカバーするようにできることも明らかである。
また、かわりに、もしMAP０が16ビツトであれ
ば、このメモリMAP０からの全MOD線を利用
してより多くのキヤラクタを揃えることができる
であろう。
まとめて言えば、上述説明のものはラスタ走査
表示装置の表示を行うシステムである。このシス
テムは複数のメモリを採用し、１つのモードにお
いてはこれらメモリが同時にアクセスされて各メ
モリ中のビツトマツプからCRT駆動信号を生成
する。他のモードでは、１つのメモリを用いて他
のメモリのアドレツシングを行う。この他のメモ
リはキヤラクタ情報を内包し、このキヤラクタ情
報がCRT駆動信号を生成するのに用いられる。
表示装置の表示を行うシステムである。このシス
テムは複数のメモリを採用し、１つのモードにお
いてはこれらメモリが同時にアクセスされて各メ
モリ中のビツトマツプからCRT駆動信号を生成
する。他のモードでは、１つのメモリを用いて他
のメモリのアドレツシングを行う。この他のメモ
リはキヤラクタ情報を内包し、このキヤラクタ情
報がCRT駆動信号を生成するのに用いられる。
なお、この発明は上述実施例に限定されるもの
ではなく、その趣旨を逸脱しない範囲で種々変更
が可能である。
ではなく、その趣旨を逸脱しない範囲で種々変更
が可能である。
この発明はキヤラクタ発生器およびビツト・マ
ツプの双方のモードの動作を使用できる表示シス
テムを実現する。このことはたとえば多くのオペ
レータにより使用されるマイクロコンピユータシ
ステムにおいて顕著な利点を有する。幾人かのオ
ペレータはグラフイツク適用例用にビツトマツプ
モードの自由度を享受したいであろうし、他のオ
ペレータは英数字適用例用にキヤラクタ発生モー
ドを要求するかもしれない。メモリをビツトマツ
プあるいはキヤラクタ発生用として選択的に使用
しこのような自由度を提供するような従来例は、
知り得る範囲では存在しない。
ツプの双方のモードの動作を使用できる表示シス
テムを実現する。このことはたとえば多くのオペ
レータにより使用されるマイクロコンピユータシ
ステムにおいて顕著な利点を有する。幾人かのオ
ペレータはグラフイツク適用例用にビツトマツプ
モードの自由度を享受したいであろうし、他のオ
ペレータは英数字適用例用にキヤラクタ発生モー
ドを要求するかもしれない。メモリをビツトマツ
プあるいはキヤラクタ発生用として選択的に使用
しこのような自由度を提供するような従来例は、
知り得る範囲では存在しない。
第１図はこの発明の一実施例を示すブロツク
図、第２図はキヤラクタ発生モードにおける第１
図実施例を説明するブロツク図、第３図は第１図
のカラー発生器を詳細に示すブロツク図、第４図
は第１図のアドレスシステムを詳細に示すブロツ
ク図、第５図は第１図のラツチ・マルチプレクサ
を詳細に示すブロツク図である。 MAP０〜MAP３……メモリ、３，４……アド
レスユニツト、２２……ラツチ・マルチプレク
サ、２３……カラー発生器。
図、第２図はキヤラクタ発生モードにおける第１
図実施例を説明するブロツク図、第３図は第１図
のカラー発生器を詳細に示すブロツク図、第４図
は第１図のアドレスシステムを詳細に示すブロツ
ク図、第５図は第１図のラツチ・マルチプレクサ
を詳細に示すブロツク図である。 MAP０〜MAP３……メモリ、３，４……アド
レスユニツト、２２……ラツチ・マルチプレク
サ、２３……カラー発生器。
Claims (1)
- 【特許請求の範囲】 １ 表示データを蓄える複数のメモリと、 上記メモリをラスタ走査ビデオ信号発生器に結
合して表示装置用のビデオ信号を生成する結合手
段と、 上記メモリをアドレスして上記ラスタ走査ビデ
オ信号発生器へデータを選択転送するアドレス手
段とを有し、 上記アドレス手段は上記メモリの各々の中の対
応するロケーシヨンをアクセスして上記メモリの
各々から同時に上記ラスタ走査ビデオ信号発生器
にデータを転送する第１のモードと、 上記メモリのうちの第１のメモリの中のロケー
シヨンをアクセスしてこの第１のメモリからのデ
ータを上記メモリのうちの第２のメモリの中のア
ドレスロケーシヨンに結合して上記ラスタ走査ビ
デオ信号発生器へ転送するデータを選択する第２
のモードとで択一的に動作し得るようにしたこと
を特徴とするラスタ走査表示システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/522,895 US4580135A (en) | 1983-08-12 | 1983-08-12 | Raster scan display system |
| US522895 | 1983-08-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049390A JPS6049390A (ja) | 1985-03-18 |
| JPH0222959B2 true JPH0222959B2 (ja) | 1990-05-22 |
Family
ID=24082820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077673A Granted JPS6049390A (ja) | 1983-08-12 | 1984-04-19 | ラスタ走査表示システム |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US4580135A (ja) |
| EP (1) | EP0139093B1 (ja) |
| JP (1) | JPS6049390A (ja) |
| KR (1) | KR890003178B1 (ja) |
| AR (1) | AR241370A1 (ja) |
| AT (1) | ATE57034T1 (ja) |
| AU (1) | AU569315B2 (ja) |
| BR (1) | BR8403987A (ja) |
| CA (1) | CA1224291A (ja) |
| DE (1) | DE3483301D1 (ja) |
| ES (1) | ES8507707A1 (ja) |
| HK (1) | HK9591A (ja) |
| MX (1) | MX156485A (ja) |
| SG (1) | SG101990G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0543108A (ja) * | 1991-08-09 | 1993-02-23 | Bunshiyoudou Seiki Kk | 縦型丁合機に於ける用紙送り装置 |
Families Citing this family (20)
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|---|---|---|---|---|
| JPS5960487A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | カラ−デイスプレイ装置 |
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|---|---|---|---|---|
| US4092728A (en) * | 1976-11-29 | 1978-05-30 | Rca Corporation | Parallel access memory system |
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| US4408200A (en) * | 1981-08-12 | 1983-10-04 | International Business Machines Corporation | Apparatus and method for reading and writing text characters in a graphics display |
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| US4706079A (en) * | 1983-08-16 | 1987-11-10 | International Business Machines Corporation | Raster scan digital display system with digital comparator means |
-
1983
- 1983-08-12 US US06/522,895 patent/US4580135A/en not_active Expired - Lifetime
-
1984
- 1984-04-19 JP JP59077673A patent/JPS6049390A/ja active Granted
- 1984-05-10 MX MX201310A patent/MX156485A/es unknown
- 1984-06-20 CA CA000457026A patent/CA1224291A/en not_active Expired
- 1984-07-05 DE DE8484107798T patent/DE3483301D1/de not_active Expired - Lifetime
- 1984-07-05 EP EP84107798A patent/EP0139093B1/en not_active Expired - Lifetime
- 1984-07-05 AT AT84107798T patent/ATE57034T1/de not_active IP Right Cessation
- 1984-07-12 KR KR1019840004078A patent/KR890003178B1/ko not_active IP Right Cessation
- 1984-08-02 AR AR84297452A patent/AR241370A1/es active
- 1984-08-09 BR BR8403987A patent/BR8403987A/pt not_active IP Right Cessation
- 1984-08-10 AU AU31800/84A patent/AU569315B2/en not_active Expired
- 1984-08-10 ES ES535059A patent/ES8507707A1/es not_active Expired
-
1990
- 1990-12-21 SG SG1019/90A patent/SG101990G/en unknown
-
1991
- 1991-01-31 HK HK95/91A patent/HK9591A/xx not_active IP Right Cessation
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|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
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| EP0139093B1 (en) | 1990-09-26 |
| US4580135A (en) | 1986-04-01 |
| ES535059A0 (es) | 1985-09-01 |
| KR850002623A (ko) | 1985-05-15 |
| AU569315B2 (en) | 1988-01-28 |
| ATE57034T1 (de) | 1990-10-15 |
| MX156485A (es) | 1988-08-26 |
| JPS6049390A (ja) | 1985-03-18 |
| SG101990G (en) | 1991-02-14 |
| EP0139093A3 (en) | 1987-08-05 |
| DE3483301D1 (de) | 1990-10-31 |
| HK9591A (en) | 1991-02-08 |
| AR241370A1 (es) | 1992-06-30 |
| ES8507707A1 (es) | 1985-09-01 |
| AU3180084A (en) | 1985-02-14 |
| BR8403987A (pt) | 1985-07-09 |
| CA1224291A (en) | 1987-07-14 |
| KR890003178B1 (ko) | 1989-08-25 |
| EP0139093A2 (en) | 1985-05-02 |
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| JPH0121512B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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