JPS60263192A - データ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的に云って超大規模集積回路表示方式に関
し、さらに具体的には種々のスクリーン・フォーマット
及びデータ経路幅を有するビット・バッファ表示装置を
支援する動的メモリ・チップ及び機能発生器の利用に関
する。本発明はチップ当り可変で、選択可能なビット数
及び可変で、選択可能なセグメント幅を有するメモリ・
チップをＪうえる。ここでセグメン］・とはＣＲ，Ｔの
単一走査線にマツプ（配置）される行（詔）の一部をさ
す。

〔開示の概要〕

本発明はチップ当り可変で選択可能なビット数及び可変
で選択可能なセグメント幅を与える複数の動的メモリ・
チップ及び機能発生器より成る表示方式乃至アーキテク
チュアを与える。ト記チ゛ノプの各々は少なく共２つの
データの島（データを含む島状部分）を含み、各データ
の島はそれ自身のデータ人／′出力線を有し、機能発生
器によってチップ選択及びインクレメント・ビットが与
えらｊｌでいる。機能発生器は出発アドレスＸ。、Ｙｏ
、データ経路幅ＮＤ及び符号化されたセグメント幅Ｓを
受取る。機能発生器のビット・インフレメンタが外から
供給されるモジュロＮ、に依存してインクレメント・ピ
ッ）Ａ＋を発生する。機能発生器は開始アドレスＸ。、
Ｙｏ、データ経路幅ＮＤ及び符弓化されたセグメント幅
Ｓに基づいて物理語アドレスＷ。及び物理ビット・アド
レスｂ。を発生する。ヒツト・インフレメンタによって
発生されるあふれビットに応答する論理回路が与えられ
、こほれ及び循環機能を制御する。こほれはデータが最
り、位のチップから最下位のチップへこほれる場合に、
通常のビット・アドレス・インクレメント動作によって
生ずる。循環はこほれがスクリーンＪ　の右端に生じ、
データが同じ走査線上の左端に循環する特殊な場合であ
る。

プロセッサ、メモリ、バッファ、表示端末装置、入／出
力装置等の間を並列チャ／ネル及びバスを介して、フィ
ールドもしくはブロック中のデータを伝送する事に向け
られたデータ処理の従来技術は多い。代表的なものとし
ては複数の人／出力チャンネルから共有上メモリに要求
が送られる／ステムを開示している米国特許第４１２６
８９７号があげられる。語幅の変更はＥ　ＯＴタグが１
幅を要求し７、ＱＷタグが４幅を要求すると云ったタグ
によって指定される。

高速、高機能テキスト及びグラフィックスを与える型の
ビット・バッファ表示／ステム中で可変幅データ・バス
及び可変幅データ・フィールド間のインターフェイスに
特に有用な応用が見出されている。１９８２年６月３０
日出願の米国特許出願第０６／３９４０４４号は可変幅
Ｎｃのデータ・バス及びデータ・フィールドＮｆを使用
し、データ・フィールドのビット１がデータ・バス幅内
の選択されたビットｎと整列される可変幅データ・バス
を並列にアクセスするだめの汎用ビット・マニピュレー
タ構造を開示している。データ・フィールドＮ［がデー
タ・バスの幅の端を越えて延びると、データ・フィール
ドのあふれたビットは循環されてデータ・バスの位置１
で開始するデータ・バスの始めの部分に置かれる。又あ
ふれもしくは循環ビットを伴う特殊な信号が発生されて
いる。さらにデータ・フィールドの幅がデータ・バスの
幅以下である時にはデータ・バスのどのビットが有効な
データを含むかを示す選択信号が発生される。

この米国特許出願に開示された構造はデータ・フィール
ドをデータ・バスと整列させるだめのモジロＮｃ組合せ
リング・レジスタを含んでいる。

整列ビットｎと終りビットＮ０間でデータ・フィールド
幅がデータ・バス幅から減算される減算回路を使用した
あふれ信号発生器が与えられている。

負の結果はあぶれを示し、結果の大きさは循環ビットの
だめのデータ・バスのビット］を始点とするピット位置
を示している。２つの解読器を含む選択信号発生器がデ
ータ・バスの有効データ・ビット位置を示すために〜え
られる。

〔発明が解決しようとする問題点〕

本発明の目的は、従来知られているよりも柔軟性及び汎
用性が高くなる様に可変幅のデータ・バスを並列にアク
セスし、可変幅のデータ・フィールドをデータ・バス上
に整列するための装置を与える事にある。

本発明に従えばチップ当りのビット数を可変及び選択可
能にし、セグメント幅を可変に、選択的にする事を支援
するメモリ・チップ及び機能発生器が−りえられ、多く
の応用に使用される。

〔問題点を解決するための手段〕

本発明に従えば上述の米国特許出願に開示された基本概
念を拡張した改良表示アーキテクチュアが与えられる。

チップ当り１ビツトたけを使用する、すべてのチップ上
に走査線を並べたアーキテクチュアは特にチップの簡単
さ、追加の必要な機能のマクロ的Ｐ１質の点で多くの魅
力的な機能を有する。しかしながらこの発明は許される
スクリーン・ホーマット及びデータ経路幅とのかねあい
の点で制約がある。さらにチップ当り１ビツトを使用す
るという構造では走査線の右端、即ち論理セグメントの
境界間の循環を制御する特殊な機能がりえられていない
。この動作は個別に行われなくてはならず、そうしない
と、−貫しない、時には極めて望まシフ＜ない循環効果
が得られる。例えば最り位の列アドレスで生じないすべ
てのセグメントの境界の場合には、この様なセグメント
の境界に捷だがる１６ビツト語は、ビット列アドレスが
通常の如くインクレメントされる時に次の走査線に自動
的に循環される。この事は極めて望ましくない事である
。さらに列アドレスの最大の値で牛する生ずるセグメン
ト境界の場合にはこの境界にまたがってマツプする１６
ビツト語は意図された走査線の１−の３走査線離れた位
置にある走査線に循環される。この様子は１６個の６４
Ｋｘ　１メモリ・チップのＣＲ，Ｔスクリーンへのマツ
プを示した第２図（第２１図、第２２図、第２３図）を
参照すると明らかである。この図から明らかな様に列は
４本の走査線のだめのピッ］・を含む。列アドレスを最
大値から０にインクレメントする事によってその列の夫
々最後の走査線そして最初の走査線が選択される。これ
等の効果のすべては望１しくないものであり、本発明で
は以下説明される様に除去される。さらにチップにわず
かな機能を追加する事によってフォーマット対データ経
路幅に対する制約がかなり減少される。勿論さらに機能
を追加すると、すべての制約は必然的に除去されるが、
チップは著しく複雑となる。本発明に従う方法は（６４
にチップを例として）外部から選択可能な３２．６４．
１２８もしくは２５６ビツト幅のセグメントを有する様
にメモリ・チップを組織化し、動作させる。

〔実施例〕

１チップ当り２ビツト組織は概念的及び論理的にチップ
当り１ビツト組織と同等であるが２倍のチップを使用し
、各チップのビット数は半分である。このチップ当り２
ビツト組織は１チップ当り２ビツトを使用した４チツプ
・システムのデータ・イン経路を示した第３図に示され
ている。データは論理的に２つの個別の島（島状１〆域
）に組織化され、６島は機能発生器から与えられるそれ
自身のデータ・イン／アウト線、チップ選択（ＣＳ）線
及びインクレメント（ＩＮｃＲ，）・ビットを有する。

４チツプという最小７スデムの場合には、８ビツト幅の
並列書込みもしくは読取りデータ経路が与えられる。Ｃ
ＲＴスクリーンの各走査線は第３図に示された様に６島
からのインターレース・セグメントより成る。最初の４
ビツトは各チップの七の島から得られ、ビット５乃至８
は各チップのドの島から得られる。もしセグメント幅を
チップ当り１ビツト組識と同じにすると走査線当りのベ
ル数は２倍になり、走査線の数が半分になる。

換言すると、スクリーンは幅が２倍になり、高さが１／
２になる。いくつかの異なるセグメント幅を与える事に
よって、後に説明される様にこのフォーマントにはいく
つかの選択が可能になる。ここでは所与のチップをチッ
プ当り１ビツトもしくは２ビツト組織にするためにどの
様な機能が必要かを知るために、セグメント幅は一定で
あると仮定する。先ず、第１図のデータ島はそれ自身の
データ信号、チップ（ここでは島）選択信号及びインク
レメント・ビット信号を必要とする。これ等の信号のす
べては上述の米国特許出願に開示さノ］た機能発生器か
ら得られる。チップ当り１ビツト機構のうちの最小構成
（４チツプ）ではこれ等の信吋の各組がわずか４つだけ
使用される。チップ当り２ビツトの実施例ではこれ等の
信号の各組が８つ使用される。８という実効値がＮｃに
使用されるならば（ここではチップの実効値がデータ・
ビットの数となるので、ＮｃがＮＤデータ経路になる）
、データ整列、ビット・アドレス・インクレメント及び
チップ選択（ここでは島選択）がすべて自動的に含まれ
る。これは機能発生器及びメモリ・チップが相互作用す
る固有の方法である。

し７かしながら注意しなければならない２つの状態があ
る。；’ｇ　ｌの状態はデータが例えばチップ３」。

で始寸って、こぼれてチップ１及び２に履これるｉ１ｉ
常のビット・アドレス　インクレメントであるこぼれで
ある。スクリーンの右端でこほれが生ずる時には特殊な
場合が生ずる。この場合にはデータはスクリーンの左端
の同じ走り線−Ｌｔ　ＶＣ戻される。

この動作は循環と叶ばれる。

こほれだけの発〈＋は１述の米国特許出願に開示窟れた
ビノドインクレメ／り（桁上げ伝搬−加神器）のあふれ
ビットによって制御される。固定セグメント幅を有する
本発明ではすへてのインクレメント・ビットＡ、は外か
ら供給さねるモ／コ。

口Ｎｃもし７くはＮＤに基づいて機能発１１器中に光１
１−さｉするので、チップ当り１ピノ［もしくは２ヒツ
ト機構のいず）１の場合ＶＣも追加の機構を１＞える事
なくこほれ及び循環が自動的に与えられる。

Ｊ　循環を得るためには、２つの状態が同時に（７在Ｌ
７なければ７よらない。先ずセグメント・アドレス・ビ
ットがすべて１でなければならす、ゴジ２にこほれによ
って機能発生器によって発生し７たこの島のだめのイン
クレメント・ビットがなければならない。後考の場合は
ＡＩＦｉ負の値となり、インクレメント・ビットは次の
式に使用されるＮｃもしくはＮＤの値によって決定され
て＋Ｅ　（ＸＵな位置に置かれる。

ＡＩ＝ＮＣ−（Ｘｏ＋−Ｎｌ　） チップ当り１ヒツト機構の場合には、Ｎｃは４でわずか
４つのインクレメント・ビット（Ｍ号が発１１さハる。

チップ当り２ビツト＋ｉ横の場合は、Ｎｃ（ここではＮ
Ｄと１ＩＦＶ！れる）の実効（ｉｆｊは８となり８つの
インクレメント・ヒツト（、ｉ号が発生される。

ＡＩイ１−）けが驚牛される仕組によって、循環のため
に必要とさＪする２つの条件はチップ当り２ビツトもし
くは１ヒツト機構の両名の場合に′１１シてｌ）−シい
時間に１・１動的に発生されイ）γ置付けられる。Ａ。

をｔ１見するためには止しい実効値ＩＶＶＩｃの値を保
ａ＋）する事を除いて特殊なもしくは追加の機構は必要
としない。以下説明される如く、セグメント幅を可変に
するぎ、こほれ／循環制御のために小さな追加の機構が
必要になる。こぼれ／循環制御に加えて、チップ当り１
ビツトもしくけ２ビツト・チップｍ＋＾１のいずれの場
合にも、Ｎｃの実効値を外部から指定する事によってデ
ツプの選択も自動的に与えられる。

チップ当り１もしくは２ヒツト機構のとちらかを選択す
る際の１］動的に与えられない一つの小さな機構は１１
・確な語のアドレスである。どの機構か使用されるかを
知る固ηの手段がメモリ・ザノブに′ｊえられないので
、成る追加の情報が別に４−ノえらＪｌなくてはならな
い。チップ当り１ヒツトもしくは２ヒツト機構のいずれ
を使用する力弓−指定するために一つの追加のイパ吋線
が各チップに接続される。この信号は第５図のトに小さ
れた様に各チップの２つの島１の語線の選択を制御する
のに使Ｉ１１される。この線１の０が十イ）γの１．ｊ
１アドレス・ヒツト（・１５５図の３）によシ決定きれ
る如く、ｋｌＪの一つだけからの１，１！がチップ当り
ｌヒツト機（＾１の場合に選択される事を保証する。こ
の線ｌ゛にｌがあると、この１゛、イ〜″ｌの語アドレ
スビット（番号３）は常に１として現われ、チップ当り
２ビツトｓ構として名高から一語を選択する。

チップ当り１ビツトを使用する１、述の米国性、１′（
出願に開示されたアーキテクチュアでは、十青線の数は
チップ当りの論理語の数で固定されている。

異なったセグメントの境界１−にノドする異なる循環条
件は機能発４１、器によって２１部的に′−）えられな
くてはならない。もし機能発生器が６４ピノ］・・セグ
メント幅に設計されているならば任意の・Ｊ’　７１、
の／ステムのμ、；合にわずか２５６語及び１語当り４
ｊｊ２ｆｆ線即ち１０２４本の走ｒｔ線かｈ存する。、
この条（′１てはチップの数を斐すＪする事はｉｊ−青
線当りのベルの数を斐えるたけとなり、機能発生器がＥ
Ｉ）設置、Ｉきれない限り＾に青線の１１に友史はない
。この事はチップ１の各物理１１！ｊ　ｌｉｊ　Ｉのセ
グメントの個数を外部的に選（１り可能な、＋＋Ｊ変の
１乃１・８にする事によって容易に修＋１出来る。回路
を簡ζｉｉにするために、セグメント幅け２１１に制限
し、１．７ｚ線当り１．２．４もしくは８個のセグメン
トを４Ｊえる事がＩＩＪ能になる。

チップ当り可変セグメント、６■変ピット機構のだめの
正しいビット・アドレスは機能発生器中に発生される。

メモリ・チップはチップ当り２もしくは１ビツト機構を
選択する手段及びこほれ／循環制御回路を有するだけで
ある。どの様に可変数のセグメントが得られるかを知る
ために、全体的なアドレス機構について考察する。シス
テムのマイクロプロセッサが機能発生器に文字開始アド
レスＸａ、Ｙｏを供給する。このアドレスは２次元マト
リックス、Ｌのスクリンのベルの指標を表わす。

これ等の値がテストされて、システムの構造の限界を越
えない事、即ち有効である事が保証される。

メモリ・チップがスクリーンにマツプされる方法によっ
てＹｏアドレスは直接、アドレスの一部に使用される。

この事は物理及び論理走査線の両方が２ｎ番目の境界に
存在する事、即ち２５６もしくは１２８Ｘ８．４．２も
しくは１本の走査線が！　可能な事によって生ずる。し
かしながら、ＮｃもしくけＮＤの値は４から１６迄の任
意の値を取ることが出来るので、Ｘｏアドレスを先ずＮ
Ｄで割つて必要な部分を取り出し、ビット・アドレスを
形成する。最終アドレスが形成される方法は第１図に示
されている。Ｙｏの８個の下位ビットが直接物理語Ｗｏ
として使用される。第５図に関連して上述された様にこ
の８個のビット群の最上位のピント（即ち第１図のＹ。

のビット番号３）は島アドレス・ビットである。このビ
ットは第５図に示された如くチップ当り１ビツト機構に
対して有効であり、チップ当り２ビツト機構の場合にけ
［チップ当り１ビツトもしくは２ビツト選択」信号によ
ってオーバーライドされる。物理ビット・アドレスはセ
グメント内のビット・アドレスＱｘとして得られ、物理
語線のセグメントはＳ。とじて得られる。ＱｘけＸ。／
ＮＤの整数部分であり、余りＲ，ｘけデータ整列、チッ
プ選択及びビット・インフレメンタとして使用される。

セグメントをアドレスするだめにはＳ。及びＱｘの組合
せは語当りのセグメント数及びチップ当りのビット数に
依存して、適切に整列されなければならない。もし語当
り唯一つのセグメントが存在する場合には、Ｑｘのすべ
ての８ビツトは有効であり、ｓ（、Ｆｉ使用されない。

語当り２セグメントの場合には、ＱｘのＦ位７ビツトの
みが有効であり、上位位置のための第８番ｌ」のビット
はＳ。から得られる。しかしながら、Ｓｏから選択され
る実際のビットはチップがチップ当り１ビツトもしくは
２ビツト・モードのどちらかで動作しているかに依存す
る。チップ当り２ビツトを使用するモードでは、語アド
レスＷ。をめるのにＹ。の下位の７ビツトだけが使用さ
れる。第６図に示された様に３つの−Ｌ位ビットＹ＋　
＋　ＹＩ、ｙｓはＳｏ、即ちセグメント・アドレス１）
。の上位の部分に使用される。語当りのセグメントの数
が増えると、セグメント当りのピノ）　Ｋ＋は明らかに
減少する。この事はセグメント内のビットをアドレスす
るのにＱｘからはより少い数のアドレス・ビットを必要
として、セグメントを選択するのにＹ。からはより多く
のビットＳ。

を必要とする事を意味している。Ｓｏビットが張ビット
に連結してＷ。及びす。を形成する様子は夫々チップ当
り２ビツト及び１ビツト・チップ機構の場合に対して第
６図及び第７図に示されている。チップ当りのビット数
が一定している場合には、物理語の数は夫々チップ当り
２ビツトもしくけ１ビツト・モードの場合に１２８もし
くは２５６のいずれかに固定され、Ｗ□は夫々７もしく
は８ビツトに固定される。しかしながら下位のセグメン
トのアドレス・ビットは夫々第６図に示された如く、位
置ｙＩ　で、第７図に示された如＜　ｙ＋で開始する。

これ等の２つのビット位置は常に最下位のセグメント・
アドレスであるので、これ等がＱＸの最上位のビットに
連続され、セグメント内のビットを選択するのに使用さ
れなければならない。しかしながら後者の境界はセグメ
ントの数が変化する時移動するので、セグメントのアド
レスはこの選択可能な境界に関連して適切に位置伺けな
ければならず、第６図及び第７図に示された様に、チッ
プ当り２ビツト及び１ビツト・モードで異々つでいる。

人力として語当りのセグメントの数を表わす符号化値Ｓ
及びチップ当り】ビットもしくは２ビノトを示す（ｌ’
ｉ号がｈえられて、適切にす。を形成する機能発生器内
に必要とされるセグメント・アドレス整列回路は第８図
（第８１及び８２図）に示された様に極めて小規模であ
る。５吾当り８．４．２及び１セグメントを整列させる
ためには多くて６そして４．２及び０個のＡＮＤケート
を必要とする。３つの０１１ゲートがファン・イノのた
めにす。レジスタに必要とされる。１ビット当り１０ケ
ートの場合の２ビツト・レジスタを含めて回路の総数は
５０ゲート以下である。

こほれ／′循環機能はセグメント境界間のあふれもしく
は桁上げビットによって制御される。あふれはト述の米
国特許出願に開示された桁」−け伝搬回路によって発生
される。このあふれビットは火入こほれ校び循環のため
に、適切な境界で（＝Ｊ勢され禁ＩＬされなくてはなら
ない。ビットが依然セグメント内にある限り、アドレス
の次の−Ｌ位ピットメ　位置への単なる通常のあふれで
ある。循環がセグメント端に生ずる時、即ちビット・ア
ドレスはセグメント内の最大の値にある時は、１つのビ
ット・インクレメントは隣接セグメントにあふれてはな
らず、唯セグメ／ト内のアドレスをＯにリセットするだ
けである。このセグメント端がＩｊＪ変であるので、メ
モリ・チップ」二の桁りげ伝搬回路のあふれビットは制
御されなければならない。セグメント端境界はビットｂ
１、ｂＩ及びす、によって指定され、制御点を表わして
いる。この制御はビット・インフレメンタに対して使用
された几の桁１−げ伝搬回路に対してわずかな修正をほ
どこす事によって容易に達成寧れる。第９図に示された
如く、ｂｏの３つの１−位ビソト、即ちす、、ｂ、及び
ｂｍｌ：１の桁上げ伝搬信号を制御する３つのＡ　Ｎ　
Ｉ）ゲートの各々に一つの追加の人力を加える事だけで
よい１、この追加の人力はＬ述の如くセグメント幅を指
定する３つの機能発生器（もしくは外の個所）から与え
られる外部制御信号である。制御線」二の１はアドレス
・インクレメントの桁ｔげの発生を”Ｉ能にし、従って
こぼれを可能にする。任意の位置トのＯはこほれを禁止
するが、次の様に自動的に循環機能を与える。循環は機
能発生器からのヒント・アドレスが所〜のセグメント幅
に対して必要とさｔするビット長例えば６４ビツト・セ
グメントに対し７てビット３乃至８に対してすべて１で
ある時にのみ試みられる。機能発生器から所巧のチップ
にＩＪえられるインクレメント・ビットはオン・チップ
・ビット・インクレメント回路を介してこのチップに対
してすべてのこれ等のアドレス・ビットを０にリセット
する。桁上げ伝搬はこの場合ビット１）、及びす８間の
境界で抑制され、あふれは生じない。従って、ビット・
アドレスはビット１）。

乃至す、に対して０であるが、ｂｌ及びす、の値によっ
て指定されるセグメントの選択が必要に応じて機能発生
器によって与えられる。従ってアドレスは同じセグメン
トの第１のビットに循環されるが、そのチップ］−に限
る。インクレメント・ビットｆｉ号を受取らない任意の
チップは機能発生器によって与えられる全ヒント・アド
レスを使用する。

セグメント幅制御信号は直接信号でよい。機能発生器に
は大まかに云って追加の５０ゲートを必要とする。メモ
リ・チップは追加のケートを必要としないが、３つの追
加の制御イハ壮及びビンを必要とする。後者の数は３つ
のオン・チップ解読器ＡＮＤゲートと共に符号化（１７
号を使用する事によって２つに減少出来る。選択ｉ＋Ｊ
能なチップ当り２もしくは１ビツト機構は３つの追加の
ビン（一つは追加のチップ選択、一つはビット・インク
レメント及び一つは制御ビンである）及びいくつかのオ
ン・チップの局選択／制御回路を必要とする。この機能
の王なる影響は、メモリ配列をこれ迄になかった島形式
の設ｄ］にする事である。］二連のすべての事は約数制
御に必要とされる追加の回路をｂえないで適切なＣ：　
ＲＴのりフレソ／ユ及びメモリ・リフレノンユ機能を与
える。

第５図乃至第８図に関連して説明された物理語（打）ア
ドレスＷ。の編成は第１０Ａ図に示きれた如くメモリ・
チップ打及び列に走査線をマツプする。１１４次のＹ走
査線は所与のセグメント内に位置付けられ、相継ぐ行（
語）アドレスを必要とする。行バッファは通常図示され
た如く一行中のすべてのセグメントがロードされるので
、ＣＨ，ｉ’　Ｊ―の相継ぐ走査線をリフレツシユする
ためには行バノノアの再ロードを必要とする。例えば−
１１当り４つのセグメントが存在する場合には１］バツ
フアの１７４だけが使用きれ、各再ロード毎にＣＩ（・
Ｔがリフレツシユされる。このマツピングは成る利点及
び短所を［１する。上な利点はセグメントの数が１分多
くて、ＣＩ　’Ｉ’のリフレツシユが動的メモリ・セル
を必要な時間間隔でリフレツシユする場合に牛する。例
えは動的セルのりフレノ／ユ率を各２ミリ秒毎に一回と
し、６０１−１ｚ　（１６，６ｍ秒）でリフレツシユさ
れるＣ　Ｈ’Ｉ’を使用するとすると、第１０Ａ図に小
された様にマツプされた打当り８セグメントは全メモリ
を１６．６／８：２ｍ秒毎にリフレツシユする。従って
、個別のセル・リフレノツユ論理装置を必要としない。

打当り４つのセグメントを使用した構成ではメモリに１
６．６／４即ち略４ｍ秒毎にリフレツシユする等々であ
る。

Ｊ　従って、特定の構成の場合には、自動メモリ・リフ
レツシユが自由に行なえる。不幸にして、１］当りのセ
グメントの数が減少すると、メモリのりフレソノユ蒔間
が増大して許容限界を越える様になる。もし自動リフレ
ッシュが成る構成で可能でなくなると、第１０Ａ図のマ
ツピングは上ポートの利用の点から無駄がある。それは
行バッファの各ロードが十分に利用されないからである
。この欠点は第１ＱＢ図に示きれた走査線からメモリへ
のマツピングを使用する事によって修止される。第１０
１３図ではｊ順次の走査線ｌ−ｉ所与の語（行）に沿っ
て順次に位置付けられる。打バッファの各ロードは、？
ｊバッファの内ロードが必要になる前に（りＲ，Ｔ　Ｉ
）フレツ／ユのためのすべてのビットを使用する。従っ
て主ボートは第１０Ａ図のマノピ／りと化較して時間の
大部分利用ｉｉＪ能になる。２つのマツピングは１］当
り１セグメント（−走査線）の場合は等価になる。第９
図の機構を含む第５図のメモリ・チッソはそれ自体でこ
れ等のマツピング方法に敏感でなく、どちらも使用Ｂｊ
’ｌ能である。第１０１３図のマツピングはチップに供
給される外部アドレスの編成に小さな変更を加える事に
よって得られる。第１０Ａ図のマツピングのために′５
１図で誘導された物理１悟（打）は第１０１３図のマツ
プを得るには第１１図に示されたビットを必要とする。

第１図、第６図乃至第８図に示されたヒント（列）アド
レスの編成は大部分その一！捷保存されるが前に使用寧
れたヒツトｙ１、ｙｌ、ｙ、は夫々ビットＹ、、ｙ９、
ｙｌ。で置換えられなけれはならない。ビットｙ。は依
然第７図のｙｏ　（旧位ビット（’７’、　ｌ）を保り
している。従って、１メモリ・チップ設ｄ（の場合には
、ユーザには極めて大きな設旧空間が＋３えられ、これ
によって全システムのパホーマンスが最適化される。

ｌ゛述の如くナツプ当り１及び２ビツトＮ４ａに加えて
−１−ノブ当り４ビツトの機構をｌ」える事によって、
メモリ・ｊノブにはより広い及びより９寸しい範囲のス
ノリー７・フォーマットが与えられる。

この様なアーキテクチュアはナノプ−ヒに４つの島を必
要とし、同じナツプト４に上述のチップを２個Ｊ−Ｊえ
るのと論理的に等価である。勿論チップが６４にの場合
には島当りのビットの数は適当に減少きれる。もしチッ
プの密度を将来予想される様にチップ当り１２８にビッ
トに増大すると、チップ当り４ビツトの場合は、チップ
当り２ビツトの占いチップ２つを新らしいチップ１つに
乗せる場合と正確に等価である。アドレス動作及び島の
選択等はチッソ当り２もしくは１ビツト機構の簡単な拡
張である。しかしながら、ｉ＋Ｊ変セグメ／ト幅にする
場合には成る追加の整列が＋１−シいビット・アドレス
１）。を与えるのに必要である。上述の如く５４　Ｋヒ
ント・デツプを仮定し７て、各チップのだめの語Ｗ。及
びヒント・アドレスを＋ｇ＋戊する部ｌＪｒは第１２図
に示さｔｌている。この場合島当りの語数は少なく、即
ち６・１であるので、１．ハアトレスは６ビノトだけで
よく、ビットＹ、乃ヤｙ、がセグメント・アドレスの一
部（１）。の１１位部分）として使用されなければなら
ない。第８図のセグメント・アドレス整列回路はチップ
当り４ヒノ］・を可能にするために次の回路の追加を必
要とする。

８セグメント選択器　Ａ　Ｎ　Ｉ）ケート３個４セグメ
ント選択器　Ａ　Ｎ　］）ゲート２個２セグメント選択
器　Ａ　Ｎ　Ｉ）ゲート１個総、７１　Ａ　Ｎ　Ｄゲー
ト６個 さらに、全セグメントのアドレス整列のだめのすべての
ＡＮＩ）ゲートは３人力ゲートでなく４人力ゲートにな
る。チップ当り４ヒント・モードを指定する場合、ファ
ン・イン及び追加の信号線（もしくけ解読器）のだめの
追加のＯＲケートを必要とする。いずれの場合にも、チ
ッソ当り４ビツトにするためにセグメント・アドレス整
列に必要な追加の回路の数は１０ゲートの程度で、全整
列回路の数は依然１００ゲート以下であり、付加される
汎用性と比較して極めて小さな値である。

ＩＪＩ変セグメント幅及びチップ当りの可変ビット数に
よって広範囲のスクリーン・フォーマットが与７えられ
る。所勺の機構のだめの走査線当りのベルの最大数Ｘ　
ｍａｘ及び走査線の最大数及びチップ数は次の様に決定
される。

Ｘ　ｍａｘ　−（ビット数／チップ）（チップ数）（ビ
ット数／セグメント） ’　＝Ｎｏ（ビット数／セグメント） Ｙｍａｘ−（２５６／ビツト数／チツグ）（セグメント
数７語） ここでＮＤはメモリに書込むだめの最大データ経路幅で
ある。ＮＤを特定の２つの場合、即ち８及び１６ビツト
・データ幅の場合に限るとすれば、チップ当り１．２及
び４ビツト構成に対する６丁能なスクリーン・フォーマ
ットは、種々の可能なセクメント幅に対して第１表のよ
うになる。この表はすべてのビット及び唯一つのメモリ
・チップのスタックを使用するものと仮定している。

Ｌ゛掲のものの間のスクリーン・フォーマットは一番近
い入きい方の寸法を選択し、必要とされるピント数だけ
を使用して得る事が出来る。例えば７６８×１０２４の
スクリーンの寸法はチップ当り１ビツト、語当り４セグ
メント、１６ビツト・データ経路を使用して得られる。

この様にして最大１０２４Ｘ１０２４のスクリーンを与
える事が出来るが、７６８ｘ１０２４フオーマツトの場
合はビット・バッファの２５係が使用されない。正碌に
１２チツプを使用し、スタック当り４チツプのスタック
を、３つ、４チップ当り２ビツト、チップ当り８セグメ
ントを使用し、従って（３Ｘ２５６）ＸＩ０２４のスク
リーンを使用する事によって、未使用のビット数をＯに
する事が出来る。データ人力経路は今の場合わずか８ビ
ツトであるが、多くの場合に適切である。一つのスフ−
リン・フォーマントのために個別のスタックを使用する
事Ｊ　に関連する唯一の欠点はデータ・インのアドレス
及びＣＩ（ｉ”のりフレツシユに必要とされる追加の制
御回路の使用にある。この制御回路の一部は多くのスク
リーン・システムにすでに与えられている。

次に第１３図に示された如く、任意の次の走査線が前の
走査線が止った処から開始するパック走査線機構につい
て簡単な説明をｈえる。走査線の境界は２ｎの整数倍の
処にあるものと仮定する。

第１３図はｎ　＝　６及び走査線が３×２６本の場合を
示している。この機構の大きな欠点は２つの走査線の同
じ位置にある２つの文字の物理アドレスが全く異なり、
ｂｏ及びＷ。を得るのにかなりの計算を必要とする点に
ある。実際、ｂｏの値はＷ。

のために計算された値に依存し、いくつかのＩＩＩＩ次
動作が必要である。セグメント幅が異なる、チップ当り
１．２及び４ビツト機構はアドレスをめるのにわずか一
回の計算Ｘ。／　Ｎ　ｏで十分であるという点で、バッ
ク走査線機構に対し大きな利点を有する。アドレスｂ。

に使用されるＹ。の部分は予め決まっていて、計算を必
要としない。経路は一度開放されると、すべてのアドレ
スに対して同じ予定の位置で開放の捷ま残される。従っ
て、チップ当りｌ、２及び４ビツト機構はバッファから
スクリーンへの直接マツピングを使用した固定データ幅
機構よりもわずかに複雑であるが、バンク走査線マツピ
ングよりも著しく簡単である。

〔発明の効果〕

本発明に従い可変幅のデータ・ツイールドラ同様に”ｆ
変幅のデータ・バス上に並列にアクセスして整列出来る
様にして従来よりも柔軟性及び汎用性のある表示アーキ
テクチュアが与えられる。

【図面の簡単な説明】

第１図は機能発生器内のメモリ・アドレス発生装置を示
した概略図である。第２図は第２１図、第２２図及び第
２３図の組合せ方法を示した図である。第２１図、第２
２図及び第２３図は組合されて１６個の６４に、Ｘ１メ
モリ・チップからＣＲ。 Ｔスクリーンへの代表的マツピング方法を示した図であ
る。第３図はチップ当り２ビツト・モードのだめのデー
タ・イン組織を示したブロック図である。第４図はチッ
プ当シ２ビット・モードの走査線の要素を示したスタッ
ク・メモリ・チップの概略図である。第５図はチップ当
り】もしくは２ビツト・モードを可能にするため、語選
択に必要な追加の機能を示した単一メモリ・チップのブ
ロック図である。第６図はチップ当り２ビツト・モード
を使用した、可変セグメント幅のための詔アドレス及び
ビット・アドレスの要素を示した機能ブロック図である
。第７図はチップ当り１ビツト・モードを使用したり変
セグメント幅のための訂１アドレス及びビット・アドレ
スの要素を示した機能ブロック図である。第８図（第８
１図及び第８２図）はチップ当り１ビツトもしくは２ビ
ツト及びセグメント・アドレス整列回路のブロック及び
概略図である。第９図はセグメント当り３２．６４．１
２８もしくは２５６ビツトの選択可能なセグメント幅の
だめの、メモリ・チップに対するこほれ／循環セグメン
ト境界制御装置のブロック及び概略図である。第１０Ａ
図及び第１０１３図は人夫同じ列中に相継ぐ走査線をマ
ツプし、及び同じ行中に相継ぐ走査線をマツプする様子
を示した概略図である。第１１図は第１０Ｂ図に示され
た如＜？Ｊに沿って順次記憶される走査線のための語（
１１）アドレスＷ。の編成方法を示した機能ブロック図
である。第１２図はチップ当り４ビツト・モードを使用
した場合の、可変セグメント幅のための語及びピント・
アドレスの要素を示しだ機能ブロック図である。第１３
図は境界が２０の整数倍のところにあるパック走査線機
構の概略図である。 Ｘｏ、Ｙｏ　文字開始アドレス、ＮＤ　・　データ経路
幅、Ｓ　・・符号化セグメント幅、ＷＯ・物理語アドレ
ス、ｂｏ　・・物理ヒント・アドレス、Ｓｏ　・・セグ
メント・アドレス、Ｑｘ−−Ｘｏ÷ＮＤの商、１（ｘ　
Ｘｏ７ＮＤの余り。 出願人　インターナショナル・ビジネス・７７−Ｚズ・
コ−ボレ−７ヨン代理人　弁理Ｌ　岡　１）　次　生 Ｊ　（外１名） オ６図 ２ピＪ／ｈｖアの套きヒ、ドアドレス Ｙ□　ＩＱ（Ｉｔ）ＭＡＸ　砂Ｎ□冨ＯＸ　十ＲＸオ　
７　回 １ピツト／チツアの鈷　ビット　アドレスＹｏ　（Ｉｆ
）ＭＡＸ　Ｘｏ　Ｎｏ　纂Ｑｘ＋Ｒｘオ　１１　図 方１０８日に状うＷＯの賜成 第１２図 ４ヒ゛・＝／）／；−ツブの詣５〃ひ゛ヒ゛、７ト　ア
ドレスＹｏ（９ＭＡＸ）　Ｘｏ　ＮＤＭＱＸ＋ＲＸパ１
．り走変線Ｒ構 第１３図 ６

Claims (1)

1. 【特許請求の範囲】 複数個のメモリ・チップと、 １チップ当り可変で選択可能なビット数及び可変で選択
   可能なセグメント幅を与える機能発生器と、 上記チップ−ヒにあって、上記機能発生器から信号を受
   けるデータ・イン／アウト線、チップ選択線及びインク
   レメント・ビット線を夫々有する少なく共第１及び第２
   の島状データ・メモリ部分とより成り、 Ｌ記機能発生器は開始アドレスＸ。、Ｙｏ、データ経路
   幅ＮＤ及び符号化セグメント幅Ｓを受取って、外部的に
   与えられた上記ＮＤをモジュロ表して、インクレメント
   ・ビットＡ、を発生し、並びに上記開始アドレスＸ。、
   Ｙｏ、データ経路幅ＮＤ及び符号化セグメント幅Ｓに基
   づいて物理語アドレスＷ。 及び物理ビットアドレスｂ。を発生する事を特徴とする
   表示方式。