JPH10501901A - 画像の回転のための方法および装置 - Google Patents

Abstract

(57)【要約】 ラスタ走査表示装置上にランドスケープ画像を生じさせるためにラスタ走査ポートレート画像を９０度時計回りまたは反時計回り方向に回転させることができるハードウェア回転ユニットを利用するコンピュータシステムが提供される。ポートレート画像の回転は、ポートレート画像をランドスケープ画像として適当に表示するのに必要な対応するフレームバッファ場所に、ポートレート画像に関連付けられる画素情報をマッピングすることによって達成される。ハードウェア回転ユニットを組込む映像コントローラは、フレームバッファにおいてランドスケープ画像に関連付けられる画素情報のみを記憶する。ハードウェア回転ユニット内の専用回路は、フレームバッファに記憶されるランドスケープ画像画素情報を関与させるポートレート画像データ読出および書込動作のフルサポートを可能にする。

Description

【発明の詳細な説明】 画像の回転のための方法および装置 発明の背景 １．発明の分野 この発明はコンピュータグラフィックスシステムに関し、かつより詳細にはラ スタ走査表示技術を採用する映像表示システムにおける映像表示画像の回転に関 する。 ２．関連技術の説明 多くのコンピュータシステムではテレビ受像機に使用されるものと同じラスタ 走査表示技術を採用する映像表示システムを使用する。メモリシステムに記憶さ れるデジタル映像情報が映像表示システムによって使用され、陰極線管、フラッ トパネル表示装置または液晶表示装置等の表示装置のスクリーン上に画像が作り 出される。 ラスタ走査表示技術を採用する映像表示システムは典型的には画像を構成する 点すなわち画素の水平列として画像を記憶する。画像は表示装置のスクリーン上 に点ごとに線ごとにスクリーンの上から下へ「描かれる」。毎秒ごとに表示装置 のスクリーン上に何度も画像を再生する必要がある点は、ラスタ走査技術を採用 する多くの映像表示システムに共通する特徴である。陰極線管の光学出力は素早 く弱まるので、陰極線管の表示装置を有する映像表示システムではフリッカを避 けるために毎秒ごとに画像を何度もリフレッシュすることが必要になる。フラッ トパネル表示装置上に作り出される画像はさまざまなグレーの階調を作り出 すため、またはこの表示装置がカラー情報を表示できる場合にはカラースケール を作り出すために、毎秒ごと何度もリフレッシュする必要がある。 表示装置のスクリーン上の各点に対応する画素情報は典型的にはフレームバッ ファと呼ばれるメモリ素子内に記憶される。この画素情報には表示する点の強度 （すなわち明るさ）が含まれ、またその表示装置が色を表示する能力を有する場 合には色の情報も含み得る。多くのフレームバッファは半導体メモリシステムに おける多数の記憶場所から構成される。実際のところ、ラスタ走査表示システム が費用効率的になったのは比較的安価な半導体メモリシステムが入手可能になっ たためである。画素情報は、典型的には表示装置のスクリーン上に表示される各 画素の順にフレームバッファ内に記憶される。水平走査線あたりの画素の数およ び表示スクリーンあたりの水平走査線の数によってラスタ走査表示システムの解 像度が決まる。 図１は、典型的なラスタ走査映像表示システムを示すブロック図である。ＣＰ Ｕはシステムバスに結合され、映像コントローラもこのシステムバスに結合され ている。表示装置は映像コントローラに結合される。ＣＰＵはシステムバスを介 し、デジタル形式で映像情報を映像コントローラへ送る。映像コントローラは、 このデジタル情報を表示装置がラスタ走査画像を表示するために使用する信号に 変換する。 図１に示す従来技術の映像コントローラのブロック図である図２を参照すると 、この映像コントローラは、バスインタフェースユニット、フレームバッファ、 および画像表示システムを含む。バスインタフェースユニットはシステムバスと フレームバッファとに結合されている。フレームバッファは画像表示システムに 結合される。画像表示システムは表示装置に結合される。バスインタフェースユ ニットはシステムバスと映像コントローラとの間のインタフェースとして働く。 映像情報はデジタル形式でフレームバッファ内に記憶される。フレームバッファ の各メモリ場所は表示される１以上の画素に関連する情報を含む。画素表示シス テムはフレームバッファからデジタル画素情報を取込み、このデジタル情報を表 示装置が使用することができる信号に変換し、かつこれらの信号を表示装置に与 える。画像表示システムはフレームバッファ内に記憶されるデジタル画素情報を 毎秒ごとに何度も巡回して表示装置のスクリーン上に画像を再生してもよい。フ レームバッファメモリのアドレスは表示装置のラスタ走査と同期して発生させて もよく、かつフレームバッファ内の各メモリ場所の内容を使用して画像表示処理 を制御してもよい。発明の要約 ラスタ走査表示画像の回転のための方法および論理システムは本発明を構成す る。記載の方法および論理システムはラスタ走査ポートレート画像を時計回りま たは反時計回 りに９０°回転させてラスタ走査表示装置上にランドスケープ画像を作り出すた めに必要なすべての機能を実現する。ここで定義するとおり、「ランドスケープ 画像」は表示装置上に表示可能でかつこのランドスケープ画像を作り出す元とな るポートレート画像に対しプラスまたはマイナス９０°で配向されている画像を いう。ポートレート画像の回転はこのポートレート画像に関連する画素情報を、 このポートレート画像をランドスケープ画像に適切に表示するために必要な対応 するフレームバッファ場所へマッピングすることによって行なわれる。ここでい う画像の回転は完全にハードウェア内で行なわれる。ハードウェア回転ユニット は専用の回路を備え、この回路は、前記ハードウェア回転ユニットを組込む映像 コントローラが、フレームバッファ内に記憶される画素情報を含むポートレート 画像データの読出および書込動作を十分に支持することができるようにする。ハ ードウェア回転ユニットを組込む映像コントローラはフレームバッファ内のラン ドスケープ画像に関連する画素情報のみを記憶する。前記専用回路はランドスケ ープ画像と関連する記憶された画素情報からポートレート画像と関連する画素情 報が復元できるようにする。こうして、前記専用回路によって、システムバスか らハードウェア回転ユニットを組込む映像コントローラへのアクセスを行なう装 置に対し「透明な」態様で画像の変換が可能になる。図面の簡単な説明 本発明の他の目的および利点については以下の詳細な説明を読みかつ添付の図 面を参照することによって明らかになるであろう。 図１は典型的なラスタ走査映像表示システムのブロック図である。 図２は典型的なラスタ走査表示システムの映像コントローラのブロック図であ る。 図３はラスタ走査表示画像に関連するデジタル情報に対し行なわれる回転動作 を示し、フレームバッファ内のデータの各バイトが単一の画素と関連する情報を 含む。 図４はラスタ走査表示画像に関連するデジタル情報に対し行なわれる回転動作 を示し、フレームバッファ内のデータの各バイトが４つの画素に関連する情報を 含む。 図５はハードウェア回転ユニットを含む映像コントローラのブロック図である 。 図６はアドレス計算機ユニットと、データアセンブリユニットと、コントロー ルユニットとを含むハードウェア回転ユニットのブロック図である。 図７はアドレス計算機ユニットのブロック図である。 図８はデータアセンブリユニットのブロック図である。 図９はコントロールユニット内に実現されその演算シーケンスを記述するため のアルゴリズムステートマシンの図である。 図１０は映像データ書込動作に含まれる動作のシーケン スを示し、フレームバッファ内のデータの各バイトが４つの画素に関連する情報 を含む。 図１１は映像データ読出動作に含まれる動作のシーケンスを示し、フレームバ ッファ内のデータの各バイトが４つの画素に関連する情報を含む。 本発明はさまざまに修正可能でかつさまざまな代替的形態をとり得るが、図に おいては特定の実施例を例示しかつ明細書において詳細に説明する。しかしなが ら図面および詳細な説明は開示する特定の形態に本発明を限定するためのもので はなく、逆に本発明は添付の請求の範囲により規定される発明の精神および範囲 内で可能なすべての修正例、等価物および代替例を包含することを理解されたい 。発明の詳細な説明 図３はポートレート画像３０２に関連するデジタル情報をランドスケープ画像 ３０４に関連するフレームバッファ記憶場所へマッピングすることにより行なわ れる画像回転動作を示す図である。この例では、フレームバッファ内の各バイト が１つの画素に関連するデジタル情報を含む。ポートレート画像３０２は画素位 置の１２本の水平線（次元Ｗ）からなる画素格子で、１本の線あたり８つの画素 位置がある（次元Ｈ）。先にも述べたとおり、ラスタ走査画像は表示装置のスク リーン上に画素ごと線ごとにスクリーンの上から下へ「描かれる」。ここでは１ バイトのデジタル情報が各画素に関連するものと仮定し、かつフレームバッ ファ内の各メモリ場所には１バイトのデジタル情報が記憶されるものとする。そ こで各画素はフレームバッファ内の単一のメモリ場所へマッピングされる。画素 情報は画像を作り出すためにアクセスされる順にフレームバッファ内に記憶され る。フレームバッファメモリアドレスが場所０で始まる場合には、座標（Ｗ、Ｈ ）にある画素に関連する情報は以下の表１に示すとおりのフレームバッファ内の メモリ場所に見つかる。 ランドスケープ画像３０４は画素位置からなる８本の水平線（次元Ｗ^*）から なる画素格子で、１本の線あたり１２の画素位置がある（次元Ｈ^*）。ポートレ ート画像３０２のランドスケープ画像３０４への変換には、図３に示すとおりポ ートレート画像３０２を時計回りの方向に９０°回転させる動作を含む。ラスタ 走査表示装置上に回転させたポートレート画像３０２（すなわち作り出されたラ ンドスケープ画像３０４）を適切に表示する動作には、ポートレート画像３０２ を構成する画素情報をフレームバッファ内の新しいメモリ場所へマッピングする 動作を含む。たとえば、数画素情報バイトのマッピングは図３のポートレート画 像３０２およびランドスケープ画像３０４において特別の記号で表わす。これら のマッピングに関連する情報については以下の表２に示す。 ポートレート画像３０２に関連するフレームバッファメモリ場所からの画素情 報を、作り出されるランドスケープ 画像３０２に関連する新たなフレームバッファメモリ場所へマッピングすること ができる数式は以下のとおりである。 ＡＤＤＲ ＯＵＴ ＝（（（ＡＤＤＲ ＩＮ） ＭＯＤ （Ｈ／Ｎ））^*Ｗ）＋（（（Ｗ／Ｎ）−１） −ＩＮＴ（（ＡＤＤＲ ＩＮ）／Ｈ）） 上の式において ＡＤＤＲ ＯＵＴ＝ランドスケープ画像３０４の画素情報に関連するフレーム バッファメモリ場所のアドレス ＡＤＤＲ ＩＮ＝ポートレート画像３０２の画素情報に関連するフレームバッ ファメモリ場所のアドレス ＭＯＤ＝モジュロ演算、（Ａ ＭＯＤ Ｂ）は整数Ａを整数Ｂで除算したもの の剰余を返す、たとえば（１０ ＭＯＤ ３）＝１ Ｈ＝ポートレート画像３０２の１水平走査線あたりの画素の数 Ｎ＝フレームバッファ内のデータ各１バイトに関連する画素の数 Ｗ＝ポートレート画像３０２の水平走査線の数 ＩＮＴ＝整数演算子、ＩＮＴ（Ａ）はＡの整数部分を返す、たとえばＩＮＴ（ ３．３３３）＝３ たとえば、ここでポートレート画像３０２における座標（Ｗ＝１、Ｈ＝１）に 位置する画素に関連する情報を表わす記号“＄”を、作り出すランドスケープ画 像３０４の適切な表示のためにフレームバッファ内の場所へマッピング することを考える。この例では、 Ｗ＝ポートレート画像３０２の水平走査線の数＝１２ Ｈ＝ポートレート画像３０２の１水平走査線あたりの画素の数＝８ Ｎ＝フレームバッファ内のデータ１バイトに関連する画素の数＝１ ＡＤＤＲ ＩＮ＝ポートレート画像３０２の画素情報に関連するフレームバッ ファメモリ場所のアドレス＝０ ＡＤＤＲ ＯＵＴ＝ランドスケープ画像３０４の画素情報に関連するフレーム バッファメモリ場所のアドレス ＝（（（ＡＤＤＲ ＩＮ） ＭＯＤ （Ｈ／Ｎ））^*Ｗ ＋（（（Ｗ／Ｎ）−１）−ＩＮＴ（（ＡＤＤＲ ＩＮ） ／Ｈ）） ＝（（（０） ＭＯＤ （８／１））^*１２） ＋（（（１２／１）−１）−ＩＮＴ（（０）／８）） ＝０＋１１ ＝１１ したがって、ラスタ走査表示装置上にポートレート画像３０２を時計まわり方 向に９０°回転させて適切に表示する（すなわち作り出されたランドスケープ画 像３０４）を表示するためにはフレームバッファ場所１１におけるポートレート 画像３０２の座標（Ｗ＝１、Ｈ＝１）にある画素に関連する情報を記憶すること が必要である。 図４はラスタ走査表示画像の画素に関連するデジタル情 報をマッピングすることによって行なわれる画像回転動作を示す第２の図である 。この例では、フレームバッファ内の各バイトが４つの連続する画素に関連する デジタル情報を含む。ポートレート画像４０２は画素位置（次元Ｗ）からなる１ ２本の水平な線から構成される画素格子からなり、各線あたりに８つの画素位置 がある（次元Ｈ）。この例では、４つの画素に関連するデジタル情報はフレーム バッファ内の各バイトに含まれ、デジタル情報の２つの二値ビットが各画素に関 連する情報を記憶する。したがって４つの画素がフレームバッファ内の一つのメ モリ場所へマッピングされる。先程も述べたとおり、画素情報は画像を作るのに アクセスされる順番にフレームバッファ内に記憶される。フレームバッファメモ リアドレスが場所０で始まりかつバイト内のビット位置がビット位置０を最右ビ ット位置としかつビット位置７を最左ビット位置として連続的に数えられる場合 には、座標（Ｗ、Ｈ）に位置する画素に関連する情報は以下の表３に示すフレー ムバッファ内のメモリ場所で見つかる。 ランドスケープ画像４０４は画素位置からなる８本の水平な線（次元Ｗ^*）か らなる画素格子で、１本あたり１２の画素位置がある（次元Ｈ^*）。 ポートレート画像４０２をランドスケープ画像４０４に 変換する動作には図４に示すとおりポートレート画像４０２を時計回り方向に９ ０°回転させる動作を含む。ラスタ走査表示装置上に回転させたポートレート画 像４０２（すなわち作り出されたランドスケープ画像４０４）を適切に表示する ためにはポートレート画像４０２を構成する画素情報をフレームバッファ内の新 たなメモリ場所へマッピングする作業を含む。たとえば、数画素情報量のマッピ ングについては図４のポートレート画像４０２およびランドスケープ画像４０４ において特別の記号で表わす。これらのマッピングに関連する情報は以下の表４ に示す。 画素情報をフレームバッファ内の新たなメモリ場所へマッピングするためには ３つの情報が必要である。すなわち１）ベースアドレス、２）バイト位置、およ び３）アドレスオフセットである。ＡＤＤＲ ＯＵＴに関する上記式でＮを４に 設定すればベースアドレスが算出されるが、これは第１のフレームバッファメモ リ場所のアドレスで、ラスタ走査表示装置上にランドスケープ画像４０４を適切 に表示するためには修正する必要がある。修正を行なう必要が あるフレームバッファ内に記憶されるバイトの位置を決定するために第２の式が 必要となる。 ＢＹＴＥ ＰＯＳ＝（（ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ） ^*Ｎ）） ＭＯＤ Ｎ） ＢＹＴＥ ＰＯＳは集合｛０、１、２、３｝における数であり、バイト位置０ は最右ビット位置１−０に対応し、バイト位置１はビット位置３−２に対応し、 バイト位置２はビット位置５−４に対応し、かつバイト位置３は最左ビット位置 ７−６に対応する。このマッピングを完結させるために必要な第３の情報はアド レスオフセット、すなわちＡＤＤＲ ＯＦＦである。 ＡＤＤＲ ＯＦＦ＝Ｗ／Ｎ ここでＮ個の画素に関連するフレームバッファバイト保持情報では、フレーム バッファ内のＮバイトの画素情報をポートレート画像４０２からランドスケープ 画像４０４への変換の際に修正する必要がある。修正されるバイトの部分はＢＹ ＴＥ ＰＯＳによって表わされる。図４に示す例では、フレームバッファ内に記 憶される４バイトの画素情報の各々における２ビットを画素情報変換の際に修正 する必要がある。第１に、アドレスＡＤＤＲ ＩＮのバイトのうちビット７−６ がベースアドレスＡＤＤＲ ＯＵＴのＢＹＴＥ ＰＯＳにより示されるビット場 所へ記憶される。アドレスＡＤＤＲ ＩＮのバイトのうちビット５−４がアドレ ス（ＡＤＤＲ ＯＵＴ＋ＡＤＤＲ ＯＦＦ）のＢＹＴ Ｅ ＰＯＳにより示されるビット場所へ記憶される。この第３のステップで、ア ドレスＡＤＤＲ ＩＮのバイトのうちビット３−２がアドレス（ＡＤＤＲ ＯＵ Ｔ＋（２^*ＡＤＤＲ ＯＦＦ））のＢＹＴＥ ＰＯＳで示されるビット場所へ記 憶される。最後に、アドレスＡＤＤＲ ＩＮのバイトのうちビット１−０がアド レス（ＡＤＤＲ ＯＵＴ＋（３^*ＡＤＤＲ ＯＦＦ））により示されるビット場 所へ記憶される。 図４を参照して、ポートレート画像４０２の最初の４つの画素に関連する情報 を表わす記号「＄」、「％」、「＆」および「＠」をフレームバッファ内の場所 へマッピングして新たにランドスケープ画像４０４を適切に表示すると仮定する 。この例では Ｗ＝ポートレート画像４０２の水平走査線の数＝１２ Ｈ＝ポートレート画像４０２の水平走査線あたりの画素の数＝８ Ｎ＝フレームバッファ内のデータの各バイトに関連する画素の数＝４ ＡＤＤＲ ＩＮ＝ポートレート画像４０２の画素情報を記憶するフレームバッ ファメモリ場所のアドレス＝０ ＡＤＤＲ ＯＵＴ＝ランドスケープ画像４０４の画素情報を記憶するフレーム バッファメモリ場所のアドレス ＝（（（ＡＤＤＲ ＩＮ） ＭＯＤ （Ｈ／Ｎ））^*Ｗ ＋（（（Ｗ／Ｎ）−１）−ＩＮＴ（（ＡＤＤＲ ＩＮ） ／Ｈ）） ＝（（（０） ＭＯＤ （８／４））^*１２） ＋（（（１２／４）−１）−ＩＮＴ（（０）／８）） ＝０＋（（３−１）−０） ＝２ ＢＹＴＥ ＰＯＳ＝フレームバッファ内の所与のメモリ場所に記憶されるバイ ト内の画素情報の相対的位置 ＝（（ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ）^*Ｎ））ＮＯＤ Ｎ） ＝（（ＩＮＴ（（０／８）^*４）） ＭＯＤ ４） ＝（０ ＭＯＤ ４） ＝０ ＡＤＤＲ ＯＦＦ＝アドレス計算のためのアドレスオフセット ＝Ｗ／Ｎ ＝１２／４ ＝３ ラスタ走査表示装置上にポートレート画像４０２を時計まわりに９０°回転さ せて適切に表示（すなわち作り出されたランドスケープ画像４０４）を表示する ためには以下のような動作が必要となる。 １） ポートレート画像アドレス０に関連するバイトの最左ビット７−６にあ りかつ記号「＄」で表わされる、ポートレート画像４０２の第１の画素に関連す る情報をフレ ームバッファアドレス２のバイトのバイト位置０（最右ビット１−０）に記憶す る必要がある。 ２） ポートレート画像アドレス０に関連するバイトのビット５−４にありか つ記号「％」で表わされる、ポートレート画像４０２の第２の画素に関連する情 報をフレームバッファアドレス（２＋３＝５）のバイトのバイト位置０（最右ビ ット１−０）に記憶する必要がある。 ３） ポートレート画像アドレス０に関連するバイトのビット３−２にありか つ記号「＆」で表わされる、ポートレート画像４０２の第３の画素に関連する情 報をフレームバッファアドレス（２＋（２^*３）＝８）のバイトのバイト位置０ （最右ビット１−０）に記憶する必要がある。 ４） ポートレート画像アドレス０に関連するバイトの最右ビット１−０に記 憶されかつ記号「＠」により表わされる、ポートレート画像４０２の第４の画素 に関連する情報をフレームバッファアドレス（２＋（３^*３）＝１１）のバイト のバイト位置０（最右ビット１−０）に記憶する必要がある。 類似する等式を使用してラスタ走査表示装置上に反時計まわり方向に９０°回 転させたポートレート画像４０２を適切に表示することができる。 それらの等式は以下のとおりである。 ＡＤＤＲ ＯＵＴ＝（（（Ｈ／Ｎ）−１）−（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｎ）））^*Ｗ） ＋ＩＮＴ（ＡＤＤＲ ＩＮ／Ｈ） ＢＹＴＥ ＰＯＳ＝（Ｎ−１）−（（ＩＮＴ（（ＡＤＤ Ｒ ＩＮ／Ｈ）^*Ｎ）） ＭＯＤ Ｎ） 図５はハードウェア回転ユニット５０４を含む映像コントローラ５０２のブロ ック図である。バスインタフェースユニット５０３はシステムバス５０６とハー ドウェア回転ユニット５０４との間に結合される。ハードウェア回転ユニット５ ０４はフレームバッファ５０８に結合され、フレームバッファ５０８は映像メモ リシステム５１０の一部である。フレームバッファ５０８は画像表示システム５ １２に結合され、かつ画像表示システム５１２は表示装置５１４に結合される。 ハードウェア回転ユニット５０４はポートレート画像を時計回り方向または反時 計回り方向に９０°回転させてラスタ走査表示装置上にランドスケープ画像を作 り出すために必要な上記のすべての機能を実現する。これは、ポートレート画像 に関連する画素情報を、ランドスケープモードで画像を適切に表示するために必 要な対応するフレームバッファ場所へハードウェアマッピングすることにより達 成される。 図６はバスインタフェースユニット５０３とフレームバッファ５０８との間に 結合されるハードウェア回転ユニット５０４のブロック図である。アドレス計算 機ユニット６０２は１組のアドレスライン６０２とフレームバッファ５０８との 間に結合される。データアセンブリユニット６０ ２は１組のデータライン６０８とフレームバッファ５０８との間に結合される。 アドレスデコーダ６１０はアドレスライン６０４とコントロールユニット６１２ との間に結合される。コントロールユニット６１２は１組のコントロールライン ６１４と、アドレス計算機ユニット６０２と、データアセンブリユニット６０６ とに結合される。 システムバス５０６はインダストリ・スタンダード・アーキテクチャ（ＩＳＡ ）バス、エクステンディッド・ＩＳＡ（ＥＩＳＡ）バス等でよい。アドレス計算 機ユニット６０２は、バスインタフェースユニット５０３とアドレスライン６０ ４を介してコントロールユニット６１２からは制御信号をかつシステムバス５０ ６からはアドレス情報を受ける。アドレス計算機ユニット６０２はシステムバス ５０６上で駆動され、ポートレート画像に関連する画素情報を適切に記憶するの に必要なアドレスマッピングを行ない、それにより画像はラスタ走査表示装置上 で表示される際に、時計回りまたは反時計回りの方向に９０°回転して表示され る。アドレス計算機ユニット６０２の一実施例に関連するハードウェアの動作に ついて以下に詳細に述べる。 データアセンブリユニット６０６はバスインタフェースユニット５０３とデー タライン６０８を介してコントロールユニット６１２からは制御信号をかつシス テムバス５０６からは画素情報を受ける。データアセンブリユニット６０６はラ スタ走査表示装置上にポートレート画像を時計回 りまたは反時計回り方向に９０°回転させて適切に表示するために必要なデータ 抽出および修正作業を行なう。データアセンブリユニットの一実施例に関連する ハードウェアの動作について以下に詳細に説明する。 コントロールユニット６１２はバスインタフェースユニット５０３とコントー ルライン６１４を介してシステムバス５０６から制御信号を受けかつアドレスデ コーダ６１０からアドレス情報を受ける。コントロールユニット６１２はフレー ムバッファ５０８に記憶される画素情報を操作する上でのアドレス計算機ユニッ ト６０２とデータアセンブリユニット６０６の動作を統括して、ラスタ走査表示 装置上に表示されるポートレート画像を時計回りまたは反時計回り方向に９０° 回転させる。コントロールユニット６１２の一実施例としてステートマシンの動 作について以下に詳細に説明する。 アドレスデコーダ６１０はバスインタフェースユニット５０３とアドレスライ ン６０４を介してシステムバス５０６からのアドレス情報を受ける。アドレスデ コーダ６１０はアドレスライン６０４上のアドレス信号がフレームバッファ５０ ８で見つかったメモリ場所に対応する場合、コントロールユニット６１２に信号 で知らせる。 図７はアドレス計算機ユニット６０２の一実施例を表わす論理回路のブロック 図である。デコーダ７０２は入力信号ＳＣＲＥＥＮ ＳＩＺＥで駆動される入力 ポートと出力 信号Ｗで駆動される出力ポートとを有する。デジタル信号ＳＣＲＥＥＮ ＳＩＺ Ｅはハードウェアレジスタのハードウェア選択スイッチまたはソフトウェア初期 化によって与えられてもよく、ラスタ走査表示装置のスクリーン上にポートレー ト画像を表示するのに使用する水平走査線あたりの画素数（Ｈ）と走査線の数（ Ｗ）のいくつか可能な組合せを符号化する。デコーダ７０２は入力信号ＳＣＲＥ ＥＮ ＳＩＺＥをデコードしてポートレート画像に存在する走査線の数の二値表 現である、出力信号Ｗを生成する。デコーダ７０４は入力ポートが入力信号ＳＣ ＲＥＥＮ ＳＩＺＥで駆動されかつ出力ポートが出力信号Ｈで駆動される。信号 Ｈはポートレート画像に存在する水平走査線あたりの画素の数の二値表現を含む 。 シフトエレメント７０６はデータ入力ポートが信号Ｈで駆動されかつ制御ポー トが信号Ｎで駆動される。デジタル信号Ｎはフレームバッファ内のデータの各バ イトに関連する画素の数に等しい値を有する。信号ＳＣＲＥＥＮ ＳＩＺＥと同 様、信号Ｎはハードウェア選択スイッチまたはハードウェアレジスタのソフトウ ェア初期化によって与えられてもよい。シフトエレメント７０６は信号Ｎの数値 が常に正でありかつ２の倍数である点を利用して信号Ｎの数値で信号Ｈの数値を 除算する。数を二値表現したものの各ビットを１ビット位置右へシフトさせるこ とはその数を２で除算することに等しい。シフトエレメント７０６は信号Ｈ の二値表現を含む出力信号を生成することによって信号Ｈの数値を信号Ｎの数値 で除算し、各ビットは信号Ｎの二値の半分の回数右へシフトされる。シフトエレ メント７０６の出力ポートは（Ｈ／Ｎ）の二値表現を含む出力信号で駆動される 。 減算器７０８は「＋」入力ポートの信号の値から「−」入力ポートの信号の値 を引いたものに等しい値を有する出力信号で駆動される出力ポートを有する。減 算器７０８は「＋」入力ポートに値（Ｈ／Ｎ）のシフトエレメント７０６の出力 信号を有しかつ「−」入力ポートに数「１」の二値表現を有する。したがって、 減算器７０８の出力ポートは（（Ｈ／Ｎ）−１）の二値表現を含む出力信号によ って駆動される。減算器は通常減算する数の入力ライン（すなわち「−」入力ラ イン）にインバータを加えることによって、全加算器から構成される。「１」の 値を表わす信号で全加算器の桁上げ入力を駆動することは２の補数の減算技術を 実施することになる。 シフトエレメント７１０はデータ入力ポートが信号ＡＤＤＲ ＩＮで駆動され かつコントロールポートが信号Ｎで駆動される。デジタル信号ＡＤＤＲ ＩＮは システムバス５０６のアドレスラインにより与えられる。シフトエレメント７１ ０は、信号Ｎの数値が常に正でかつ２の倍数であることを利用して信号Ｎの数値 を信号ＡＤＤＲ ＩＮの数値に乗算する。数１のビット位置を表わす二値表現の 各ビ ットを左へシフトさせることはその数に２を乗じることに等しい。シフトエレメ ント７１０は信号Ｈの二値表現を含む出力信号で出力ポートのラインを駆動し、 各ビットは信号Ｎの二値の半分に等しい回数左へシフトする。シフトエレメント ７１０の出力ポートはこうして値（ＡＤＤＲ ＩＮ^*Ｎ）を有する出力信号で駆 動される。 除算器７１２はシフトエレメント７１０からの出力信号で被除数入力ポートが 駆動され、除数入力ポートが信号Ｈで駆動され、商出力ポートは「Ｑ」で表わさ れかつ剰余出力ポートは「Ｒ」で表わされる。図示した除算器７１２はまたＲＥ ＳＥＴ信号を受けるためのリセット入力端末と、除算におけるステップのタイミ ングを制御するためのコントロール信号ＣＬＫを受けるためのクロック入力端末 と、除算の開始を指示するコントロール信号ＳＴＡＲＴ ＣＡＬＣを受けるため の入力端末と、除算の完了時にＣＡＬＣ ＤＯＮＥ信号を発する出力端末とを有 する。正のパルスがＳＴＡＲＴ ＣＡＬＣ入力で受信されると、除算器７１２は 値（ＡＤＤＲ ＩＮ^*Ｎ）の被除数を除数信号Ｈの値で整数除算したものに基づ き商出力ポート「Ｑ」で商出力信号をかつ剰余出力ポート「Ｒ」で剰余出力信号 を生成する。 除算が完了すると、除算器７１２は値ＩＮＴ（（ＡＤＤＲ ＩＮ^*Ｎ）／Ｈ） を有する商出力信号で商出力ポート「Ｑ」を駆動する。演算子ＩＮＴは整数除算 により生成さ れる商を表わす。除算器７１２はまた値（ＡＤＤＲ ＩＮ^*Ｎ）を値Ｈで整数除 算したものの剰余に等しい値を有する剰余出力信号で剰余出力ポート「Ｒ」を駆 動する。この剰余値は値（（ＡＤＤＲ ＩＮ^*Ｎ） ＭＯＤ Ｈ）に等しく、演 算子ＭＯＤは上記のようなモジュロ演算を示す。除算器７１２はまた除算が完了 するとＣＡＬＣ ＤＯＮＥ出力上に正のパルスを発する。適切な整数除算器アル ゴリズムに関する詳細についてはジャン・ループ・ベアによる「コンピュータシ ステムアーキテクチャ」と題する刊行物に記載されている。（“Computer Syste ms Architecture”by Jean-Loup Baer，Computer Science Press，Rockville，M aryland，1980）当業者であれば同文献に提示されるアルゴリズムに基づき除算 器を実現し得る。 シフトエレメント７１４はデータ入力ポートが除算器７１２で生成される剰余 出力信号により駆動されかつコントロールポートが信号Ｎにより駆動される。こ うして、データ入力ポートは（（ＡＤＤＲ ＩＮ^*Ｎ） ＭＯＤ Ｈ）の値を有 する信号で駆動される。シフトエレメント７１０は信号Ｎの数値が常に正であり かつ２の倍数であるという事実を利用し、信号Ｎの数値によって値（（ＡＤＤＲ ＩＮ^*Ｎ） ＭＯＤ Ｈ）を有する信号の数値の除算を行なう。シフトエレメ ント７１４は値（（ＡＤＤＲ ＩＮ^*Ｎ） ＭＯＤ Ｈ）の二値表現を含む出力 信号で出力ポートを駆動し、各ビットは信号Ｎの二値の半分に等しい回数 右へシフトされる。シフトエレメント７１４の出力ポートはこうして値（（（Ａ ＤＤＲ ＩＮ^*Ｎ） ＭＯＤ Ｈ））／Ｎ）の値を有する出力信号で駆動される が、この値は（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｎ））に等しい。 減算器７１６は、「＋」入力ポートで値（（Ｈ／Ｎ）−１）を有する減算器７ ０８により生成される出力信号を有しかつ「−」入力ポートで値（ＡＤＤＲ Ｉ Ｎ ＭＯＤ （Ｈ／Ｎ））でシフトエレメント７１４により生成される出力信号 を有する。こうして、減算器７１６の出力ポートは値（（（Ｈ／Ｎ）−１）−（ ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｎ）））を有する出力信号で駆動される。 マルチプレクサ７１８は出力ポートがコントロールポートの回転信号Ｒの値に 基づき２つの入力ポートの一方の信号に等しい出力信号で駆動される。回転信号 Ｒの値が０のとき、ポートレート画像に関連する画素情報は時計回りの方向に９ ０°回転されることになり、マルチプレクサ７１８の出力ポートは「０」で示す 入力ポートに入力信号に等しい出力信号で駆動される。回転信号Ｒの値が１のと き、ポートレート画像に関連する画素情報は反時計回りの方向に９０°回転され ることになり、マルチプレクサ７１８の出力ポートは「１」で示す入力ポートの 入力信号に等しい出力信号で駆動される。こうして、信号Ｒの値が０のとき、マ ルチプレクサ７１８の出力ポートは値（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｃ）） で、シフトエレメント７１４によ り生成される出力信号に等しい出力信号で駆動される。信号Ｒの値が１のとき、 マルチプレクサ７１８の出力ポートは値（（（Ｈ／Ｎ）−１）−（ＡＤＤＲ Ｉ Ｎ ＭＯＤ （Ｈ／Ｎ）））で、減算器７１６により生成される出力信号に等し い出力信号で駆動される。 乗算器７２０は第１の入力ポートでマルチプレクサ７１８により生成される出 力信号を有しかつ第２の入力ポートでデコーダ７０２により生成される出力信号 Ｗを有する。乗算器７２０は出力ポートがこの２つの入力ポートの信号の値に対 して行なわれる整数の乗算により生成される値で駆動される。したがって、回転 信号Ｒが値０を有する場合、マルチプレクサ７１８の出力ポートは値（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｃ））を有する出力信号で駆動され、かつ乗算器７２０ の出力ポートは値（（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｃ））^*Ｗ）を有する出 力信号で駆動される。信号Ｒが値１を有するとき、マルチプレクサ７１８の出力 ポートは値（（（Ｈ／Ｎ）−１）−（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｎ））） を有する出力信号で駆動され、かつ乗算器７２０の出力ポートは値（（（（Ｈ／ Ｎ）−１）−（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｎ）））^*Ｗ）を有する出力信 号で駆動される。適切な整数乗算器の実現に関する詳細についてはジャン・ルー プ・ベアによる「コンピュータシステムアーキテクチャ」と題する刊行物（“Co mputer Systems Architecture”by Jean-Loup Baer，Compute r Science Press，Rockville，Maryland，1980．）に記載されている。当業者で あればこの文献に提示されるアルゴリズムに基づき乗算器を実現し得る。 シフトエレメント７２２はデータ入力ポートが値ＩＮＴ（（ＡＤＤＲ ＩＮ^* Ｎ）／Ｈ）で、除算器７１２により生成される商出力信号により駆動され、コン トロールポートは信号Ｎで駆動される。シフトエレメント７２２は、信号Ｎの数 値が常に正でありかつ２の倍数である点を利用し、値ＩＮＴ（（ＡＤＤＲ ＩＮ^* Ｎ）／Ｈ）を有する信号の数値を信号Ｎの数値で除算する。シフトエレメント ７２２の出力ポートはこうして値ＩＮＴ（ＡＤＤＲ ＩＮ／Ｈ）を有する出力信 号で駆動される。 シフトエレメント７２４はデータ入力ポートがデコーダ７０２により生成され る出力信号Ｗで駆動されかつコントロールポートが信号Ｎで駆動される。シフト エレメント７２４は信号Ｗの数値を信号Ｎの数値で除算する。シフトエレメント ７２４の出力ポートは値（Ｗ／Ｎ）を有する出力信号で駆動される。 減算器７２６の出力ポートは「＋」入力ポートの信号の値−「−」入力ポート の信号の値に等しい値を有する出力信号で駆動される。減算器７０８は「＋」入 力ポートで値（Ｗ／Ｎ）を有するシフトエレメント７２４の出力信号を有しかつ 「−」入力ポートで数「１」の二値表現を有する。こうして、減算器７２６の出 力ポートは値（（Ｗ／Ｎ）− １）を有する出力信号で駆動される。 減算器７２８は「＋」入力ポートで値（（Ｗ／Ｎ）−１）を有する減算器７２ ６により生成される出力信号を有し、かつ「−」入力ポートで値ＩＮＴ（ＡＤＤ Ｒ ＩＮ／Ｈ）を有するシフトエレメント７２２により生成される出力信号を有 する。こうして、減算器７２８の出力ポートは値（（（Ｗ／Ｎ）−１）−ＩＮＴ （ＡＤＤＲ ＩＮ／Ｈ））を有する出力信号で駆動される。 マルチプレクサ７３０はコントロールポートで回転信号Ｒの値に基づく２つの 入力ポートのうちの１つの信号に等しい出力信号で駆動される。信号Ｒが値０を 有する場合、マルチプレクサ７３０の出力ポートは値（（（Ｗ／Ｎ）−１）−Ｉ ＮＴ（ＡＤＤＲ ＩＮ／Ｈ））を有する減算器７２８により生成される出力信号 に等しい出力信号で駆動される。信号Ｒが値１を有する場合、マルチプレクサ７ ３０の出力ポートは値ＩＮＴ（ＡＤＤＲ ＩＮ／Ｈ）を有するシフトエレメント ７２２により生成される出力信号に等しい出力信号で駆動される。 加算器７３２は出力ポートが２つの入力ポートの信号の値の和に等しい値を有 する出力信号ＢＡＳＥ ＡＤＤＲで駆動される。加算器７３２は一方入力ポート の出力信号が乗算器７２０により生成されかつ他方入力ポートの出力信号がマル チプレクサ７３０により生成される。回転信号Ｒが値０を有する場合、乗算器７ ２０により生成された出力 信号が値（（ＡＤＤＲ ＩＮ ｍｏｄ（Ｈ／Ｃ））^*Ｗ）を有しかつマルチプレ クサ７３０により生成された出力信号は値（（（Ｗ／Ｎ）−１）−ＩＮＴ（ＡＤ ＤＲ ＩＮ／Ｈ））を有する。回転信号Ｒは、ポートレート画像に関連する画素 情報を時計回りの方向に９０°回転させる場合に値０を有する。こうしてポート レート画像を時計回りに９０°回転させる場合、加算器７３２の出力ポートは値 （（（ＡＤＤＲ ＩＮ ｍｏｄ （Ｈ／Ｎ））^*Ｗ）＋（（（Ｗ／Ｎ）−１）− ＩＮＴ（ＡＤＤＲ ＩＮ／Ｈ）））の値を有する出力信号ＢＡＳＥ ＡＤＤＲで 駆動される。なおこの式は先に説明した、時計回りに９０°回転させるラスタ走 査ポートレート画像に関連する画素情報のマッピングのための式と一致する。 信号Ｒが値１を有する場合、乗算器７２０により生成される出力信号は値（（ （（Ｈ／Ｎ）−１）−（ＡＤＤＲ−ＩＮ ｍｏｄ （Ｈ／Ｎ）））^*Ｗ）を有し かつマルチプレクサ７３０により生成される出力信号は値ＩＮＴ（ＡＤＤＲ Ｉ Ｎ／Ｈ）を有する。回転信号Ｒは、ポートレート画像に関連する画素情報を反時 計回りに９０°回転させる場合値１を有する。こうして、ポートレート画像を反 時計回りに９０°回転させる場合、加算器７３２の出力ポートは（（（（（Ｈ／ Ｎ）−１）−（ＡＤＤＲ ＩＮ ＭＯＤ （Ｈ／Ｎ）））^*Ｗ）＋ＩＮＴ（ＡＤ ＤＲ ＩＮ／Ｈ））を有する出力信号ＢＡＳＥ ＡＤＤＲで駆動される。 なお、この式は先に述べた反時計回りに９０°回転させたラスタ走査ポートレー ト画像に関連する画素情報のマッピングに関する式と一致する。 以下により詳細に説明するとおり、マルチプレクサ７３４、レジスタ７３６、 および加算器７３８は各バイトが１画素を超える数の画素に関連する情報を記憶 する場合にベースアドレスＢＡＳＥ ＡＤＤＲにアドレスオフセットを加えてフ レームバッファのバイトをアクセスするための手段を提供する。 除算器７４０は被除数入力ポートに除算器７１２により生成される商出力信号 を有し、除数入力ポートに信号Ｎを有し、「Ｑ」と呼ばれる商出力ポートと「Ｒ 」と呼ばれる剰余出力ポートを有する。除算器７１２の商出力ポート「Ｑ」は使 用しない。除算器７１２はＩＮＴ（（ＡＤＤＲ ＩＮ^*Ｎ）／Ｈ）を値Ｎで整数 除算したものの剰余に等しい値を有する剰余出力信号で剰余出力ポート「Ｒ」を 駆動する。この値はまた演算子ＭＯＤが上記のようなモジュロ演算を表わす（（ ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ）^*Ｎ））ＭＯＤ Ｎ）にも等しい。 減算器７４２は「＋」入力ポートに信号Ｎを有しかつ「−」入力ポートに値「 １」を有する。減算器７４２の出力ポートは値（Ｎ−１）を有する出力信号で駆 動される。 減算器７４４は「＋」入力ポートで値（Ｎ−１）を有する減算器７４２により 生成される出力信号を有しかつ「 −」入力ポートに値（（ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ）^*Ｎ）） ＭＯＤ Ｎ ）を有する除算器７４０により生成される出力信号を有する。減算器７４４の出 力ポートはこうして値（（Ｎ−１）−（（ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ）^*Ｎ ）） ＭＯＤ Ｎ））の二値表現を含む出力信号で駆動される。 マルチプレクサ７４６はコントロールポートの回転信号Ｒの値に基づき２つの 入力ポートのうちの一方の信号に等しい出力信号ＢＹＴＥ ＰＯＳで駆動される 。回転信号Ｒが値０を有する場合、マルチプレクサ７４６の出力ポートは値（（ ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ）^*Ｎ）） ＭＯＤ Ｎ）を有する、除算器７４ ０により生成される出力信号に等しい出力信号で駆動される。回転信号Ｒは、ポ ートレート画像に関連する画素情報を時計回りに９０°回転させる場合値０を有 する。したがってポートレート画像を時計回りに９０°回転させる場合、マルチ プレクサ７４６の出力ポートの出力信号ＢＹＴＥ ＰＯＳは値（（ＩＮＴ（（Ａ ＤＤＲ ＩＮ／Ｈ）^*Ｎ）） ＭＯＤ Ｎ）を有する。なお、この式は時計回り に９０°回転させるラスタ走査ポートレート画像に関連する画素情報のマッピン グの際に必要なフレームバッファバイト修正のバイト位置を決定するために使用 される先に述べた式に一致する。 信号Ｒが値１を有する場合、マルチプレクサ７４６の出力ポートは値（（Ｎ− １）−（（ＩＮＴ（（ＡＤＤＲ Ｉ Ｎ／Ｈ）^*Ｎ）） ＭＯＤ Ｎ））を有する、減算器７４４により生成される出 力信号に等しい出力信号ＢＹＴＥ ＰＯＳで駆動される。回転信号Ｒは、ポート レート画像に関連する画素情報を反時計回りに９０°回転させる場合に値１を有 する。こうして、ポートレート画像を反時計回りに９０°回転させる場合、マル チプレクサ７４６の出力ポートの出力信号ＢＹＴＥ ＰＯＳは値（（Ｎ−１）− （（ＩＮＴ（（ＡＤＤＲ ＩＮ／Ｈ）^*Ｎ）） ＭＯＤＮ））を有する。なお、 この式は反時計回りに９０°回転させるラスタ走査ポートレート画像に関連する 画素情報のマッピングの際に必要なフレームバッファバイト修正のバイト位置を 決定するために使用する先に述べた式と一致する。 上記のとおり、マルチプレクサ７３４、レジスタ７３６、および加算器７３８ は、各バイトが１つを超える数の画素に関連する情報を記憶する場合ベースアド レス信号ＢＡＳＥ ＡＤＤＲにアドレスオフセットを加算してフレームバッファ バイトをアクセスするための手段を提供する。マルチプレクサ７３４はコントロ ールポートのコントロール信号１ＳＴ ＡＤＤＲの値に基づき２つの入力ポート の一方の信号に等しい出力信号で駆動される出力ポートを有する。信号１ＳＴ ＡＤＤＲが値１を有する場合、マルチプレクサ７３４の出力ポートは加算器７３ ２により生成される出力信号ＢＡＳＥ ＡＤＤＲに等しい出力信号で駆動される 。 信号１ＳＴ ＡＤＤＲが値０を有する場合、マルチプレクサ７３４の出力ポート は以下に説明するとおり加算器７３８より生成される出力信号に等しい出力信号 で駆動される。 レジスタ７３６はメモリ記憶素子の集まりである。レジスタ７３６はデータ入 力ポートがマルチプレクサ７３４の出力信号で駆動され、出力ポートが出力信号 ＡＤＤＲ ＯＵＴで駆動され、かつコントロールポートが信号ＳＹＮＣ ＡＤＤ Ｒで駆動される。信号１ＳＴ ＡＤＤＲが値１を有しかつレジスタ７３６がＳＹ ＮＣ ＡＤＤＲにより能動化される場合、加算器７３２により生成される出力信 号ＢＡＳＥ ＡＤＤＲはレジスタ７３６に記憶されかつレジスタ７３６の出力ポ ートに現われる。こうして、レジスタ７３６の出力信号ＡＤＤＲ ＯＵＴは、信 号１ＳＴ ＡＤＤＲが値１を有する場合マルチプレクサ７３４の出力信号ＢＡＳ Ｅ ＡＤＤＲに等しくなる。 加算器７３８は２つの入力ポートの信号の値の和に等しい値を有する出力信号 で出力ポートを駆動する。加算器７３８は一方入力ポートで値（Ｗ／Ｎ）を有す るシフトエレメント７２４により生成される出力信号を有しかつ他方入力ポート に値ＡＤＤＲ ＯＵＴを有するレジスタ７３６により生成される出力信号を有す る。加算器７３８の出力ポートは値（ＡＤＤＲ ＯＵＴ＋（Ｗ／Ｎ））を有する 出力信号で駆動される。 動作の際、ベースアドレスＢＡＳＥ ＡＤＤＲを計算す る場合信号１ＳＴ ＡＤＤＲは論理１に設定されかつ正のパルスが信号ＳＹＮＣ ＡＤＤＲとして出されてレジスタ７３６は信号ＢＡＳＥ ＡＤＤＲを記憶する ことができるようになる。レジスタ７３６により生成される出力信号、すなわち ＡＤＤＲ ＯＵＴは、信号１ＳＴ ＡＤＤＲが値１を有する場合のＢＡＳＥ Ａ ＤＤＲに等しい。フレームバッファ内のバイトが１を超える数の画素に関連する 情報を記憶する場合、Ｎは１より大きい値を有しかつ１バイトを超える画素情報 を回転マッピング動作の際にアクセスしかつ修正する必要がある。この場合、１ ＳＴ ＡＤＤＲはフレームバッファ内の画素情報の最初のバイトがアクセスされ 修正された後に論理０に設定される。加算器７３８はシフトユニット７２４の出 力信号の値（Ｗ／Ｎ）とレジスタ７３６の出力の信号ＡＤＤＲ ＯＵＴの値の和 に等しい値を有する出力信号を生成する。信号ＡＤＤＲ ＯＵＴは信号ＢＡＳＥ ＡＤＤＲに等しいので、加算器７３８の出力信号は（ＢＡＳＥ ＡＤＤＲ＋（ Ｗ／Ｎ））を有する。マルチプレクサ７３４は、コントロール入力信号１ＳＴ ＡＤＤＲが値０を有する場合、加算器７３８の出力信号に等しい出力信号を生成 する。正のパルスが信号ＳＹＮＣ ＡＤＤＲとして出されてレジスタ７３６は入 力値（ＢＡＳＥ ＡＤＤＲ＋（Ｗ／Ｎ））を記憶することができる。レジスタ７ ３６が能動化された後、レジスタ７３６の出力信号ＡＤＤＲ ＯＵＴの値は（Ｂ ＡＳＥ ＡＤＤＲ＋（Ｗ／ Ｎ））に等しい値になる。こうして、これでフレームバッファ内の修正する必要 がある次のバイトにアクセス可能となる。 レジスタ７３６の出力信号ＡＤＤＲ ＯＵＴの値が（ＢＡＳＥ ＡＤＤＲ＋（ Ｗ／Ｎ））に等しい場合、加算器７３８の出力ポートは（ＢＡＳＥ ＡＤＤＲ＋ （２^*（Ｗ／Ｎ）））の値を有する出力信号で駆動される。マルチプレクサ７３ ４は、コントロール入力１ＳＴ ＡＤＤＲが依然として値０を有している状態で 、加算器７３８の出力信号に等しい出力信号を生成する。レジスタ７３６が再び 能動化された後、レジスタ７３６の出力信号ＡＤＤＲ ＯＵＴの値が（ＢＡＳＥ ＡＤＤＲ＋（２^*Ｗ／Ｎ））になる。こうして、修正する必要のあるフレーム バッファ内の第３のバイトにアクセス可能となる。この処理は、アクセスする必 要のあるすべてのバイトが修正されるまで続く。 ここでデータアセンブリユニット６０６の一実施例を示すブロック図である図 ８を参照する。この実施例の構造および機能は図４の例を参考にしながら説明す る。ポートレート画像４０２に関連する画素情報の第１のバイト（すなわちバイ ト０）のアドレスがシステムバス５０６のアドレスライン上に存在し、かつポー トレート画像４０２のバイト０に関連するデータはシステムバス５０６のデータ ライン上に存在する。マルチプレクサ８０２は、バスインタフェースユニット５ ０３とデータライン６０８を介して、図 ４のポートレート画像４０２において「＄」記号で表わされる、システムバス５ ０６上で駆動されるデータバイトのうちビット７−６の情報を受ける第１の入力 ポートを有する。マルチプレクサ８０２の第２の入力ポートは図４の「％」記号 で表わす、バスインタフェースユニット５０３およびデータライン６０８を介し てシステムバス５０６上に駆動されるデータバイトのビット５−４の情報を受け る。マルチプレクサ８０２の第３の入力ポートはバスインタフェースユニット５ ０３とデータライン６０８とを介して、図４の「＆」により表わされるシステム バス５０６上に駆動されるデータバイトのうちのビット３−２の情報を受ける。 マルチプレクサ８０２の第４の入力ポートはバスインタフェースユニット５０３ およびデータライン６０８を介して、図４の「＠」記号で表わされるシステムバ ス５０６上に駆動されるデータバイトのうちのビット１−０の情報を受ける。コ ントロールポートを駆動するコントロール信号ＯＰ ＣＯＵＮＴはフレームバッ ファ情報の修正に含まれるビットを選択するが、これについては以下により詳細 に説明する。 代替的実施例においては、フレームバッファ５０８のデータの各バイトは２つ の画素に関連する情報を含む。この場合、マルチプレクサ８０２は２つの入力ポ ートを有し、そのうち第１のポートがバスインタフェースユニット５０３および データライン６０８を介してシステムバス５０６ 上に駆動されるデータバイトのうちのビット７−４の情報を受け得る。マルチプ レクサ８０２の第２の入力ポートはバスインタフェースユニット５０３とデータ ライン６０８を介してシステムバス５０６上に駆動されるデータバイトのビット ３−０の情報を受け得る。マルチプレクサ８０２の出力ポートは、コントロール 信号ＯＰ ＣＯＵＮＴの値が０の場合システムバス５０６上のデータバイトのう ちビット７−４で駆動されることが可能でかつコントロール信号ＯＰ ＣＯＵＮ Ｔが値１を有する場合にはシステムバス５０６上のデータバイトのうちビット３ −０で駆動され得る。なお、信号ＯＰ ＣＯＵＮＴの値はこの実施例においては ０と１とに限定されている。マルチプレクサ８０２の出力のビット３−２はマル チプレクサ８１０Ａと８１０Ｃの入力ポートに向けられてもよい。マルチプレク サ８０２の出力のうちのビット１−０はマルチプレクサ８１０Ｂおよび８１０Ｄ の入力ポートに向けられてもよい。 コントロールユニット６１２がアドレス計算機ユニット６０２に信号を送って アドレスマッピングを開始させ、修正すべきフレームバッファ５０８内の第１の バイトを決定して、適切に回転されたポートレート画像４０２（すなわちランド スケープ画像４０４）を表示できるようにする。アドレス計算機ユニット６０２ はまた修正すべきフレームバッファ５０８に記憶されるデータバイトの各部をア クセスするのに必要な信号ＢＹＴＥ ＰＯＳの値を計算する。 アドレス計算機ユニット６０２が必要な計算を終わると、信号ＡＤＤＲ ＯＵＴ の値は２になりかつＢＹＴＥ ＰＯＳの値は上記のとおり０になる。コントロー ルユニット６１２はバス上にハードウェア回転ユニット５０４とフレームバッフ ァ５０８を結合する適切なコントロール信号を発してフレームバッファ５０８に 場所２のデータで前記バスのデータラインを駆動させるようにする。マルチプレ クサ８０４の第１の入力ポートはフレームバッファ場所２に記憶される画素情報 のビット７−６の情報を受ける。マルチプレクサ８０４の第２、第３および第４ の入力ポートはフレームバッファ場所２に記憶される画素情報のビット５−４、 ３−２および１−０の情報をそれぞれ受ける。マルチプレクサ８０４の出力ポー トは４つの入力ポートのうちの１つの入力信号に等しい出力信号で駆動されるが 、この選択はコントロールポートを駆動するコントロール信号ＢＹＴＥ ＰＯＳ の値による。図４の例では、信号ＢＹＴＥ ＰＯＳの値は０で、マルチプレクサ ８０４の出力ポートは第１の入力ポートの入力信号、すなわちフレームバッファ 場所２に記憶される画素情報のビット１−２に等しい出力信号で駆動されること になる。 代替的実施例では、フレームバッファ５０８のデータの各バイトは２つの画素 に関連する情報を含む。この場合、マルチプレクサ８０４は２つの入力ポートを 有してもよく、そのうち第１のポートがフレームバッファ場所２に記憶さ れる画素情報のビット７−４の情報を受ける。マルチプレクサ８０２の第２の入 力ポートはフレームバッファ場所２に記憶される画素情報のビット３−０の情報 を受け得る。マルチプレクサ８０４の出力ポートは、コントロール信号ＢＹＴＥ ＰＯＳの値が１の場合フレームバッファ場所２に記憶される画素情報のビット ７−４で駆動されることが可能でかつコントロール信号ＢＹＴＥ ＰＯＳの値が ０の場合フレームバッファ場所２に記憶される画素情報のうちビット３−０で駆 動され得る。なお、信号ＢＹＴＥ ＰＯＳの値はこの実施例においては０と１に 限定されている。マルチプレクサ８０４の出力のビット３−２はマルチプレクサ ８０６Ａおよび８０６Ｃの入力ポートに向けられてもよい。マルチプレクサ８０ ４の出力のうちのビット１−０はマルチプレクサ８０６Ｂおよび８０６Ｄの入力 ポートに向けられてもよい。 マルチプレクサ８０６Ａの出力ポートは３つの入力ポートのうちの１つの入力 信号に等しい出力信号で駆動されるが、その選択は第１のコントロールポートの コントロール信号ＷＲＩＴＥ ＣＹＣＬＣと、第２のコントロールポートのコン トロール信号ＳＥＲ ３の値による。マルチプレクサ８０６Ａ−８０６Ｄの動作 は類似するもので、コントロール信号ＳＥＲ ３がそれぞれＳＥＲ ２、ＳＥＲ １、およびＳＥＲ ０に替わる。コントロール信号ＷＲＩＴＥ ＣＹＣＬＥは 、システムバス５０６上に存在するデータ がフレームバッファ５０８に記憶される場合にアサートされ、これは図４の例の 場合と同様である。コントロール信号ＷＲＩＴＥ ＣＹＣＬＥがアサートされる 場合、マルチプレクサ８０６Ａ−８０６Ｄは、フレームバッファからのデータバ イトのビットの値で駆動される入力ポートの入力信号に等しい出力信号を生成す る。コントロール信号ＷＲＩＴＥ ＣＹＣＬＥがアサートされる場合、コントロ ール信号ＳＥＲ ３、ＳＥＲ ２、ＳＥＲ １およびＳＥＲ ０の値はマルチプ レクサ８０６Ａ−８０６Ｄにより生成される出力信号を決定しない。 代替的実施例では、フレームバッファ５０８のデータの各バイトは２つの画素 に関連する情報を含む。この場合、マルチプレクサ８０６Ａおよび８０６Ｂは１ つの画素に関連する入力を有することが可能で、かつコントロール信号ＳＥＲ ３およびＳＥＲ ２は、信号ＯＰ ＣＯＵＮＴの値が０の場合アサートされ得る 。マルチプレクサ８０６Ｃおよび８０６Ｄは第２の画素に関連する入力を有する ことが可能で、コントロール信号ＳＥＲ １およびＳＥＲ ０は、信号ＯＰ Ｃ ＯＵＮＴの値が１の場合にアサートされ得る。なお、信号ＯＰ ＣＯＵＮＴの値 は０と１に限定される。 レジスタ８０８Ａ−８０８Ｄは、コントロール信号ＭＥＭ ＲＤにより能動化 される場合、マルチプレクサ８０６Ａ−８０６Ｄによりそれぞれ生成される出力 信号を記憶す る。図４の例では、コントロール信号ＷＲＩＴＥ ＣＹＣＬＥがアサートされ、 マルチプレクサ８０６Ａ−８０６Ｄはフレームバッファからのデータバイトの入 力ビットに対応する値を有する出力信号を生成する。正のパルスがコントロール 信号ＭＥＭ ＲＤとして出されて、レジスタ８０８Ａ−８０８Ｄ内のマルチプレ クサ８０６Ａ−８０６Ｄの出力信号を記憶するようにする。レジスタ８０８Ａ− ８０８Ｄの出力信号は集合的にフレームバッファ５０８から取出した未修正のデ ータバイトを含む。 マルチプレクサ８１０Ａの出力ポートは２つの入力ポートのうちの一方の入力 信号に等しい出力信号で駆動されるが、その選択はコントロールポートのコント ロール信号ＰＯＳ ３の値による。マルチプレクサ８１０Ｂ−８１０Ｄの動作は 同じで、コントロール信号ＰＯＳ ３がそれぞれＰＯＳ ２、ＰＯＳ １、およ びＰＯＳ ０に入替わるだけである。マルチプレクサ８１０Ａ−８１０Ｄの出力 信号は集合的にフレームバッファ５０８に記憶されるデータバイトを含む。フレ ームバッファ５０８内の各データバイトが４つの画素に関連する情報を含む場合 、コントロール信号ＰＯＳ ０は、ＢＹＴＥ ＰＯＳの値が０の場合にアサート される。コントロール信号ＰＯＳ １は、ＢＹＴＥ ＰＯＳの値が１の場合にア サートされ、コントロール信号ＰＯＳ ２は、ＢＹＴＥ ＰＯＳの値が２の場合 にアサートされ、かつコントロール信号ＰＯＳ ３は、ＢＹＴＥ ＰＯＳの値が３の場合にアサートされる。いかなるときも１を超える数のコント ロール信号がアサートされることはない。 代替的実施例においては、フレームバッファ５０８のデータの各バイトが２つ の画素に関連する情報を含む。この場合、マルチプレクサ８１０Ａおよび８１０ Ｂは１つの画素に関連する入力を有することが可能で、双方ともに信号ＰＯＳ １によって制御可能である。マルチプレクサ８１０Ｃおよび８１０Ｄは第２の画 素に関連する入力を有することが可能で、双方ともに信号ＰＯＳ ０によって制 御可能である。ＢＹＴＥ ＰＯＳが値０と１に限定されているので、ＰＯＳ ０ とＰＯＳ １のみが適用可能である。 図４の例では、アドレス計算機ユニット６０２は上記のとおり信号ＢＹＴＥ ＰＯＳのための値０を計算する。したがって、コントロール信号ＰＯＳ ０は、 すべてのデータ修正動作の際にアサートされ、フレームバッファ５０８に記憶さ れるデータバイトのうちのビット１−０を選択して修正する。最初に、マルチプ レクサ８０２のコントロール信号ＯＰ ＣＯＵＮＴが値０を有する。マルチプレ クサ８０２の出力ポートはシステムバス５０６からのデータのビット７−６、す なわちポートレート画像４０２に関連しかつ図４の「＄」で表わされる画素情報 の２つのビットに等しい値を有する出力信号で駆動される。マルチプレクサ８１ ０Ａのコントロール信号ＰＯＳ ３はデアサートされ、 かつマルチプレクサ８１０Ａの出力ポートはフレームバッファ場所２に記憶され るデータバイトのうちのビット７−６に等しい値を有する出力信号で駆動される 。マルチプレクサ８１０Ｂおよび８１０Ｃの出力ポートはフレームバッファ場所 ２に記憶されるデータバイトのビット５−４および３−２にそれぞれ等しい値を 有する出力信号で駆動される。マルチプレクサ８１０Ｄのコントロール信号ＰＯ Ｓ ０がアサートされ、かつマルチプレクサ８１０Ｄの出力ポートがマルチプレ クサ８０２の出力信号に等しい出力信号で駆動される。マルチプレクサ８１０Ａ −８１０Ｄの集合的出力信号を構成するデータバイトはフレームバッファ５０２ の場所２に記憶される。こうして、フレームバッファ５０８の場所２の元のデー タバイトのビット７−２は未修正だが、ビット１−０はこれでシステムバス５０ ６からのデータバイトのビット７−６の画素情報を含む。フレームバッファ５０ ８の場所２に記憶される画素情報の修正されたビット１−０は図４のランドスケ ープ画像４０４の「＄」により表わされる。 図４のポートレート画像４０２からランドスケープ画像４０４への画素情報の マッピングを完了するため、あと３つのデータバイト修正を行なう必要がある。 図７において、マルチプレクサ７３４のコントロール信号１ＳＴ ＡＤＤＲは論 理０に設定されかつ正のパルスがレジスタ７３６のコントロール信号ＳＹＮＣ ＡＤＤＲとして出される。ア ドレス計算機ユニット６０２により生成される信号ＡＤＤＲ ＯＵＴは（ＢＡＳ Ｅ ＡＤＤＲ＋（Ｗ／Ｎ））の値を有し、ＢＡＳＥ ＡＤＤＲは値２を有しかつ （Ｗ／Ｎ）は上記のとおり値３を有する。フレームバッファ５０８の場所５のデ ータバイトが選択されて修正される。 先に述べたとおり、コントロールユニット６１２はハードウェア回転ユニット ５０４をフレームバッファ５０８に結合する適切なコントロール信号をバス上に 出してフレームバッファ５０８に場所５のデータで前記バスのデータラインを駆 動させる。コントロール信号ＷＲＩＴＥ ＣＹＣＬＥは依然としてアサートされ た状態で、マルチプレクサ８０６Ａ−８０６Ｄの出力ポートはフレームバッファ ５０８からのデータバイトの対応するビットに等しい出力信号で駆動されること になる。正のパルスが再びレジスタコントロール信号ＭＥＭ ＲＤとして出され 、レジスタ８０８Ａ−８０８Ｄにマルチプレクサ８０６Ａ−８０６Ｄにより生成 されるフレームバッファデータバイトのビットを記憶させる。レジスタ８０８Ａ −８０８Ｄの出力信号はフレームバッファ５０８の場所５から取込んだ未修正の データバイトを集合的に含む。 マルチプレクサ８０６のコントロール信号ＯＰ ＣＯＵＮＴは１だけインクリ メントされて、値１を生成する。マルチプレクサ８０２の出力ポートは、システ ムバス５０６からのデータのビット５−４、すなわちポートレート画像 ４０２に関連しかつ図４で記号「％」で表わされる画素情報のうちの２つのビッ トの値に等しい出力信号で駆動される。アドレス計算機ユニット６０２により生 成される信号ＢＹＴＥ ＰＯＳの値は依然として０であり、かつコントロール信 号ＰＯＳ ０は依然としてアサートされた状態である。マルチプレクサ８１０Ａ −８１０Ｃの出力信号は集合的にフレームバッファ５０８の場所５の元のデータ バイトのビット７−２を生成する。マルチプレクサ８１０Ｄのコントロール信号 ＰＯＳ ０はアサートされて、マルチプレクサ８１０Ｄの出力ポートの、マルチ プレクサ８０２の出力信号に等しい出力信号による駆動を引き起こす。マルチプ レクサ８１０Ａ−８１０Ｄの集合的出力信号からなるデータバイトはフレームバ ッファ５０８の場所５に記憶される。フレームバッファ５０８の場所５の元のデ ータバイトのビット７−２は未修正のままだが、ビット１−０はシステムバス５ ０６からのデータバイトのビット５−４の画素情報を含む。フレームバッファ５ ０８の場所５に記憶される画素情報の修正されたビット１−０は図４のランドス ケープ画像４０４における「％」記号により表わされる。 第３のフレームバッファデータバイト修正動作の際、アドレス計算機ユニット ６０２は値（ＢＡＳＥ ＡＤＤＲ＋（２^*Ｗ／Ｎ）））を有する信号ＡＤＤＲ ＯＵＴを生成する。こうして、フレームバッファ５０８の場所８のデータバイト が選択されて修正される。レジスタ８０８Ａ−８ ０８Ｄの出力信号はここで再びフレームバッファ５０８から取込んだ未修正のデ ータバイトを集合的に含む。マルチプレクサ８０２のコントロール信号ＯＰ Ｃ ＯＵＮＴは１だけ増分されて、値２を生成する。マルチプレクサ８０２の出力ポ ートはシステムバス５０６からのデータのビット３−２、すなわちポートレート 画像４０２に関連しかつ図４で記号「＆」により表わされる画素情報の２ビット に等しい出力信号で駆動される。マルチプレクサ８１０Ａ−８１０Ｃは元のフレ ームバッファデータバイトのビット７−２を集合的に生成する。マルチプレクサ ８１０Ｄの出力ポートはマルチプレクサ８０２の出力信号に等しい出力信号で駆 動される。マルチプレクサ８１０Ａ−８１０Ｄの集合的出力信号からなるデータ バイトはフレームバッファ５０８の場所８に記憶される。こうして、フレームバ ッファ５０８の場所８の元のデータバイトのビット７−２は未修正だが、ビット １−０はシステムバス５０６からのデータバイトのビット３−２の画素情報を含 む。フレームバッファ５０８の場所８に記憶される画素情報の修正されたビット １−０は図４のランドスケープ画像４０４では「＆」記号により表わされる。 第４および最後のフレームバッファデータバイト修正動作の際、アドレス計算 機ユニット６０２は値（ＢＡＳＥ ＡＤＤＲ＋（３^*（Ｗ／Ｎ）））を有する信 号ＡＤＤＲ ＯＵＴを生成する。こうして、フレームバッファ５０８の 場所１１のデータバイトが選択されて修正される。レジスタ８０８Ａ−８０８Ｄ の出力信号は再びフレームバッファ５０８から取込んだ未修正のデータバイトを 集合的に含む。マルチプレクサ８０２のコントロール信号ＯＰ ＣＯＵＮＴは１ だけ増分され、値３を生成する。マルチプレクサ８０２の出力ポートはシステム バス５０６からのデータのビット１−０、すなわちポートレート画像４０２に関 連しかつ図４で「＠」記号で表わされる画素情報の２つのビットの値に等しい出 力信号で駆動される。マルチプレクサ８１０Ａ−８１０Ｃは元のフレームバッフ ァデータバイトのビット７−２を集合的に生成する。マルチプレクサ８１０Ｄの 出力ポートはマルチプレクサ８０２の出力信号に等しい出力信号で駆動される。 マルチプレクサ８１０Ａ−８１０Ｄの集合的出力信号を構成するデータバイトは フレームバッファ５０８の場所１１に記憶される。したがってフレームバッファ ５０８の場所１１の元のデータバイトのビット７−２は未修正だが、ビット１− ０はシステムバス５０６からのデータバイトのビット１−０の画素情報を含む。 フレームバッファ５０８の場所１１に記憶される画素情報の修正されたビット１ −０は図４のランドスケープ画像４０４における「＠」記号で表わされる。 データアセンブリユニット６０６もポートレート画像４０２に関連する画素情 報がランドスケープ画像４０４に関連する記憶された画素情報から復元されるこ とを可能にす る。アドレス計算機ユニット６０２は適切なアドレスを計算しかつ先程と同様フ レームバッファ５０８に記憶されるデータバイト内の画素情報の位置を決定する 。ランドスケープ画像４０４に関連する画素情報はフレームバッファ５０８から 取込まれかつマルチプレクサ８０４の入力ポートで使用可能となる。マルチプレ クサ８０６Ａ−８０６Ｄのコントロール信号ＷＲＩＴＥ ＣＹＣＬＥはデアサー トされ、かつコントロール信号ＳＥＲ ３、ＳＥＲ ２、ＳＥＲ １、およびＳ ＥＲ ０はマルチプレクサ８０６Ａ−８０６Ｄをそれぞれ制御する。各データバ イトが４つの画素に関連する情報を含む場合には、コントロール信号ＳＥＲ ３ 、ＳＥＲ ２、ＳＥＲ １、およびＳＥＲ ０のアサートがそれぞれＯＰ ＣＯ ＵＮＴの０、１、２、および３の値に対応する。 代替的実施例では、フレームバッファ５０８内のデータの各バイトが２つの画 素に関連する情報を含む。この場合、マルチプレクサ８０６Ａおよび８０６Ｂは １つの画素に関連する入力を有し、コントロール信号ＳＥＲ ３およびＳＥＲ ２は、信号ＯＰ ＣＯＵＮＴが値０のときアサートされ得る。マルチプレクサ８ ０６Ｃおよび８０６Ｄは入力が第２の画素に関連付けられてもよく、制御信号Ｓ ＥＲ １およびＳＥＲ ０は信号ＯＰ ＣＯＵＮＴが１の値を有するときにアサ ートされてもよい。信号ＯＰ ＣＯＵＮＴは０および１の値に限られることに注 目されたい。 図４の例では、フレームバッファ５０８のアドレス０でのシステムバス５０６ 読出要求の結果、アドレス計算器ユニット６０２が上述のように２のベースアド レスを計算することとなる。制御ユニット６１２は、ハードウェア回転ユニット ５０４をフレームバッファ５０８に結合するバス越しに適当な制御信号を発行し て、フレームバッファ５０８に前記バスのデータ線を場所２のデータで駆動させ る。信号ＢＹＴＥ ＰＯＳは０の値を有して、マルチプレクサ８０４の出力ポー トを、フレームバッファ５０８のアドレス２のデータバイトのビット１−０の値 に等しい出力信号で駆動させる。バイト２のビット１−０は、図４のランドスケ ープ画像４０４において「＄」で表わされることに注目されたい。信号ＯＰ Ｃ ＯＵＮＴは０に初期化されて、マルチプレクサ８０６Ａ制御信号ＳＥＲ ３を最 初にアサートさせる。アサートされた制御信号ＳＥＲ ３は、マルチプレクサ８ ０６Ａの出力ポートを、マルチプレクサ８０４の出力信号に等しい出力信号で駆 動する。したがって、マルチプレクサ８０６Ａの出力ポートは、フレームバッフ ァ５０８の場所２のデータワードのビット１−０に等しい出力信号で駆動される 。マルチプレクサ８０６Ｂ−８０６Ｄに対する制御信号はデアサートされて、マ ルチプレクサ８０６Ｂ−８０６Ｄの出力ポートを、レジスタ８０８Ｂ−８０８Ｄ からの入力信号に等しい出力信号でそれぞれ駆動する。これらの値は最初は未定 である。正のパルスがレジ スタ制御信号ＭＥＭ ＲＤとして発行されて、レジスタ８０８Ａ−８０８Ｄに入 力ポートの信号を記憶させる。したがって、レジスタ８０８Ａの出力ポートは、 フレームバッファ５０８の場所２のデータワードのビット１−０に等しい出力信 号で駆動される。他のすべてのレジスタ出力信号の値はこの時点では未定である 。 第２のデータバイト再構成動作中に、アドレス計算器ユニット６０２は、上述 した（ＢＡＳＥ ＡＤＤＲ＋（Ｗ／Ｎ））に対応する５の信号ＡＤＤＲ ＯＵＴ に対する値を計算する。フレームバッファ５０８の場所５のデータはマルチプレ クサ８０４の入力ポートに対し利用可能にされる。信号ＢＹＴＥ ＰＯＳは依然 として０の値を有して、マルチプレクサ８０４の出力ポートを、フレームバッフ ァ５０８のアドレス５のデータバイトのビット１−０に等しい出力信号で駆動す る。バイト５のビット１−０は、図４のランドスケープ画像４０４において記号 「％」で表わされることに注意されたい。信号ＯＰ ＣＯＵＮＴは１で増分され て１になり、対応するマルチプレクサ８０６Ｂ制御信号ＳＥＲ ２がアサートさ れて、マルチプレクサ８０６Ｂの出力ポートをマルチプレクサ８０４の出力信号 に等しい出力信号で駆動する。こうして、マルチプレクサ８０６Ｂの出力ポート は、フレームバッファ５０８の場所５のデータバイトのビット１−０に等しい出 力信号で駆動される。マルチプレクサ８０６Ａ、８０６Ｃおよび８０６Ｄに対す る 制御信号がデアサートされて、これらマルチプレクサの出力ポートを、レジスタ ８０８Ａ、８０８Ｃおよび８０８Ｄにより発生される入力信号に等しい出力信号 でそれぞれ駆動する。正のパルスがレジスタ制御信号ＭＥＭ ＲＤとして発行さ れて、レジスタ８０８Ａ−８０８Ｄに入力ポートの信号を記憶させる。したがっ て、フレームバッファ５０８の場所２のデータバイトのビット１−０の値はレジ スタ８０８Ａの出力ポートに残り、レジスタ８０８Ｂの出力ポートは、フレーム バッファ５０８の場所５のデータワードのビット１−０に等しい出力信号で駆動 される。他のレジスタ出力信号の値は依然として未定である。 第３のデータバイト再構成動作中において、アドレス計算器ユニット６０２は 、上述した（ＢＡＳＥ ＡＤＤＲ（２^*（Ｗ／Ｎ）））に対応する８の信号ＡＤ ＤＲ ＯＵＴに対する値を計算する。フレームバッファ５０８の場所８のデータ が、マルチプレクサ８０４の入力ポートに利用可能にされる。信号ＢＹＴＥ Ｐ ＯＳは依然として０の値を有して、マルチプレクサ８０４の出力ポートを、フレ ームバッファ５０８のアドレス８のデータバイトのビット１−０に等しい出力信 号で駆動する。バイト８のビット１−０は、図４のランドスケープ画像４０４に おいては「＆」で表わされることに注意されたい。信号ＯＰ ＣＯＵＮＴは１で 増分されて２になり、対応するマルチプレクサ８０６Ｃ制御信号ＳＥＲ １がア サートされて、マルチプレク サ８０６Ｃの出力ポートをマルチプレクサ８０４の出力信号に等しい出力信号で 駆動する。したがって、マルチプレクサ８０６Ｃの出力ポートは、フレームバッ ファ５０８の場所８のデータバイトのビット１−０に等しい出力信号で駆動され る。マルチプレクサ８０６Ａ、８０８Ｂおよび８０６Ｄに対する制御信号がデア サートされて、これらマルチプレクサの出力ポートを、レジスタ８０８Ａ、８０ ８Ｂおよび８０８Ｄにより発生される入力信号に等しい出力信号でそれぞれ駆動 する。正のパルスがレジスタ制御信号ＭＥＭ ＲＤとして発行されて、レジスタ ８０８Ａ−８０８Ｄに、入力ポートの信号を記憶させる。したがって、フレーム バッファ５０８の場所２のデータバイトのビット１−０に等しい出力信号はレジ スタ８０８Ａの出力ポートに残り、フレームバッファ５０８の場所５のデータワ ードのビット１−０に等しい出力信号はレジスタ８０８Ｂの出力ポートに残り、 レジスタ８０８Ｃの出力ポートはフレームバッファ５０８の場所８のデータワー ドのビット１−０に等しい出力信号で駆動される。レジスタ８０８Ｄの出力信号 の値は依然として未定である。 第４および最終のデータバイト再構成動作中において、アドレス計算器ユニッ ト６０２は、上述した（ＢＡＳＥ ＡＤＤＲ＋（３^*（Ｗ／Ｎ）））に対応する １１の信号ＡＤＤＲ ＯＵＴに対する値を計算する。フレームバッファ５０８の 場所１１のデータがマルチプレクサ８０４の入力 ポートに利用可能にされる。信号ＢＹＴＥ ＰＯＳは依然として０の値を有して 、マルチプレクサ８０４の出力ポートを、フレームバッファ５０８のアドレス１ １のデータバイトのビット１−０に等しい出力信号で駆動する。バイト１１のビ ット１−０は図４のランドスケープ画像４０４では「＠」で表わされることに注 意されたい。信号ＯＰ ＣＯＵＮＴは１で増分されて３になり、対応するマルチ プレクサ８０６Ｄ制御信号ＳＥＲ ０がアサートされて、マルチプレクサ８０６ Ｄの出力ポートをマルチプレクサ８０４の出力信号に等しい出力信号で駆動する 。したがって、マルチプレクサ８０６Ｄの出力ポートは、フレームバッファ５０ ８の場所１１のデータバイトのビット１−０に等しい出力信号で駆動される。マ ルチプレクサ８０６Ａ−８０６Ｃの制御ポートでの制御信号がデアサートされて 、これらマルチプレクサの出力ポートを、レジスタ８０８Ａ−８０８Ｃにより発 生される入力信号に等しい出力信号でそれぞれ駆動する。正のパルスがレジスタ 制御信号ＭＥＭ ＲＤとして発行されて、レジスタ８０８Ａ−８０８Ｄに入力ポ ートの信号を記憶させる。レジスタ８０８Ａの出力信号はフレームバッファ５０ ８の場所２のデータバイトのビット１−０に等しいままであり、レジスタ８０８ Ｂの出力信号はフレームバッファ５０８の場所５のデータバイトのビット１−０ に等しいままであり、レジスタ８０８Ｃの出力信号はフレームバッファ５０８の 場所８のデータワードのビ ット１−０に等しいままであり、レジスタ８０８Ｄの出力ポートはフレームバッ ファ５０８の場所１１のデータワードのビット１−０に等しい出力信号で駆動さ れる。 フレームバッファ５０８に記憶されるランドスケープ画像４０４に関連付けら れる画素情報から再構成される、ポートレート画像４０２に関連付けられるデー タバイトは、ここでレジスタ８０８Ａ−８０８Ｄの集合的出力信号からなる。こ のデータバイトはここでシステムバス５０６のデータライン上で駆動されてもよ い。 ここで図９を参照すると、ハードウェア回転ユニット５０４の制御ユニット６ １２内に実施されるアルゴリズムステートマシン９００の図が示される。図１０ は、フレームバッファ５０８におけるデータの各バイトが４つの画素に関連付け られる情報を含む、映像データ書込動作に伴う動作のシーケンスを説明するタイ ミング図である。図９および図１０を併せて参照して、ポートレート画像に関連 付けられる画素情報を、ランドスケープ画像として表示することを容易にするよ うな態様で、システムバス５０６からフレームバッファ５０８へ転送することに 伴う書込動作をここで説明する。 ステートマシン９００は全部で５つの状態９０２、９０４、９０６、９０８お よび９１０を含む。ステートマシン９００は、外部ＲＥＳＥＴ信号がアサートさ れるとアイドル状態９０２に入り、画像回転動作に関与しない場合には 状態９０２に留まっている。ステートマシン９００は、信号ＲＯＴ ＡＤＤＲお よびＲＯＴＡＴＥ ＥＮＢがともにクロック信号ＣＬＫの立上がり縁でアサート されるとアイドル状態９０２から状態９０４へ遷移する。ポートレート画像に関 連付けられる画素情報が、ランドスケープフォーマットにおいてその画像の表示 を促進する態様でフレームバッファ５０８に記憶される（つまり、時計回りまた は反時計回り方向に９０度回転される）ことになると、回転イネーブル信号ＲＯ ＴＡＴＥ ＥＮＢはアサートされる。信号ＲＯＴ ＡＤＤＲは、フレームバッフ ァ５０８内のメモリ場所のアドレスがシステムバス５０６からバスインタフェー スユニット５０３を介してアドレスライン６０４上で検知されると、アドレスデ コーダ６１０によりアサートされる。 状態９０４では、制御ユニット６１２は正のパルスを信号ＳＴＡＲＴ ＣＡＬ Ｃとして発行して、アドレス計算器ユニット６０２にベースアドレス信号ＢＡＳ Ｅ ＡＤＤＲとバイト位置信号ＢＹＴＥ ＰＯＳとを計算させる。アドレス計算 器ユニット６０２は、ベースアドレス信号ＢＡＳＥ ＡＤＤＲの計算が完了する と信号ＣＡＬＣ ＤＯＮＥをアサートする。ステートマシン９００は、信号ＣＡ ＬＣ ＤＯＮＥがクロック信号ＣＬＫの立上がり縁でアサートされると状態９０ ６に遷移する。 状態９０６では、制御ユニット６１２はクロック信号Ｃ ＬＫの最初のサイクル中に論理１の値で信号１ＳＴ ＡＤＤＲを駆動し正のパル スを信号ＳＹＮＣ ＡＤＤＲとして発行する。パルスＳＹＮＣ ＡＤＤＲは、計 算器ユニット６０２に、ＢＡＳＥ ＡＤＤＲと同じ値を伴う信号ＡＤＤＲ ＯＵ Ｔを発行させる。状態９０６におけるクロック信号ＣＬＫの２番目のサイクル中 に制御ユニット６１２は正のパルスを信号ＲＭＷ ＯＵＴとして発行する。信号 ＲＭＷ ＯＵＴのアサーションによって、フレームバッファ５０８は、ハードウ ェア回転ユニット５０４をフレームバッファ５０８に結合するバスのデータライ ンを、アドレスＡＤＤＲ ＯＵＴの場所にあるデータで駆動する。データアセン ブリユニット６０６が、次いで、フレームバッファからのデータバイトを修正し て、システムバス５０６からバスインタフェースユニット５０３を介するデータ ライン６０８上のデータバイトからの画素情報を含むようにする。状態９０６に おけるクロック信号ＣＬＫの３番目のサイクル中に制御ユニット６１２は正のパ ルスを信号ＭＥＭ ＲＤとして発行する。データアセンブリユニット６０６は、 次いで、ハードウェア回転ユニット５０４をフレームバッファ５０８に結合する バスのデータラインを、修正されたデータバイトで駆動する。状態９０６におけ るクロック信号ＣＬＫの４番目のサイクル中に制御ユニット６１２は正のパルス を信号ＭＥＭ ＯＰ ＤＯＮＥとして発行して、フレームバッファ５０８に、ハ ードウェア回転ユニット５ ０４をフレームバッファ５０８に結合するバスのデータライン上の修正された画 素情報をフレームバッファアドレスＡＤＤＲ ＯＵＴに記憶させる。信号ＤＯＮ Ｅがデアサートされる状態での信号ＭＥＭ ＯＰ ＤＯＮＥのアサーションによ り、ステートマシン９００はクロック信号ＣＬＫの次の立上がり縁で状態９０６ から９０８へ遷移する。 状態９０８中に、制御ユニット６１２は論理０の値で信号１ＳＴ ＡＤＤＲを 駆動し正のパルスを信号ＳＹＮＣ ＡＤＤＲとして発行して、アドレス計算器ユ ニット６０２に（ＡＤＤＲ ＯＵＴ＋（Ｗ／Ｒ））の値を計算させこの値で信号 ＡＤＤＲ ＯＵＴを発行させる。ステートマシン９００は、クロック信号ＣＬＫ の次の立上がり縁で状態９０８から状態９１０に遷移する。 状態９１０において、制御ユニット６１２はクロック信号ＣＬＫの最初のサイ クル中に正のパルスを信号ＲＭＷ ＯＵＴとして発行する。信号ＲＭＷ ＯＵＴ のアサーションにより、バッファ５０８は、ハードウェア回転ユニット５０４を フレームバッファ５０８に結合するバスのデータラインを、アドレスＡＤＤＲ ＯＵＴの場所にあるデータで駆動する。データアセンブリユニット６０６は次い でフレームバッファからのデータバイトを修正して、システムバス５０６からバ スインタフェースユニット５０３を介してデータライン６０８上のデータバイト からの画素情報を含むようにする。クロック信号ＣＬＫの２番目のサイクル 中に制御ユニット６１２は正のパルスを信号ＭＥＭ ＲＤとして発行する。デー タアセンブリユニット６０６は、次いで、ハードウェア回転ユニット５０４をフ レームバッファ５０８に結合するバスのデータ線を、修正されたデータバイトで 駆動する。クロック信号ＣＬＫの３番目のクロック中に、制御ユニット６１２は 正のパルスを信号ＭＥＭ ＯＰ ＤＯＮＥとして発行して、フレームバッファ５ ０８に、ハードウェア回転ユニット５０４をフレームバッファ５０８に結合する バスのデータライン上の修正された画素情報をフレームバッファアドレスＡＤＤ Ｒ ＯＵＴに記憶させる。 ステートマシン９００は、制御ユニット６１２が信号ＭＥＭ ＯＰ ＤＯＮＥ をアサートするまで状態９１０に留まる。制御ユニット６１２は、画像回転動作 が完了すると信号ＤＯＮＥをバスインタフェースユニット５０３にアサートする 。信号ＭＥＭ ＯＰ ＤＯＮＥおよびＤＯＮＥがクロック信号ＣＬＫの立上がり 縁でともにアサートされる場合には、ステートマシン９００は状態９０２に遷移 する。クロック信号ＣＬＫの立上がり縁で信号ＭＥＭ ＯＰ ＤＯＮＥがアサー トされかつ信号ＤＯＮＥがデアサートされる場合には、ステートマシン９００は 状態９１０から状態９０８へ遷移して戻る。図１０の例においては、画像回転動 作が完了する前に、フレームバッファ５０８の画素情報のさらに２つのバイトが 修正されなければならない。上記 のプロセスは、ランドスケープ画像に関連付けられかつフレームバッファ５０８ に記憶される４つのデータバイトが修正されて、ポートレート画像に関連付けら れるデータバイトの２ビットセグメントを含むまで、継続される。 代替的実施例において、フレームバッファ５０８のデータの各バイトは２つの 画素に関連付けられる情報を含む。この例においては、２つのメモリバイトのみ が書込動作中に修正されなければならない。信号ＯＰ ＣＯＵＮＴは、最初のメ モリバイトの修正中に０の値を有してもよく、２番目のメモリバイトの修正中に １の値を有してもよい。 図１１は、フレームバッファ５０８のデータの各バイトが４つのピクセルに関 連付けられる情報を含む、映像データ読出動作に伴う動作のシーケンスを説明す るタイミング図である。図９および図１０をともに参照して、ランドスケープ画 像に関連付けられかつフレームバッファ５０８に記憶される情報の４つのバイト からのポートレート画像に関連付けられる情報のバイトの再構成に関与する読出 動作をここで説明する。 アイドル状態９０２において、信号ＯＰ ＣＯＵＮＴは０に初期化される。ス テートマシン９００は、クロック信号ＣＬＫの立上がり縁で信号ＲＯＴ ＡＤＤ ＲおよびＲＯＴＡＴＥ ＥＮＢがともにアサートされるとアイドル状態９０２か ら状態９０４に遷移する。状態９０４において制御ユニット６１２は正のパルス を信号ＳＴＡＲＴ ＣＡＬ Ｃとして発行して、アドレス計算器ユニット６０２にベースアドレス信号ＢＡＳ Ｅ ＡＤＤＲおよびバイト位置信号ＢＹＴＥ ＰＯＳを計算させる。アドレス計 算器ユニット６０２は、ベースアドレス信号ＢＡＳＥ ＡＤＤＲの計算が完了す ると信号ＣＡＬＣ ＤＯＮＥをアサートする。ステートマシン９００は信号ＣＡ ＬＣ ＤＯＮＥがアサートされる状態でクロック信号ＣＬＫの立上がり縁におい て状態９０６に遷移する。 状態９０６において、制御ユニット６１２はクロック信号ＣＬＫの最初のサイ クル中に論理１の値で信号１ＳＴ ＡＤＤＲを駆動し正のパルスを信号ＳＹＮＣ ＡＤＤＲとして発行する。パルスＳＹＮＣ ＡＤＤＲによって、アドレス計算 器ユニット６０２はＢＡＳＥ ＡＤＤＲと同じ値を伴う信号ＡＤＤＲ ＯＵＴを 発行する。状態９０６においてクロック信号ＣＬＫの２番目のサイクル中に制御 ユニット６１２は正のパルスを信号ＲＭＷ ＯＵＴととして発行する。信号ＲＭ Ｗ ＯＵＴのアサーションにより、フレームバッファ５０８は、ハードウェア回 転ユニット５０４をフレームバッファ５０８に結合するバスのデータラインを、 アドレスＡＤＤＲ ＯＵＴの場所にあるデータで駆動する。信号ＯＰ ＣＯＵＮ Ｔは０の値を有し、対応する制御信号ＳＥＲ ３がアサートされる。データアセ ンブリユニット６０６は、フレームバッファ５０８からアドレスＡＤＤＲ ＯＵ Ｔで得られるデータバイトからのビット１− ０を抽出する。状態９０６においてクロック信号ＣＬＫの３番目のサイクル中に 制御ユニット６１２は正のパルスを信号ＭＥＭ ＲＤとして発行する。データア センブリユニット６０６は、次いで、ハードウェア回転ユニット５０４をシステ ムバス５０６に結合するバスのデータラインを、フレームバッファ５０８のアド レスＡＤＤＲ ＯＵＴにあるデータバイトのビット１−０に等しい有効ビット７ −６を有するデータバイトで駆動する。状態９０６においてクロック信号ＣＬＫ の４番目のサイクル中に制御ユニット６１２は正のパルスを信号ＭＥＭ ＯＰ ＤＯＮＥとして発行する。信号ＤＯＮＥがデアサートされる状態での信号ＭＥＭ ＯＰ ＤＯＮＥのアサーションによって、ステートマシン９００はクロック信 号ＣＬＫの次の立上がり縁で状態９０６から状態９０８に遷移する。 状態９０８中に、制御ユニット６１２は信号１ＳＴ ＡＤＤＲを論理０の値で 駆動し正のパルスを信号ＳＹＮＣ ＡＤＤＲとして発行して、アドレス計算器ユ ニット６０２に（ＡＤＤＲ ＯＵＴ＋（Ｗ／Ｒ））の値を計算させこの値で信号 ＡＤＤＲ ＯＵＴを発行させる。ステートマシン９００はクロック信号ＣＬＫの 次の立上がり縁で状態９０８から状態９１０に遷移する。 状態９１０において制御ユニット６１２はクロック信号ＣＬＫの最初のサイク ル中に正のパルスを信号ＲＭＷ ＯＵＴとして発行する。信号ＲＭＷ ＯＵＴの アサーション により、フレームバッファ５０８は、ハードウェア回転ユニット５０４をフレー ムバッファ５０８に結合するバスのデータラインを、アドレス（ＡＤＤＲ ＯＵ Ｔ＋（Ｗ／Ｒ））の位置にあるデータで駆動する。制御ユニット６１２はＯＰ ＣＯＵＮＴの値を１で増分して１にし、対応する制御信号ＳＥＲ ２がアサート される。データアセンブリユニット６０６は、次いで、フレームバッファ５０８ のアドレス（ＡＤＤＲ ＯＵＴ＋（Ｗ／Ｒ））からのデータバイトのビット１− ０を抽出する。クロック信号ＣＬＫの第２のサイクル中に制御ユニット６１２は 正のパルスを信号ＭＥＭ ＲＤとして発行する。データアセンブリユニット６０ ６は、次いで、ハードウェア回転ユニット５０４をシステムバス５０６に結合す るバスのデータラインを、フレームバッファ５０８のアドレスＡＤＤＲ ＯＵＴ にあるデータバイトのビット１−０に等しい有効ビット７−６と、フレームバッ ファ５０８のアドレス（ＡＤＤＲ ＯＵＴ＋（Ｗ／Ｒ））にあるデータバイトの ビット１−０に等しい有効ビット５−４とを有するデータバイトで駆動する。ク ロック信号ＣＬＫの３番目のサイクル中に制御ユニット６１２は正のパルスを信 号ＭＥＭ ＯＰ ＤＯＮＥとして発行する。 ステートマシン９００は、制御ユニット６１２が信号ＭＥＭ ＯＰ ＤＯＮＥ をアサートするまでは状態９１０に留まっている。制御ユニット６１２は、画像 回転動作が完 了すると信号ＤＯＮＥをバスインタフェースユニット５０３にアサートする。ク ロック信号ＣＬＫの立上がり縁で信号ＭＥＭ ＯＰ ＤＯＮＥおよびＤＯＮＥが ともにアサートされる場合には、ステートマシン９００は状態９０２に遷移する 。クロック信号ＣＬＫの立上がり縁で信号ＭＥＭ ＯＰ ＤＯＮＥがアサートさ れかつ信号ＤＯＮＥがデアサートされる場合には、ステートマシン９００は状態 ９１０から状態９０８に遷移して戻る。図１１の例では、データバイト再構成動 作が完了する前に、フレームバッファ５０８の画素情報のさらに２つのバイトが アクセスされなければならない。上記のプロセスは、ポートレート画像に関連付 けられる有効バイトが、ランドスケープ画像に関連付けられかつフレームバッフ ァ５０８に記憶される４つのデータバイトの２ビットセグメントから再構成され るまで継続する。 代替的実施例において、フレームバッファ５０８のデータの各バイトは、２つ の画素に関連付けられる情報を含む。この場合、ポートレート画像に関連付けら れる有効バイトは、ランドスケープ画像に関連付けられかつフレームバッファ５ ０８に記憶される２つのデータバイトの４ビットセグメントから再構成される。 信号ＯＰ ＣＯＵＮＴは、１番目のメモリバイトのアクセス中に０の値を有して もよく、２番目のメモリバイトのアクセス中に１の値を有してもよい。制御信号 ＳＥＲ ３およびＳＥＲ ２は信号ＯＰ Ｃ ＯＵＮＴが０の値を有するときにアサートされてもよく、制御信号ＳＥＲ １お よびＳＥＲ ０は信号ＯＰ ＣＯＵＮＴが１の値を有するときにアサートされて もよい。 この発明はラスタ走査表示画像を時計回りまたは反時計回り方向に９０°回転 させることができるように考えられることは、この開示の恩恵を受ける当業者に は理解されることである。さらに、図示され記載されるこの発明の形態は、例示 の、現在好ましい実施例としてとられるものであるということも理解されるべき である。さまざまな修正および変更が、請求の範囲に述べられるこの発明の精神 および範囲から逸脱することなくなされてもよい。以下の請求の範囲はすべての そのような修正および変更を包含すると解釈されることが意図される。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０４Ｎ 1/387 9377−5Ｈ Ｇ０６Ｆ 15/66 ３５０Ｂ

Claims (1)

1. 【特許請求の範囲】 １．フレームバッファに結合するようにされるハードウェア回転ユニットであっ て、 フレームバッファ内の記憶場所に対応する入力アドレス信号を受けるよう結合 されるアドレス計算器ユニットを含み、前記記憶場所は元のラスタ走査画像に関 連付けられるデータを記憶することができ、前記ハードウェア回転ユニットはさ らに、 前記アドレス計算器ユニット内において、前記入力アドレス信号を受け、前記 フレームバッファ内の記憶場所に各々が対応するような少なくとも１つの出力ア ドレス信号を生成するよう結合されるハードウェア論理を含み、前記フレームバ ッファの各記憶場所は回転されるラスタ走査画像に関連付けられ、前記回転され るラスタ走査画像は９０度回転される前記元のラスタ走査画像であり、前記ハー ドウェア回転ユニットはさらに、 前記元のラスタ走査画像に関連付けられるデータを受け前記データを前記回転 されるラスタ走査画像に帰すよう結合されるデータアセンブリユニットを含む、 ハードウェア回転ユニット。 ２．前記入力アドレスを受け、それを受取るとアルゴリズムステートマシンの動 作状態に従って前記アドレス計算器ユニットおよび前記データアセンブリユニッ トを可能化するよう結合される制御ユニットをさらに含む、請求項１に 記載のハードウェア回転ユニット。 ３．前記データアセンブリユニットはコンピュータシステムバスと映像フレーム バッファとの間に結合される１対のマルチプレクサを含み、各マルチプレクサは データビットの複数の組のうちの１つを選択して前記システムバスと前記フレー ムバッファとの間で伝送するようにされる、請求項１に記載のハードウェア回転 ユニット。 ４．前記ハードウェア論理は前記出力アドレス信号（ＡＤＤＲ ＯＵＴ）を生成 するようともに結合される複数の加算器と減算器と乗算器と除算器とシフトユニ ットとデコーダとマルチプレクサとを含み、前記出力アドレス信号（ＡＤＤＲ ＯＵＴ）は第３の項と第５の項との和から第６の項の値を引いたものに等しい値 を有し、 第１の項は、前記元のラスタ走査画像の水平走査線ごとの画素の数（Ｈ）を、 データの各バイトに関連付けられる画素の数（Ｎ）で除算した商に等しい値を有 し、 第２の項は、前記第１の項の値を法とした前記入力アドレス信号（ＡＤＤＲ ＩＮ）の値の結果に等しい値を有し、前記モジュロ演算は、前記入力アドレス信 号（ＡＤＤＲ ＩＮ）を前記第１の項の値で整数除算した剰余を生じさせ、 前記第３の項は、前記第２の項の値と、前記元のラスタ走査画像の水平走査線 の数（Ｗ）との積に等しい値を有し、 第４の項は、前記元のラスタ走査画像の水平走査線の数（Ｗ）を、データの各 バイトに関連付けられる画素の数 （Ｎ）で除算した商に等しい値を有し、 前記第５の項は、前記第４の項から量１を引いた値に等しい値を有し、 前記第６の項は、前記入力アドレス信号（ＡＤＤＲ ＩＮ）を、前記元のラス タ走査画像の水平走査線ごとの画素の数（Ｈ）で整数除算した商に等しい値を有 する、請求項１に記載のハードウェア回転ユニット。 ５．前記ハードウェア論理は、ベースアドレス信号とバイト位置信号とアドレス オフセット信号とを生ずるようにともに結合される複数の加算器と減算器と乗算 器と除算器とシフトユニットとデコーダとマルチプレクサとレジスタとを含み、 前記アドレスオフセット信号は入力アドレス信号に対する出力アドレス信号のオ フセットに対応する、請求項３に記載のハードウェア回転ユニット。 ６．前記ベースアドレス信号は第３の項と第５の項の和から第６の項の値を引い たものに等しい値を有し、 第１の項は、前記元のラスタ走査画像の水平走査線ごとの画素の数（Ｈ）を、 データの各バイトに関連付けられる画素の数（Ｎ）で除算した商に等しい値を有 し、 第２の項は、前記第１の項の値を法とした前記入力アドレス信号（ＡＤＤＲ ＩＮ）の値の結果に等しい値を有し、前記モジュロ演算は、前記入力アドレス信 号（ＡＤＤＲ ＩＮ）を前記第１の項の値で整数除算した剰余を生じさせ、 前記第３の項は、前記第２の項の値と、前記元のラスタ 走査画像の水平走査線の数（Ｗ）との積に等しい値を有し、 第４の項は、画像の水平走査線の数（Ｗ）を、データの各バイトに関連付けら れる画素の数（Ｎ）で除算した商に等しい値を有し、 前記第５の項は、前記第４の項から量１を引いた値に等しい値を有し、 前記第６の項は、前記入力アドレス信号（ＡＤＤＲ ＩＮ）を、前記元のラス タ走査画像の水平走査線ごとの画素の数（Ｈ）で整数除算した商に等しい値を有 する、請求項５に記載のハードウェア回転ユニット。 ７．前記バイト位置は第３の項の値に等しい値を有し、 第１の項は、前記入力アドレス信号（ＡＤＤＲ ＩＮ）を、前記元のラスタ走 査画像の水平走査線ごとの画素の数（Ｈ）によって除算した商に等しい値を有し 、 第２の項は、前記第１の項と、データの各バイトに関連付けられる画素の数（ Ｎ）との積に等しい値を有し、 前記第３の値は、データの各バイトに関連付けられる画素の数（Ｎ）を法とし た前記第２の項の値の結果に等しい値を有し、前記モジュロ演算は、前記第２の 項の値を、データの各バイトに関連付けられる画素の数（Ｎ）で整数除算した剰 余を生ずる、請求項５に記載のハードウェア回転ユニット。 ８．前記アドレスオフセット信号の値は、データの各バイトに関連付けられる画 素の数（Ｎ）により除算される前記 元のラスタ走査画像の水平走査線の数（Ｗ）に等しい、請求項５に記載のハード ウェア回転ユニット。 ９．システムバスと表示装置との間に結合される映像コントローラを含み、前記 映像コントローラは、 前記システムバスから、元のラスタ走査画像に関連付けられる入力アドレス信 号および対応するデータ信号を受取り、 表示情報を前記表示装置に伝送するようにされ、 前記映像コントローラは、 ラスタ走査画像に関連付けられるデータを記憶することができる複数の記憶場 所を含むフレームバッファと、 前記コンピュータシステムと前記フレームバッファとの間に結合されるハード ウェア回転ユニットとを含み、前記ハードウェア回転ユニットは、元のラスタ走 査画像に関連付けられる前記入力アドレスおよび対応するデータを前記システム バスから受けて、回転されたラスタ走査画像に関連付けられる少なくとも１つの 出力アドレス信号および対応するデータ信号を生成するようにされ、前記回転さ れたラスタ走査画像は９０度回転された前記元のラスタ走査画像であり、前記映 像コントローラはさらに、 前記フレームバッファと前記表示装置との間に結合される画像表示システムを 含み、前記表示システムは回転されたラスタ走査画像に関連付けられるデータを 前記フレームバッファから受け表示情報を前記表示装置に伝送するよう にされる、コンピュータシステム。 １０．前記ハードウェア回転ユニットは、回転されたラスタ走査画像に関連付け られる２つの出力アドレス信号および対応するデータ信号を生ずる、請求項９に 記載のコンピュータシステム。 １１．前記ハードウェア回転ユニットは、回転されたラスタ走査画像に関連付け られる４つの出力アドレス信号および対応するデータ信号を生ずる、請求項９に 記載のコンピュータシステム。 １２．ラスタ走査ポートレート画像に関連付けられる画素情報を修正してラスタ 走査ランドスケープ画像を表示する方法であって、 （ｉ）ラスタ走査ポートレート画像の水平走査線ごとの画素の数（Ｈ）と、（ ii）ラスタ走査ポートレート画像の水平走査線の数（Ｗ）と、（iii）データの 各バイトに関連付けられる画素の数（Ｎ）とを含むシステム構成データに関連付 けられる信号の値を初期化するステップと、 ラスタ走査ポートレート画像に関連付けられるフレームバッファ記憶場所に対 応する入力アドレス信号（ＡＤＤＲ ＩＮ）をコンピュータシステムバスから読 出すステップと、 前記信号ＡＤＤＲ ＩＮ、Ｈ、ＷおよびＮの値で計算を行なって少なくとも１ つの出力アドレス信号（ＡＤＤＲ ＯＵＴ）の値を得るステップとを含み、前記 出力アドレス 信号ＡＤＤＲ ＯＵＴはラスタ走査ランドスケープ画像に関連付けられるフレー ムバッファ記憶場所に対応し、前記ラスタ走査ランドスケープ画像は９０度回転 される前記ラスタ走査ポートレート画像である、ラスタ走査ポートレート画像に 関連付けられる画素情報を修正してラスタ走査ランドスケープ画像を表示するた めの方法。 １３．前記計算を行なうステップは、前記ＡＤＤＲ ＩＮ、Ｈ、ＷおよびＮ信号 の値の少なくとも１つの組合せを加算、減算、乗算および除算するステップを含 む、請求項１２に記載の方法。 １４．前記ＡＤＤＲ ＩＮに関連付けられるデータを前記ＡＤＤＲ ＯＵＴに帰 するステップと、ＡＤＤＲ ＯＵＴに関連付けられる前記データを前記フレーム バッファに書込むステップとをさらに含む、請求項１２に記載の方法。 １５．前記ＡＤＤＲ ＯＵＴのシーケンシャルな増分内でデータをラスタ走査す るステップと、表示装置上に前記ラスタ走査されたデータを表示するステップと をさらに含む、請求項１４に記載の方法。