KR100210624B1 - 디스플레이 제어방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치 - Google Patents

디스플레이 제어방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치 Download PDF

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Abstract

디스플레이 메모리 내의 디스플레이 데이터의 내용이 변경되면, 디스플레이 메모리의 기록 액세스된 어드레스는 어드레스 래치 회로 내에서 유지되며, 강유전성 액정 디스플레이 유닛의 디스플레이 화면에서 수평방향으로 되어 있는 디스플레이 픽셀 수로 나눠진다. 그 제산 결과를 디코딩함으로써, 기록 액세스된 디스플레이 유닛의 어드레스에 대응하는 디스플레이 유닛의 디스플레이 라인 번호가 얻어질 수 있다. 디스플레이 유닛으로부터 디스플레이 요청 신호의 수신시에 구해진 디스플레이 라인 번호 및 디스플레이 라인 번호에 대응하는 디스플레이 데이터가 디스플레이 유닛에 제공되며, 재기록된 부분에 대응하는 디스플레이 라인의 디스플레이 데이터만이 재기록되며 변경된 화상의 전체 화상이 디스플레이된다.

Description

디스플레이 제어 방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치
제1도는 각종 문자, 화상 정보 등을 표시하기 위한 디스플레이 장치로서 본 발명의 실시예에 따른 디스플레이 제어기를 포함하는 FLC 디스플레이 장치를 사용하는 정보 처리 시스템 전체를 도시한 블록도.
제2도는 본 실시예의 디스플레이 제어기의 FLCD 인터페이스부의 구성을 도시한 블록도.
제3도는 본 실시예의 SVGA의 구성을 도시한 블록도.
제4도는 본 실시예의 라인 플래그 생성 회로의 구성을 도시한 블록도.
제5도는 본 실시예의 FLCD의 디스플레이 화면의 일례를 도시한 도면.
제6a도 및 제6b도는 제5도에 도시된 디스플레이 라인의 데이터 포맷의 일례를 도시한 도면.
제7도는 FLCD에 디스플레이 라인 어드레스 및 픽셀 데이터의 전송 타이밍을 도시한 타이밍도.
제8도는 VRAM 상에 어드레스 X로 표시된 픽셀과 FLCD의 화면 상의 디스플레이 라인의 수 N간의 대응을 나타내는 도면.
제9도는 부분 재기록 라인 플래그 레지스터에 설정될 플래그의 일례를 설명하는 도면.
제10도는 제1실시예의 어드레스 래치 회로의 구성을 도시한 회로도.
제11도는 제1실시에의 어드레스 래치 회로의 동작 타이밍을 도시한 타이밍도.
제12a도 및 제12b도는 VRAM이 4-Mbyte 메모리로서 사용될 때 어드레서 래치회로에 의해 생성된 어드레스를 설명하는 도면.
제13도는 FLCD의 디스플레이 화면과 VRAM의 어드레스간의 대응을 설명하는 도면.
제14도는 FLCD의 디스플레이 화면과 VRAM의 어드레스간의 대응을 설명하는 도면.
제15도는 제1도에 도시된 실시예의 제산기의 구성을 도시한 블록도.
제16도는 소수 계산기의 구성을 도시한 블록도.
제17도는 필터 회로(111)의 구성을 도시한 블록도.
제18도는 역수 계산기의 구성을 도시한 블록도.
제19도는 제1도에 도시된 실시예의 제산기에서의 제산 처리의 일례를 도시한 구성도.
제20도는 제1도에 도시된 실시예의 제산기에서의 제산 처리의 일례를 도시한 구성도.
제21도는 제1도에 도시된 실시예의 제산기에서의 제산 처리의 일례를 도시한 구성도.
제22도는 FLCD 인터페이스부에서 CPU의 동작을 도시한 흐름도.
제23도는 제1도에 도시된 실시예의 VRAM의 구성을 도시한 구성도.
제24도는 본 발명의 제2실시예에 따른 어드레스 래치 회로의 구성을 도시한 회로도.
제25a도 및 제25b도는 VRAM의 메모리 공간과 대응하여 어드레스 래치 회로에 의해 생성된 어드레스를 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 2 : PCI 버스
3 : ISA 버스 4 : 시스템 ROM
5 : DRAM 11 : I/O 제어기
16 : 키보드 제어기 19 : 디스플레이 제어기
210, 211 : 브리지
본 발명은 디스플레이 메모리에 저장된 데이터를 디스플레이 상에 표시하기 위한 디스플레이 방법 및 디스플레이 제어기 및 이들을 이용한 디스플레이 장치에 관한 것이다.
디스플레이 장치로서는 예를 들어, 컴퓨터 기기, CRT 디스플레이 장치가 알려져 있다. 그러나, CRT 디스플레이 장치는 디스플레이 화면의 두께 방향으로 긴 길이를 필요로 하기 때문에, 전체 용적이 커지며 전체 시스템의 소형화를 이루기 어렵다. 그러한 CRT 디스플레이 장치의 디스플레이 제어에서, 디스플레이 데이터는 예를 들어, CRT 제어기(CRTC)를 사용하여 항상 리프레시되어야 하므로 디스플레이 제어가 복잡해진다.
종래 CRT 디스플레이 장치의 결점을 보상할 수 있는 디스플레이로서, 소형화 특히, 박형화(low-profile)를 이룰 수 있는 액저 디스플레이가 알려져 있다. 액정 디스플레이의 강유전성 액정(ferroelectric liquid crystal;FLC)은 전계가 제거된 후 배열 상태를 유지할 수 있는 메모리 특성을 가진다. FLC 디스플레이(FLCD)이 디스플레이 제어기는 CRT 디스플레이 제어기에서와 달리 항상 화면을 리프레시할 필요가 없다. 게다가, 디스플레이 화상이 변경되면, 디스플레이 제어기는 디스플레이 메모리의 내용이 변경되는 부분에 대응하는 디스플레이의 디스플레이 데이터만을 변경시킴으로써 전체 변경된 화상을 디스플레이할 수 있다.
그라한 FLCD 상에 데이터가 디스플레이될 때, CRT 또는 디스플레이와는 달리 디스플레이 화면의 리프레시 주기가 길어질 수 있으므로, 충분한 시간적 여유가 있다. 리프레시 제어 이외에, FLCD의 디스플레이 제어기는 소위 디스플레이 화면 상의 화상의 변경에 대응하는 부분만의 디스플레이 데이터를 갱신하기 위한 부분 재기록 제어(partial rewrite control)를 필요로 한다. 부분 재기록 제어는 수평 라인의 단위로 수행되며, 디스플레이 화면의 수직 방향으로는 불연속적인 특징이 있다.
부분 재기록 제어의 실행시, FLCD의 디스플레이 제어기가 FLCD로부터 데이터 요청 신호를 수신하면, 디스플레될 디스플레이 데이터(픽셀 데이터) 및 데이터 요청 신호에 대응하는 라인 어드레스를 출력함으로써 디스플레이 동작을 수행한다. 이러한 이유 때문에, 디스플레이 메모리의 내용이 갱신되었을 때, 디스플레이 제어기는 디스플레이 데이터를 부분적으로 재기록하도록, 갱신된 부분에 대응하는 디스플레이 화면의 라인 어드레스를 결정하여야 하며, 라인 어드레스를 구하는 FLCD에 출력하여야 한다.
디스플레이 메모리의 내용이 변경된 어드레스에 대응하는 디스플레이 화면 상의 라인 어드레스를 결정하는 방법으로서, 예를 들어, RAM을 포함한 테이블에 어드레스가 이력될 수도 있으며, 대응 디스플레이 라인 어드레스(번호)가 출력될 수도 있다. 그러나, 디스플레이 메모리의 어드레스 공간이 FLCD 상에 디스플레이될 데이터량에 대응하여 변경될 때, 디스플레이 메모리 상의 어드레스와 디스플레이 라인간의 대응은 일정하지 않기 때문에, 디스플레이 메모리 내용의 변경은 일치될 수 없다. 이러한 이유 때문에, 테이블이 사용될 때, 디스플레이 메모리의 메모리 공간은 항상 고정되어야 한다.
본 발명은 상술된 종래 기술을 고려하여 제조되었으며, 디스플레이 메모리의 내용이 갱신된 어드레스에 따라 고속으로 대응 디스플레이 라인을 결정할 수 있는 디스플레이 제어 방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 디스플레이 메모리의 내용이 변경된 어드레스에 대응하는 디스플레이 라인을 결정하며, 변경된 데이터만을 갱신함으로써 전체 화상을 디스플레이할 수 있는 디스플레이 제어 방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 디스플레이 메모리의 용량이 변경되었을 때에도, 디스플레이 메모리의 내용이 변경된 어드레스에 대응하는 디스플레이 라인을 쉽게 결정할 수 있는 디스플레이 제어 방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 디스플레이 내용에 대응하여 디스플레이 메모리의 용량을 변경시킴으로써 경제적인 디스플레이 시스템을 구성할 수 있는 디스플레이 제어 방법, 디스플레이 제어기, 및 이들을 이용한 디스플레이 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 디스플레이 데이터가 변경된 디스플레이 메모리의 어드레스에 대응하는 디스플레이의 디스플레이 라인을 결정하고 디스플레이 메모리의 용량이 변경되었을 때에도, 디스플레이 라인에 대응하는 디스플레이 데이터만을 갱신함으로써 전체 화상을 디스플레이할 수 있는 디스플레이 제어 방법, 디스플레이 제어기 및 이들을 이용한 디스플레이 장치를 제공하는 것이다.
본 발명의 또 다른 특징 및 이점은 도면의 동일하거나 유사한 부분을 나타내는 참조 문자와 같이 첨부된 도면과 관련된 다음 설명으로부터 분명해질 것이다.
이제, 첨부된 도면을 참조하여 본 발명의 양호한 실시에가 설명될 것이다.
제1도는 각종 문자, 화상 정보 등을 디스플레이 하기 위한 디스플레이 장치로서 본 발명의 실시예에 따라 FLC 디스플레이 장치를 이용하는 정보 처리 시스템 전체를 도시한 블록도이다.
제1도를 참조하면, 참조 번호(1)은 본 실시예의 정보 처리 시스템 전체를 제어하기 위한 주 CPU를 나타내며, 참조 번호(210)은 CPU(1)과 고속 버스(PCI 버스;2)간의 인터페이스를 위한 브리지를 나타내며, 참조 번호(5)는 주 메모리로서 사용되는 DRAM을 나타낸다. 고속 버스(PCI 버스;2)는 어드레스 버스, 제어 버스, 데이터 버스 등을 포함한다. 참조 번호(3)은 중속(middle-speed) 버스(예를 들어, ISA 버스)를 나타낸다. 고속 및 중속 버스(2 및 3)은 브리지(211)을 통해 접속된다. 참조 번호(4)는 예를 들어, 전체 시스템의 초기화 처리를 수행하기 위한 프로그램을 저장하는 시스템 ROM을 나타낸다. 참조 번호(19)는 FLCD(20)과의 인터페이스 제어 및 비디오 캡처(8)과의 인터페이스 제어를 구하는 디스플레이 제어기(FLCD 인터페이스부)를 나타낸다. 참조 번호(10)은 화상 등을 판독하기 위한 화상 스캐너, 카메라 등을 나타낸다.
이후, 중속 버스(ISA 버스;3)에 접속된 부분이 후술될 것이다. 참조 번호(11)은 병렬 또는 직렬 인터페이스를 포함하며 하드 디스크 장치(12) 및 플로피 디스크 장치(13)용의 디스크 인터페이스 기능도 또한 구비한 I/O 제어기를 나타낸다. 참조 번호(16)은 문자, 숫자 등의 문자를 입력하는데 사용되는 키보드(17) 및 포인팅 장치로서 제공되는 마우스(18)과의 인터페이스를 제어하는 키보드(KBD) 제어기를 나타낸다. 참조 번호(14)는 클럭을 계수함으로써 시간을 계시하는 타이머 기능도 가진 실시간 클럭을 나타낸다. 참조 번호(15)는 마이크로폰으로부터 음성 신호를 수신하여 그 신호를 중속 버스(3)에 출력하거나, 버스(3)으로부터의 신호에 기초하여, 확성기를 구동하는 가청 신호를 출력하는 오디오 서브-시스템을 나타낸다. FLCD(20)은 예를 들어, 본 출원인에 의해 USP 4,922,241호에 개시된 디스플레이를 이용하여 구성된 FLCD(FLC 디스플레이)이다.
상술된 구성의 정보 처리 시스템에서, 시스템 이용자는 FLCD(20)의 디스플레이 화면 상에 디스플레이된 각종 정보에 대응하여 동작을 수행한다. 특히, 병렬 또는 직렬 인터페이스, 하드 디스크 장치(12), 플로피 디스크 장치(13), 키보드(17) 또는 포인팅 장치(18)로부터 제공된 문자 또는 화상 정보, 이용자 시스템 동작과 관련되며 시스템 ROM(4) 또는 주 메모리(DRAM;5) 등에 저장된 동작 정보는 FLCD(20)의 디스플레이 화면 상에 디스플레이되며, 이용자가 디스플레이된 정보를 검색하면서 정보의 편집 동작 또는 시스템으로의 명령 동작을 수행한다. 상술된 각 부분은 FLCD(20)에 디스플레이 정보를 제공할 수 있다는 것을 주목하라.
제2도는 본 실시예의 FLCD 인터페이스부(19)의 구성을 도시한 블록도이다.
제2도에 도시된 바와 같이, 본 실시예의 FLCD 인터페이스부(19), 예를 들어, 디스플레이 제어기는 CRT용 디스플레이 제어 회로로서 현존의 SVGA를 이용하는 SVGA(21)을 사용한다. 제2도에 도시된 구성을 설명하기 전에, 본 실시예의 SAGA(21)의 구성이 제3도를 참조하여 설명될 것이다.
제3도는 본 실시예의 SVGA(21)의 구성을 도시한 블록도이다.
제3도를 참조하면, 디스플레이 데이터(DDATA)는 FCLD(20) 상의 디스플레이 윈도우에 응하는 디스플레이 메모리(DRAM;5)의 영역이 디스플레이 데이터이며, 재기록되면서 디스플레이되며 주 CPU(1)의 제어하에 PCI 버스(2)를 통해 FLCD 인터페이스부(19)에 전송되며, FIFO(211)에 임시적으로 저장된다. 또한, 디스플레이 윈도우에 응하는 VRAM(22)의 임의 영역 상의 디스플레이 메모리의 영역을 투영하는데 사용되는 뱅크 어드레스 데이터도 PCI 버스(2)를 통해 FLCD 인터페이스부(19)에 전송된다.
명령어, 상술된 뱅크 어드레스 데이터 등 및 CPU(1)로부터의 제어 정보는 레지스터 세트 데이터(SETRG)의 형태로 SVGA(21)에 전송되며, 주 CPU(1)이 SVGA(21)의 상태를 검출하도록 SVGA(21)로부터 주 CPU(1)로 레지스터 겟 데이터(GETRG)가 전송된다(제2도 참조). FIFO(211)에 저장된 레지스터 세트 데이터(SETRG) 및 디스플레이 데이터(DDATA)는 순차적으로 FIFO(211)에서 출력되어 그들의 형태에 따라 버스 인터페이스부(212) 및 VGA(217) 내의 대응 레지스터에 설정된다. VGA(217)은 이들 레지스터 내의 데이터 설정 상태에 기초하여, 뱅크 어드레스, 그것의 디스플레이 데이터, 제어 명령 등을 검출할 수 있다.
VGA(217)은 디스플레이 윈도우에 응하는 디스플레이 메모리(DRAM;5) 및 뱅크 어드레스의 영역의 어드레스에 기초하여, VRAM(22) 상에 VRAM 어드레스를 생성한다. 생성된 어드레스 데이터와 함께, VGA(217)은 메모리 인터페이스부(215)를 통해 VRAM(22)에 메모리 제어 신호로서 스트로브 신호 RAS 및 CAS, 칩 선택 신호 CS, 및 기록가능 신호 WE를 전송한다. 이들 제어 신호 때문에, 디스플레이 데이터는 VRAM 어드레스에 의해 지정된 VRAM(22) 상의 어드레스에 기록될 수 있다. 이 때, 기록될 디스플레이 데이터도 또한 메모리 인터페이스부(215)를 통해 VRAM(22)에 전송된다.
반면에, VGA(217)은 라인 어드레스 생성 회로(24)로부터 유사하게 전송된 라인 데이터 전송가능 신호(TRENA)에 따라 VGA(217)에 저장된 디스플레이 데이터(DDATA)를 판독하며, FIFO(216) 내에 판독 데이터를 저장한다. FIFO(216)은 그 저장 순서로 FLCD(20)에 디스플레이 데이터(DDATA)를 전송하낟.
SVGA(21)은 또한 가속기 기능으로 작용하는 데이터 조작기(manipulator;213) 및 그래픽 엔진(214)을 포함한다. 예를 들어, 주 CPU(1)이 버스 인터페이스부(212)의 레지스터에 원의 중심 및 반경에 관한 데이터를 설정하고 원의 제도를 명령하면, 그래픽 엔진(214)은 원을 제도하기 위한 디스플레이 데이터를 생성하며, 데이터 조작기(213)은 메모리 인터페이스부(215)를 통해 VRAM(22) 내에 생성된 데이터를 기록할 수 있다.
다시 제2도를 참조하면, CPU(23)은 라인 플래그 생성 회로(29, 제4도를 참조하여 후술될 것임)의 플래그 래지스트(2913, 제4도 참조)의 내용을 판독하여, 플래그와 함께 설정된 요청 라인 어드레스(RQLADR)를 라인 어드레스 생성 회로(24)를 통해 SVGA(21)에 전송한다. 이 때, 라인 어드레스 생성 회로(24)는 라인 어드레스 데이터에 대응하여 라인 데이터 전송가능 신호(TRENA)를 전송한다. 이들 신호 때문에, SVGA[(21), 예를 들어 FIFO(216)]은 2진 중간조 처리 회로(binary halftone processing circuit;26)로 지정 라인 어드레스의 디스플레이 데이터(DDATA)를 전송한다.
2진 중간조 처리 회로(26)은 R, G 및 B 데이터(각각 5비트, 총 15비트;32K색), 또는 R(3비트), G(3비트) 및 B(2비트) 데이터(총 8비트 : 256색), 또는 R, G, B 및 I(휘도) 데이터(각각 1비트, 총 4비트 : 16색)로 표현된 다중 값 디스플레이 데이터(DDATA)를 FLCD(20)의 디스플레이 화면 상의 각 픽셀에 대응하는 2진 픽셀 데이터(DDATA)로 변환한다. 본 실시예에서, 디스플레이 화면 상의 하나의 픽셀은 제5도에 도시된 바와 같이, R, G 및 B색에 대응하는 상이한 영역을 가지는 디스플레이 셀을 가진다. 제5도에 도시된 바와 같이, FLCD(20)은 유효 디스플레이 영역에 대응하는 해치(hatch)부로 표시된 보더부를 제외한 디스플레이 영역의 최대 1,280 픽셀(수평 방향)×1,024 라인(수직 방향) 디스플레이 영역 및 1,024×768라인 영역을 가진다.
제6a도 및 제6b도는 제5도에 도시된 디스플레이 라인 A 및 B의 데이터 포맷을 도시한다. 제6a도는 디스플레이 라인 A의 데이터 포맷을 도시한다. 이 포맷에서, 라인 어드레스는 데이터의 개시에 지정되며, 디스플레이 라인의 픽셀 데이터부는 보더 픽셀 데이터(600)만을 포함한다. 제6b도는 디스플레이 라인 B의 데이터 포맷을 도시한다. 이 포맷에서, 픽셀 데이터부의 2개의 단부는 보더 픽셀 데이터(600)을 포함한다. 디스플레이될 하나의 픽셀 데이터는 제6b도에서 참조 번호(601)로 나타난 바와 같이, 각각의 R, G, B색에 대해 2비트(R1 및 R2, G1 및 G2, B1 및 B2)를 가진다. 그러므로 2진 중간조 처리 회로(26)은 하나의 픽셀당 15, 8 또는 4비트 R, G 및 B 디스플레이 데이터를 R, G 및 B색 성분당 2비트 데이터로(예를 들어, 각 R, G 및 B색은 4-값 데이터로 표현됨) 변환한다.
이러한 2진 중간조 처리는 공지된 방법을 이용할 수 있다는 것을 주목하라. 예를 들어, 오차 확산(error diffusion)법, 평균 농도법, 디서(dither)법 등이 이용될 수도 있다.
제2도를 다시 참조하면, 보더 생성 회로(25)는 FLCD(20)의 디스플레이 화면상의 보더부의 픽셀 데이터(BDATA)를 생성하다. 특히, 제5도에 도시된 바와 같이, FLCD(20)의 디스플레이 화면은 각각 1,280 픽셀을 가진 1,024 라인을 가지며, 디스플레이 화면의 디스플레이에 이용되지 않는 보더부(해치부)는 디스플레이 화면 보더로 형성된다. 보더 생성 회로(25)에 의해 생성된 보더 픽셀 데이터(BDATA)는 합성 회로(27)에 의해 2진 중간조 처리 회로(26)으로부터 픽셀 데이터(PDATA)와 직렬 합성된다. 더욱이, 그후 합성 회로(28)은 라인 어드레스 생성 회로(24)로부터 디스플레이 라인 어드레스 데이터(LADR)와 합성된 데이터를 합성하여, FLCD(20)으로 합성된 데이터를 제공한다. 보더부의 패턴 데이터(BDATA)는 CPU(23)에 의해 지시된다.
제7도는 FLCD(20)에 디스플레이 라인 어드레스(LADR) 및 픽셀 데이터(PDATA+BDATA)의 전송 타이밍을 도시하는 타이밍도이다. 본 실시예에서, 디스플레이 라인 어드레스 및 픽셀 데이터는 8비트 병렬 데이터 AD0 내지 AD7의 형태로 FLCD(20)에 전송된다.
FLCD(20)으로부터 데이터의 전송 요청을 나타내는 동기 신호(HSYNC)가 라인 어드레스 생성 회로(24)에 입력되면, 라인 어드레스 생성 회로(24)는 CPU(23)에 의해 미리 표시된 디스플레이 개시 라인 어드레스(DSLADR) 및 연속적으로 디스플이될 라인의 수(SDLINE)에 기초하여, 디스플레이될 라인을 나타내는 요청 라인 어드레스(RQLADR)을 SVGA(21)로 전송한다. 이러한 데이터 때문에, SVGA(21)은 입력 어드레스에 대응하는 디스플레이 데이터(DDATA)를 출력한다. 동시에, 라인 어드레스 생성 회로(24)는 디스플레이 라인 어드레스 및 픽셀 데이터를 식별하기 위한 신호 AHDL을 하이 레벨 1로 설정하여 그것을 FLCD(20)에 출력한다. 게다가, 회로(24)는 FLCD(20)으로 디스플레이 라인 어드레스(LADR : A0 내지 A11)를 전송한다. FLCD(20)으로의 디스플레이 라인 어드레스(LADR)의 전송이 종료될 때, 라인 어드레스 생성 회로(24)는 신호 AHDL을 로우 레벨 0으로 설정하여 그것을 FLCD(20)에 출력한다. 게다가, 2진 중간조 처리 회로(26) 및 합성 회로(27)을 통해 SVGA(21)로부터 제공된 픽셀 데이터(PDATA+BDATA)가 FLCD(20)으로 전송된다. 신호(AHDL)이 하이 레벨 1일 때, 이것은 디스플레이 라인 어드레스(LADR)가 신호 라인(AD0 내지 AD7)에 출력된다는 것을 나타내며, 신호(AHDL)이 로우 레벨일 때, 이것은 픽셀 데이터가 신호 라인(AD0 내지 AD7)에 출력된다는 것을 나타낸다.
CPU(23)은 상술된 전체 FLCD 인터페이스부(19)를 제어한다. 특히, CPU(23)은 디스플레이 화면의 라인의 총수(TLINE), 라인당 디스플레이 픽셀수로서 픽셀의 총수(TPXEL), 커서 정보(SCRDT) 등의 정보를 수신한다. CPU(23)은 VRAM 어드레스 오프셋 데이터, 디스플레이될 라인의 총수(TLINE) 및 디스플레이 될 픽셀의 총수(TPXEL)와 같은 데이터를 신호 라인(31)을 통해 라인 플래그 생선회로(29)로 전송한다. CPU(23)은 신호(INFLG)를 이용하여 라인 플래그 생선 회로(29)에 배열된 부분 재기록 라인 플래그 레지스터(2913)을 초기화하며 디스플레이 개시 라인 어드레스(DSLADR), 연속적으로 디스플레이될 라인의 총수(SDLINE), 라인의 총수(TLINE), 픽셀의 총수(TPXEL) 및 보더 영역(BAREA)을 나타내는 여러 데이터를 라인 어드레스 생성 회로(24)로 전송하며 신호 라인(31)을 통해 라인 플래그 생성 회로(29)로부터 부분 재기록 라인 플래그 정보를 구한다. 더욱이, CPU(23)은 픽셀의 폭(BAND), 픽셀의 총수(TPXEL) 및 처리 모드(MDOE)를 2진 중간조 처리 회로(26)으로 전송하며, 보더 패턴 데이터(BDATA)를 보더 생성 회로(25)로 전송한다. 참조 번호(30)은 예를 들어, 2비트 딥 스위치를 나타내는 것으로, CPU(23)에 VRAM(2)의 메모리 블록의 구성을 지시한다. 이 스위치는 라인 플래그 생성 회로(29)의 구성의 설명에서 이후 상세히 설명될 것이다.
[라인 플래그 생성 회로(29)]
제4도는 본 실시예의 라인 플래그 생성 회로(29)의 구성을 도시한 블록도이다.
제4도를 참조 하면, 참조 번호(2907)은 어드레스 신호 출력을 기초로 20비트 어드레스 데이터를 생성하는어드레스 래치 회로를 나타낸다. 어드레스 신호의 래치 타이밍은 SVGA(21)에 의한 VRAM(22)에 기록 동작의 발생 시 신호 RAS*, CAS1:0*및 WE7:0*에 기초하여 결정된다.*는 로우 활성 신호를 나타내며 신호 CAS1:0*및 WE7:0*의 a:b는 a 내지 b 신호를 나타낸다는 것을 주목하라. 예를 들어, 신호 WE7:0*는 WE0*내지 WE7*를 나타낸다. FLCD(20)상에 디스플레이될 디스플레이 데이터는 FLCD(20)의 디스플레이 화면의 상부 좌측끝으로부터의 위치에 대응하여 하부 우측끝으로 VRAM(22)의 어드레스(0)에서 순서대로 저장된다는 것을 주목하라.
감산기(2908)은 어드레스 래치 회로(2907)로부터 생성되어 출력된 20비트 어드레스 데이터로부터 SSA(Screen Start Address) 레지스터(2911)의 값을 감산한다. 그 후, 어드레스 데이터는 감산기(2908)의 출력측에서 제산기(2909)에 의해 수평 해상도에 대응하는 VRAM(22)의 어드레스의 수로 나눠짐으로써 재기록 라인 위치를 계산한다. 이들 감산기(2908) 및 SSA 레지스트(2911)의 역할이 이후 후술될 것이다. FLCD(20) 상에디스플레이될 데이터의 개시가 VRAM(22)의 어드레스(0)이 아니면, 디스플레이 개시 어드레스가 SSA 레지스터(2911) 내에 설정되며, SSA 레지스트(2911) 내에 설정된 값은 어드레스 래치 회로(2907)로부터의 어드레스 데이터로부터 감산되므로써, 대응 디스플레이 라인 번호를 구한다. 구해진 라인 번호는 디코더(2910)으로 전송되며, 디코드되어, 플래그 레지스터(2913)의 대응 플래그를 설정한다. 플래그는 CPU(23)으로부터 신호(RE)에 의해 판독될 수 있으며, CPU(23)으로 하여금 디스플레이 내용이 변경된 라인 번호를 검출하도록 한다. CPU(23)에 의해 판독된 후 플래그 레지스터(2913)의 내용은 자동으로 리셋된다.
제8도는 VRAM(22) 상의 어드레스 X로 표시된 픽셀과 FLCD(20)의 화면 상의 디스플레이 라인 수 N간의 대응을 나타낸다. 하나의 라인은 다수의 픽셀을 포함하고 하나의 픽셀은 n개의 바이트를 가진다고 가정하라. 이 때, VRAM(22)의 어드레스 X의 라인 어드레스(라인 번호 N)는 다음과 같이 계산된다:
N=1+{(VRAM 어드레스 : X)-(디스플레이 개시 어드레스)}/(라인당 픽셀 수)×(픽셀당 바이트 수 : n)
라인 플래그 생성 회로(29)는 계산된 라인 어드레스(N)에 대응하여 부분 재기록 라인 플래그 레지스터(2913)의 플래그를 설정한다. 제9도가 이러한 상태를 도시한다.
제9도에서 알 수 있듯이, 문자 L을 표시하도록 VRAM(22) 상의 대응 어드레스의 디스플레이 내용이 재기록되면, 상술된 계산에 의해 재기록된 라인 어드레스가 검출되며, 이들 어드레스에 대응하여 레지스터(2913)의 플래그가 설정된다(1이 되도록).
이후, 라인 플래그 생성 회로(29)의 각부가 차례로 설명될 것이다.
제10도는 본 발명의 제1실시예에 따른 어드레스 래치 회로(2907)의 회로 구성을 도시하며, VRAM(22)가 고정 4-Mbyte 메모리 공간을 가진 경우를 예시한다. 제11도는 이 회로의 동작 타이밍을 도시한 타이밍도이다.
제10도를 참조하면, 참조 번호(800 내지 803)은 각각 9비트 D형 플립플롭을 나타낸다. 플립플롭(800)은 RAS 어드레스를 래치시키고 플립플롭(802)는 CAS 어드레스를 래치시킨다. 플립플로(806 내지 808)는 각각 1비트 플립플롭이다. 플립플롭(806)은 제11도에 도시된 타이밍 T1 및 T2로 설정되며, 그것의 Q 출력의 상승 에지(leading edge)는 플리플롭(801, 803, 807 및 808)의 세트 타이밍을 결정한다.
제12a도 및 제12b도는 어드레스 래치 회로(2907)에 의해 생성된 20비트 어드레스 데이터의 포맷을 설명하는 도면이다. 제12a도는 VRAM(22)가 4Mbyte 어드레스 공간을 가지며 VRAM(22)의 하나의 어드레스가 8비트를 가질 때, VRAM(22) 어드레스를 도시한다. 이 경우, 어드레스 데이터는 전체적으로 22비트를 가진다. 제12b도는 본 발명의 제1실시예에 따른 어드레스 회로(2907)에 의해 생성된 20비트 어드레스 데이터를 도시한다. 이 데이터에서, 신호 WEH는 비트 0으로 설정되며, 신호 CASH는 비트 1로 설정되며, CAS 어드레스 비트는 비트 2 내지 10으로 설정되며, RAS 어드레스 비트는 비트 11 내지 19로 설정된다.
제13도 및 제14도는 FLCD(20)의 디스플레이 영역과 VRAM(22) 상의 어드레스간의 관계를 나타낸다. 제13도는 FLCD(20)의 디스플레이 화면을 도시하며, 제14도는 디스플레이 영역에 대응하는 VRAM(22) 상의 어드레스를 도시한다.
본 실시예에서, FLCD(20)의 유효 디스플레이 영역은 수평 800 픽셀×수직 600픽셀로 정의되며, 하나의 픽셀은 8비트(256색)을 가지며, VRAM(22) 상의 하나의 어드레스는 32비트(4개의 픽셀에 대한)를 가진다. 그러므로 디스플레이 화면상의 하나의 라인에 상응하는 VRAM(22) 상의 어드레스는 200 워드이다.
이후, 라인 플래그 생성 회로(29)의 제산기(2909)의 구성이 설명될 것이다. 제15 내지 18도는 본 실시에의 제산기(2909)의 구성을 도시한다. 본 제산기(2909)의 상세는 본원 출원인에 의해 이미 출원되었으므로(일본국 특허 공개 공보 제6-180640호), 간단한 설명이 후술될 것이다.
제15도는 제산기(2909)의 전체 구성을 도시한 블록도이다. FLCD(20)의 수평 해상도에 대응하는 VRAM 어드레스의 수(에를 들어, 200)는 제수(divisor;202)로서 수평 라인 수 레지스터(2912)로부터 제산기(2909)로 입력되며, 소수 계산기(102)는 하위 비트의 0의 연속을 계산한다. 게다가, 역수 계산기(103)은 제수(202)의 역수(207)을 계산한다. 감산기(908)로부터 입력된 어드레스 데이터(피제수 : 20비트)는 필터 회로(101)을 통해 승산기(104)에 입력되어 제수(수평 라인 수)의 역수(207)와 승산된다. 그 계산 결과는 필터 회로(105)를 통해 제산 결과로서 출력된다.
제16도는 소수 계산기(102)의 구성을 도시한 블록도이다.
제수 레지스터(108)에 입력 제수(수평 라인 수)가 설정된다. 예를 들어, 제13도 및 제14도에 도시된 바와 같이, FLCD(20)의 디스플레이 화면이 800×600×256색으로 정의되면, 하나의 어드레스는 4개의 픽셀에 대응하기 때문에 수평 VRAM 어드레스 수는 200이 된다. 이 값 200을 16항의 2진값으로 변환하면 0000000011001000이 산출된다. 16항의 값을 반전하여 구해진 값 0001001100000000은 우선 순위 인코더(109)로 입력되어 1100이 구해진다. 이 값은 감산기(110)에 의해 1111로부터 감산되어 감산 겨과로서 11이 구해진다.
제17도는 필터 회로(111)의 구성을 도시한 블록도이다.
필터 회로(111)은 필터 값(203)으로서, 제수 레지스터(108)로부터 제산기[205, (0000000011001000)]에 기초하여, 감산기(110)에 의해 계산된 값(예를 들어, 상술된 경우에는 0011=3)을 수신하여 소거 레지스터(106)을 사용하여 하위 3비트(=11)를 소거시켜 값 0000000000011001을 구한다. 선택기(107)을 통해 다음 역수 계산기(103)에 모수(204)로서 이 값이 입력될 때, 역수가 구해진다.
제18도는 역수 계산기(103)의 구성을 도시한 블록도이다.
역수 계산기(103)에서, 소수 계산기(102)로부터 입력된 모수[204, (0000000000011001)]가 우선 순위 인코더(113)로 입력되며, 인코더(113)의 처리 결과로서 값 100이 구해진다. 가산기(122)는 값 100에 10000을 가산하여 필터 값(206)으로서 합산 10100을 출력한다. 또한, 우선 순위 인코더(113)의 출력 100을 기초로 1에 5개의 0을 가산하여 구해진 값 100000의 16진수 표현으로서 값 0000000000100000을 출력한다.
감산기(115)는 조절기(114)로부터의 출력 0000000000100000으로부터 소수 계산기(102)로부터 모수[204, (0000000000011001)]를 감산하여 계산부(116)에 감산 결과 0000000000100000를 전송한다. 계산부(116)은 16항의 값 1010001111010111을 구한다. 가산기(112)에 의해 계산부(116)으로부터의 출력 값에 1을 가산함으로써 구해진 값 1010001111011000이 승수(207)로서 승산기(104)에 출력된다.
제19도 내지 제21도는 상술된 동작을 도시한다.
이후, 상술된 구성에 기초한 제산기(2909)의 동작이 데이터 예를 이용하여 후술될 것이다.
SVGA(21)은 300번째 라인의 데이터를 재기록한다. 300번째 라인의 어드레스는 16진법(HEX)으로서 E998 내지 EA5F이기 때문에, 신호 CAS*및 WE7:4*는 RAS 어드레스 01D(HEX) 및 CAS 어드레스 097(HEX)에 의해 단언되어 액세스한다. 어드레스 래치 회로(2907)은 제12b도에 도시된 데이터 포맷을 가진 20비트 어드레스 데이터 00001110101001011111를 생성한다. 제산기(2909)의 필터 회로(101)은 소수 계산기(102)에 의해 생성된 필터 값[203, (0011)]을 기초로 20비트 어드레스 데이터의 하위 3비트를 소거하여 피승수로서 승산기(104)로 처리 결과 값 0001110101001011을 출력한다. 승산기(104)는 필터 회로(101)로부터 피승수 0001110101001011와 역수 계산기(103)으로부터 승수[207, (101000111101000)]를 승산한다. 승산 결과 10010101111110111100001001000의 하위 20비트는 역수 계산기(103)으로부터 필터 값 10100을 기초로 필터 회로(105)에 의해 소거된다. 이러한 방식으로, 제산기(2909)로부터 제산 결과 0000000100101011(=299)가 출력된다.
수평 해상도에 대응하는 VRAM 어드레스의 수는 주 CPU(1)에 의해 SVGA(21) 내에 설정된 픽셀의 총수(TPXEL)에 기초하여, CPU(23)에 의해 수평 라인 수 레지스터(2912) 내에 설정된다. 이 경우, 각 해상도로 수평 라인 수 레지스터(2912) 내에 설정될 값은 다음과 같다.
800×600×16색 …100
800×600×256색 …200
800×600×32K색 …400
1,024×768×16색 …128
1,024×768×256색 …256
1,024×768×32K색 …512
1,280×1,024×16색 …160
1,280×1,024×256색 …320
1,280×1,024×32K색 …640
이러한 방식으로, 디코더(2910)은 제산기(2909)에 의해 구해진 값 000000100101011(=299)를 디코딩함으로써 재기록된 라인 번호(이 경우, 300=299+1)를 얻을 수 있다. 상술된 처리를 이용하여, VRAM(22)의 재기록 동작의 단위로 구해진 플래그 정보가 플래그 레지스터(2913) 내에 저장된다. 플래그 레지스터(2913)의 내용이 신호 라인(31)을 통해 CPU(23)에 의해 판독되면, 플래그 레지스터(2913)은 판독 동작의 종료 후 클리어된다. 정보 처리 시스템의 파워 스위치가 턴온되면, 플래그 내용은 CPU(23)으로부터 플래그 초기화 명령(INFLG)에 의해 초기화될 수 있다.
화면당 디스플레이 라인의 총수(TLINE), 라인당 픽셀의 수(TPXEL) 등 주 CPU(1)로부터 입력을 수신할 때, CPU(23)은 화상 처리 및 2진 중간조 처리 회로(26)에서 중간조 처리 모드(예를 들어, 오차 확산법, 디서법 등의 처리 모드)가 수행될 픽셀의 폭(BAND) 및 총수(TPXEL)를 설정하며, 라인의 총수(TLINE), 픽셀의 총수(TPXEL), 보더 영역(BAREA)을 나타내는 출력 데이터를 라인 어드레스 생성 회로(24)에 출력한다.
제22도의 흐름도에 나타난 처리는 상술된 설정 처리 이외의 처리이다. 즉, 제22도는 VRAM(22)의 데이터가 재기록될 때, 재기록 어드레스에 대응하는 라인 번호를 구하는 처리를 도시한 흐름도이다.
단계(S1)에서, 디스플레이 개시 어드레스는 라인 플래그 생성 회로(29)의 SSA 레지스터(2911) 내에 설정되며, 하나의 라인에 대한 픽셀수는 수평 라인 수 레지스터(2912) 냉 설정된다. 그 후, 단계(S3)로 진행하여 제어는 라인 플래그 생성 회로(2912) 내에 설정된다. 그 후, 단계(S3)로 진행하여 제어는 라인 플래그 생선 회로(29)로부터 신호 입력 및 VRAM(22)의 데이터가 재기록되었다는 표시를 기다린다. 신호 라인(31)을 통해 이러한 신호를 수신시에 단계(S4)로 진행하여 라인 플래그 생성 회로(29)의 플래그 레지스터(2913)의 내용이 판독되어 재기록 라인 번호를 구한다. 재기록 라인 번호가 구해진 후, 단계(S5)로 진행하여, 디스플레이 개시 라인 어드레스(DSLADR) 및 연속적으로 디스플레될 라인 수(SDLINE)가 라인 어드레스 생성 회로(24)에 출력된다. 상술된 바와 같이 설정된 디스플레이 개시 라인 어드레스 및 연속적으로 디스플레이될 라인 수에 따라, 라인 어드레스 생성 회로(24)는 다음 타이밍에서 FLCD(20)으로부터 출력된 신호 HSYNC와 동기화된 라인 어드레스 및 디스플레이 데이터를 출력한다.
[제2실시예]
이제, 본 발명의 제2실시에에 따른 어드레스 래치 회로(2907)의 구성이 제23도 내지 제25b도를 참조하여 설명될 것이다.
제23도는 본 발명의 제2 실시예에 따른 VRAM(22)의 구성을 도시한 구성도이다. 본 실시예에서, VRAM(22)는 각각 2 Mbyte 메모리 공간을 가진 2개의 프레임 메모리르 가진다. VRAM(22)는 4 및 2 및 1 Mbyte 메모리 공간으로서 사용될 수 있다.
제24도는 제2실시예의 어드레스 래치 회로(2907)의 구성을 도시한 블록도이다. 제24도의 동일 참조 번호들은 상술된 제1실시에의 구성에서 동일 부분을 나타내며, 그들의 상세한 설명은 생략하겠다. 제24도에서, VRAM(22)의 메모리 공간을 정의하기 위한 딥 스위치(30)은 CPU(23)이 아닌 라인 플래그 생성 회로(29)에 접속된다. 스위치(30)의 설정 값은 디코더(813)에 의해 디코드되며, 디코드된 값을 기초로 래치 회로(810 내지 812) 중 하나가 선택된다.
래치 회로(810)은 VRAM(22)가 4 M바이트 메모리 공간으로서 사용될 때, 어드레스를 래치하는 회로이며, 래치 회로(811)은 VRAM(22)가 2Mbyte 메모리 공간으로서 사용될 때, 어드레스를 래치하는 회로이며, 래치 회로(812)는 VRAM(22)가 1Mbyte 메모리 공간으로서 사용될 때, 어드레스를 래치하는 회로이다. 예를 들어, 딥 스위치(30)이 1로 설정되면, VRAM(22)가 4M바이트 메모리 공간으로서 사용되어 래치 회로(810)이 상기 제12b도에 도시된 어드레스 데이터를 래치하며 다음 감산기(2908)로 20비트 어드레스 데이터를 출력한다. 반면에, VRAM(22)가 2Mbyte 메모리 공간으로서 사용되면, 딥 스위치(30)은 2로 설정된다. 이 경우, 래치 회로(811)은 제25a도에 도시된 19비트 어드레스 데이터를 래치하여, 그것을 감산기(2908)에 출력한다. 유사하게, VRAM(22)가 1Mbyte 메모리 공간으로서 사용되면, 딥 스위치(30)은 3으로 설정되어, 래치 회로(812)가 제25b도에 도시된 18비트 어드레스 데이터를 래치하여 그것을 감산기(2908)에 출력한다.
상술된 바와 같이, 제2실시에에 따르면, VRAM(22)의 메모리 공간이 변경될 때에도, 재기록 동작이 수행되는 VRAM(22)의 정확한 어드레스가 어드레그 래치 회로(2907) 내에 저장된다. 이러한 이유 때문에, 감산기(2908), 제산기(2909) 및 디코더(2910)은 재기록 라인 번호를 얻을 수 있으며, 플래그 레지스터(2913)의 내용은 구해진 라인 번호에 기초하여 갱신될 수 있다. 제2실시예의 회로에 따르면, VRAM(22)의 사용 모드(메모리 공간)가 변경될 때조차 부분 재기록 동작이 수행되는 라인 번호가 얻어질 수 있다.
본 발명은 다수의 장치(예를 들어, 주 컴퓨터, 인터페이스 장치, 판독기, 프린터 등)로 구성된 시스템 또는 단일 장비(예를 들어, 복사기, 팩시밀리 장치 등)를 포함하는 장치에 응용될 수도 있다.
본 발명의 목적은 시스템 또는 장치에 상술된 실시예의 기능을 구현할 수 있는 소프트웨어 프로그램의 프로그램 코드를 기록하는 저장 매체를 제공하는 시스템 또는 장치의 컴퓨터(또는 CPU, MPU 등)를 판독하고 실행함으로써 성취될 수 있다.
이 경우, 저장 매체로부터 판독된 자체 프로그램 코드는 상술된 실시예의 기능을 구현하며 프로그램 코드를 저장하는 저장 매체가 본 발명을 구성한다.
프로그램 코드를 제공하기 위한 저장 매체, 예를 들어, 플로피 디스크, 하드 디스크, 광디스크, 광자기 디스크, CD-ROM, CD-R, 자기 테이프, 비휘발성 메모리 카드 ROM 등이 사용될 수도 있다.
상술된 실시예의 기능은 컴퓨터에 의해 판독 프로그램 코드를 실행하는 것뿐만 아니라, 프로그램 코드의 명령에 따라 컴퓨터 상의 OS(Operating System) 실행에 의해 실행된 실처리 동작 중 몇몇 또는 모두에 의해 구현될 수도 있다.
더욱이, 상술된 실시예의 기능은 컴퓨터에 삽입되거나 접속되어 저장 매체로부터 판독된 프로그램 코드를 수신하는 기능 확장 보드 또는 기능 확장부에 배열된 CPU 등에 의해 실행된 실처리 동작 중 몇몇 또는 모두에 의해 실현될 수도 있다.
상술된 바와 같이, 상술된 실시예에 따르면, 대응 디스플레이의 디스플레이 라인 번호는 디스플레이 메모리 상의 재기록 어드레스에 기초하여 고속으로 얻어질 수 있다.
상술된 실시예에 따르면, 승산기를 사용하는 고속 제산기가 사용되기 때문에, 대응 디스플레이 라인 번호는 고속으로 얻어질 수 있다.
상술된 실시예에 따르면, 디스플레이 메모리의 내용이 부분적으로 디스플레이될 때에도, 디스플레이 메모리 상의 재기록 어드레스에 대응하는 디스플레이 라인 번호가 신속하게 정확히 얻어질 수 있으며, 디스플레이 내용은 부분적으로 재기록될 수 있다.
본 발명은 상기 실시예로 한정되지 않으며, 본 발명의 사상 및 범위 내에서 다양한 변경 및 변형이 가능하다. 그러므로, 본 발명의 범위를 알리기 위해 다음의 특허 청구 범위가 첨부된다.

Claims (28)

  1. 디스플레이 메모리 내에 저장된 디스플레이 데이터를 디스플레이에 출력하여 상기 디스플레이의 화면 상에 표시하는 디스플레이 제어기에 있어서, 상기 디스플레이 메모리의 기록 액세스된 2진 어드레스를 저장하는 어드레스 메모리; 소수로서의 2를 제외한, 상기 화면 상의 하나의 수평 라인의 디스플레이 픽셀들의 수의 소주들을 구하고 상기 소수들의 역수를 계산하는 역수 계산기; 상기 소수들의 2제곱에 따라 시프트된 2진 어드레스와 상기 역수 계산기에 의해 계산된 상기 역수를 승산하는 승산기; 및 상기 승산기에 의한 승산 결과에 기초하여 상기 화면의 디스플레이 라인 번호를 구하는 수평 라인 번호 판정 수단을 포함하는 것을 특징으로 하는 디스플레이 제어기.
  2. 제1항에 있어서, 상기 디스플레이 메모리의 메모리 공간을 할당하는 지시 수단을 더 포함하며, 상기 어드레스 메모리에 저장된 상기 어드레스는 상기 지시 수단으로부터의 지시에 따라 변경되는 것을 특징으로 하는 디스플레이 제어기.
  3. 제1항에 있어서, 상기 수평 라인 번호 판정 수단은 상기 승산기에 의해 구해진 승산 결과를 디코딩하는 디코드 수단을 포함하며, 상기 디코드 수단의 디코드 결과에 기초하여 상기 디스플레이 라인 번호를 구하는 것을 특징으로 하는 디스플레이 제어기.
  4. 제3항에 있어서, 상기 디코드 수단의 디코드 결과에 따라 상기 화면의 상기 디스플레이 라인 번호를 저장하는 저장 수단을 더 포함하는 것을 특징으로 하는 디스플레이 제어기.
  5. 제1항에 있어서, 상기 디스플레이 메모리의 어드레스에 대응하는 상기 디스플레이 상의 디스플레이 개시 위치를 저장하는 디스플레이 개시 어드레스 저장 수단, 및 상기 어드레스 메모리에 저장된 어드레스로부터 상기 디스플레이 개시 어드레스 저장수단 내에 저장된 디스플레이 개시 어드레스를 감산하는 감산 수단을 더 포함하며, 상기 승산기를 상기 감산 수단의 결과로서의 상기 어드레스와 상기 디스플레이의 화면의 수평 방향의 디스플레이 픽셀의 수를 승산하는 것을 특징으로 하는 디스플레이 제어기.
  6. 제1항에 있어서, 상기 수평 라인 번호 판정 수단에 의해 판정된 상기 라인 번호를 판독하고 상기 디스플레이로부터 데이터 전송 요청 신호의 수신시에 상기 디스플레이 메모리로부터의 상기 라인 번호에 대응되는 데이터를 표시하고 상기 디스플레이에 상기 디스플레이 데이터를 출력하는 제어 수단을 더 포함하는 것을 특징으로 하는 디스플레이 제어기.
  7. 제6항에 있어서, 상기 디스플레이 메모리로부터 판독된 상기 디스플레이 데이터의 화상 처리를 수행하는 처리 수단을 더 포함하는 것을 특징으로 하는 디스플레이 제어기.
  8. 제6항에 있어서, 상기 디스플레이에 출력되는 상기 디스플레이 데이터는 디스플레이 영역 및 비-디스플레이 영역을 나타내는 데이터를 포함하는 것을 특징으로 하는 디스플레이 제어기.
  9. 제1항에 있어서, 상기 디스플레이는 강유전성 액정 디스플레이를 포함하는 것을 특징으로 하는 디스플레이 제어기.
  10. 화상을 표시하기 위한 디스플레이 장치에 있어서, 디스플레이 데이터를 저장하는 디스플레이 메모리; 상기 디스플레이 데이터에 기초하여 화상을 표시하기 위한 스크린을 가지는 디스플레이 유닛; 상기 디스플레이 메모리를 액세스함으로써 디스플레이 데이터를 기록하는 기록 수단; 상기 기록 수단에 의해 액세스된, 상기 디스플레이 메모리의 2진 어드레스를 저장하는 어드레스 메모리; 소수로서의 2를 제외한, 상기 화면 상의 하나의 수평 라인의 디스플레이 픽셀들의 수의 소수들을 구하는 상기 소수들의 역수를 계산하는 역수 계산기; 상기 소수의 2제곱에 따라 시프트된 2진 어드레스와 상기 역수를 승산하는 승산기; 상기 승산기에 의한 승산 결과에 기초하여 상기 기록 수단에 의해 액세스된 상기 어드레스에 대응하는 상기 화면의 디스플레이 라인 번호를 구하는 라인 번호 판정 수단; 및 상기 디스플레이 유닛로부터 디스플레이 요청의 수신시에 상기 라인 번호 판정 수단에 의해 판정된 상기 라인 번호, 및 상기 디스플레이 메모리에 저장된, 상기 디스플레이 라인 번호에 대응하는 디스플레이 데이터를 상기 화면 상에 출력하는 제어 수단을 포함하는 것을 특징으로 하는 디스플레이 장치.
  11. 제10항에 있어서, 상기 제어 수단은 상기 라인 번호 판정 수단에 의해 판정되고 상기 디스플레이 메모리에 저장된, 상기 디스플레이 라인 번호에 대응하는 상기 디스플레이 데이터의 화상 처리를 수행하는 처리 수단; 및 상기 처리 수단에 의해 처리된 상기 디스플레이 데이터에 비-디스플레이 영역을 나타내는 데이터를 가산하는 가산 수단을 포함하는 것을 특징으로 하는 디스플레이 장치.
  12. 제10항에 있어서, 상기 승산기는 상기 어드레스 메모리에 저장된 상기 어드레스로부터 상기 디스플레이 메모리의 오프셋 어드레스를 감산하는 감산기를 포함하는 것을 특징으로 하는 디스플레이 장치.
  13. 제10항에 있어서, 상기 디스플레이 메모리의 메모리 공간을 할당하는 지시 수단을 더 포함하며, 상기 어드레스 메모리는 상기지시 수단으로부터의 지시에 따라 상기 어드레스의 보유 상태를 변경시키는 것을 특징으로 하는 디스플레이 장치.
  14. 제10항에 있어서, 상기 라인 번호 판정 수단은 상기 승산기에 의해 구해진 승산 결과를 디코딩하는 디코드 수산들 포함하며, 상기 디코드 수단의 디코드 결과에 기초하여 상기 디스플레이 라인 번호를 구하는 것을 특징으로 하는 디스플레이 장치.
  15. 제14항에 있어서, 상기 디코드 수단의 상기 디코드 결과에 따라 상기 디스플레이 화면의 상기 디스플레이 라인 번호를 저장하는 저장 수단을 더 포함하는 것을 특징으로 하는 디스플레이 장치.
  16. 제10항에 있어서, 상기 디스플레이 메모리의 어드레스에 대응하는 상기 디스플레이 유닛 상의 디스플레이 개시 위치를 저장하는 디스플레이 개시 어드레스 저장 수단; 및 상기 어드레스 메모리에 저장된 상기 어드레스로부터 상기 디스플레이 개시 어드레스 저장 수단 내에 저장된 디스플레이 개시 어드레스를 감산하는 감산 수단을 더 포함하며, 상기 승산기는 상기 감산 수단의 결과로서의 상기 어드레스와 상기 역수를 승산하는 것을 특징으로 하는 디스플레이 장치.
  17. 제10항에 있어서, 상기 디스플레이는 강유전성 액정 디스플레이를 포함하는 것을 특징으로 하는 디스플레이 장치.
  18. 디스플레이 메모리 내에 저장된 디스플레이 데이터를 디스플레이 유닛에 출력하여 상기 디스플레이 유닛의 화면 상에 표시하는 디스플레이 제어 방법에 있어서, 상기 디스플레이 메모리의 기록 액세스된 2진 어드레스를 저장하는 단계; 소수로서의 2를 제외한, 상기 화면 상의 하나의 수평 라인의 디스플레이 픽셀들의 수의 소수들을 구하고 상기 소수들의 역수를 계산하는 단계; 상기 소수의 2제곱에 따라 시프트된 2진 어드레스와 상기 역수를 승산하는 단계; 및 상기 승산 결과에 기초하여 상기 디스플레이 메모리의 기록 액세스된 상기 어드레스에 대응되는 상기 디스플레이 화면의 디스플레이 라인 번호를 구하는 단계를 포함하는 것을 특징으로 하는 디스플레이 제어 방법.
  19. 제18항에 있어서, 상기 디스플레이 메모리의 메모리 공간을 할당하는 단계를 더 포함하며, 상기 저당 단계에서, 상기 어드레스는 상기 지시 단계에서 지시된 지시에 따라 변경되는 것을 특징으로 하는 디스플레이 제어 방법.
  20. 제18항에 있어서, 상기 디스플레이 라인 번호를 구하는 단계에서, 상기 승산 단계에서 구해진 상기 승산 결과를 디코딩하고, 상기 디코딩 단계의 디코드 결과에 기초하여 상기 디스플레이 라인 번호를 구하는 것을 특징으로 하는 디스플레이 제어 방법.
  21. 제20항에 있어서, 상기 디코딩단계의 상기 디코드 결과에 따라 상기 디스플레이 화면의 상기 디스플레이 라인 번호를 저장하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 제어 방법.
  22. 제18항에 있어서, 상기 디스플레이 메모리의 어드레스에 대응하는 상기 디스플레이 상의 디스플레이 개시 어드레스를 저장하는 단계; 및 상기 저장 단계에서 저장된 상기 어드레스로부터 상기 디스플레이 개시 어드레스를 감산하는 단계를 더 포함하며, 상기 승산 단게에서, 상기 감산 단계로부터의 감산 결과로서의 상기 어드레스는 상기 역수와 승산되는 것을 특징으로 하는 디스플레이 제어 방법.
  23. 제18항에 있어서, 상기 디스플레이 라인 번호를 판독하는 단계; 상기 디스플레이 메모리로부터 상기 디스플레이 라인 번호에 대응하는 데이터를 표시하는 단계; 및 상기 디스플레이 유닛으로부터 데이터 전송 요청 신호의 수신시에 상기 디스플레이 유닛에 디스플레이 데이터를 출력하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 제어 방법.
  24. 제23항에 있어서, 상기 디스플레이 메모리로부터 판독된 상기 디스플레이 데이터의 화상 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 디스플레이 제어 방법.
  25. 제23항에 있어서, 상기 디스플레이에 출력된 상기 디스플레이 데이터는 디스플레이 영역 및 비-디스플레이 영역을 나타내는 데이터를 포함하는 것을 특징으로 하는 디스플레이 제어 방법.
  26. 제18항에 있어서, 상기 디스플레이는 강유전성 액정 디스플레이를 포함하는 것을 특징으로 하는 디스플레이 제어 방법.
  27. 디스플레이 장치에 있어서, 디스플레이 데이터를 저장하는 디스플레이 메모리; 상기 디스플레이 데이터에 기초하여 화상을 표시하는 디스플레이 화면; 상기 디스플레이 메모리의 기록 엑세스된 2진 어드레스를 저장하는 어드레스 메모리; 소수로서의 2를 제외한, 상기 디스플레이 화면 상의 하나의 수평 라인의 디스플레이 픽셀들의 수의 소수들을 구하고 상기 소수들의 역수를 계산하는 역수 계산기; 상기 소수의 2제곱에 따라 시프트된 2진 어드레스와 상기 역수를 승산하는 승산기; 상기 승산기로부터의 승산 결과에 기초하여 상기 디스플레이 메모리의 기록 액세스된 상기 어드레스에 대응하는 상기 디스플레이 화면의 디스플레이 라인 번호를 구하는 라인 번호 판정 수단; 및 상기 디스플레이 라인 번호 및 디스플레이 데이터에 기초하여 상기 디스플레이 화면 상에 화상을 표시하는 디스플레이 수단을 포함하는 것을 특징으로 하는 디스플레이 장치.
  28. 디스플레이 메모리 내에 저장된 디스플레이 데이터를 디스플레이 유닛에 출력하여 상기 디스플레이 유닛의 디스플레이 화면 상에 표시하기 위한 정보처리 장치에 있어서, 상기 디스플레이 데이터를 생성하여 상기 디스플레이 메모리에 저장하는 제어수단; 상기 제어 수단에 의해 기록 액세스된, 상기 디스플레이 메모리의 2진 어드레스를 저장하는 어드레스 메모리; 소수로서의 2를 제외한, 상기 디스플레이 화면 상의 하나의 수평 라인의 디스플레이 픽셀들의 수의 소수들을 구하고 상기 소수들의 역수를 계산하는 역수 계산기; 상기 소수의 2제곱에 따라 시프트된 2진 어드레스와 상기 역수를 승산하는 승산기; 상기 승산기로부터의 승산 결과에 기초하여 상기 디스플레이 메모리의 기록 액세스된 상기 어드레스에 대응하는 상기 디스플레이 화면의 디스플레이 라인 번호를 구하는 라인 번호 판정 수단; 및 상기 디스플레이 라인 번호 및 디스플레이 데이터에 기초하여 상기 디스플레이 유닛의 디스플렛이 화면 상에 화상을 표시하는 디스플레이 수단을 포함하는 것을 특징으로 하는 정보 처리 장치.
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