JPH10333122A

JPH10333122A - 表示制御装置及びその方法

Info

Publication number: JPH10333122A
Application number: JP10088972A
Authority: JP
Inventors: Yuichi Matsumoto; 雄一松本; Hajime Morimoto; はじめ森本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-04-04
Filing date: 1998-04-01
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】コストを上げることなく、表示画面上の変更
箇所を正確に検出することができる表示制御装置及びそ
の方法を提供する。【解決手段】フレームメモリ６のアドレス単位で、フ
レームメモリ６の対応するアドレスに画像データの書込
を行う前に、そのフレームメモリ６に記憶されている画
像データの読出を行う。そして、読出を行う画像データ
と、書込を行う画像データを比較器１０で比較する。比
較結果に基づいて、フレームメモリ６に記憶される画像
データの更新の有無を検知し、その検知結果に基づい
て、表示部１００の表示を更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データに基づ
く画像を表示部に表示する表示制御装置及びその方法に
関するものである。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果す情報表示手段として表示装置
が用いられている。このような表示装置としては、ＣＲ
Ｔ表示装置が広く知られている。ＣＲＴ表示装置におけ
る表示制御では、ＣＲＴ表示装置側が有する表示データ
バッファとしてのビデオメモリに対する情報処理システ
ム側のＣＰＵの書き込み動作と、ＣＲＴ表示装置側が有
する例えばＣＲＴコントローラによるビデオメモリから
の表示データの読み出して表示する動作がそれぞれ独立
して実行される。そのため、情報処理システム側では表
示タイミング等を一切考慮することなく、任意のタイミ
ングでビデオメモリに対し所望の表示データの書き込み
動作を実行することができるという利点を有している。

【０００３】ところがＣＲＴ表示装置では、特に表示画
面の厚み方向の長さをある程度必要とするため、全体と
してその容積が大きくなり表示装置全体の小型化を図り
難い。また、これにより、このＣＲＴ表示装置を表示装
置として用いた情報処理システムの使用にあたっての自
由度、即ち、設置場所、携帯性等の自由度が損なわれ
る。

【０００４】この点を補うものとしては、液晶表示装置
（以下、ＬＣＤと称する）を用いることができる。即
ち、ＬＣＤによれば、表示装置全体の小型化、特に薄型
化を図ることができる。このようなＬＣＤの中には、強
誘電性液晶（以下、ＦＬＣ：Ferroelectric Liquid C
rystal）の液晶セルを用いた表示装置（以下、ＦＬＣＤ
（FLC-Display）と称する）がある。このＦＬＣＤの特
徴としては、その液晶セルが薄く、電界の印加に対して
表示状態の保存性を有することにある。即ち、ＦＬＣＤ
の液晶セル中に存在する細長いＦＬＣ分子が、電界の印
加方向に応じて、第一の安定状態、または第二の安定状
態に配向し電界を除いてもそれぞれの配向状態を維持す
る（双安定性）ことができるからである。このようなＦ
ＬＣ分子の双安定性により、ＦＬＣＤは表示状態の保存
性を有することができる。尚、このようなＦＬＣ分子及
びＦＬＣＤの詳細は、例えば、特願昭６２−７６３５７
号に記載されている。

【０００５】この結果、ＦＬＣＤでは、表示画面上に
変更の生じた部分のみの表示状態を更新する部分書換駆
動による表示制御が可能となる。そして、この部分書換
駆動を実現するためには、表示画面上に変更の生じた部
分を検出する検出機構が必要となる。この検出機構を実
現する検出方式としては、表示すべき表示データを記憶
するビデオメモリへの書き込み動作を監視し、その書き
込み動作が発生したページメモリ上のアドレスから表示
画面の縦方向のラインに応じたフラグを生成することで
表示画面上に変更の生じた部分を検出する。

【０００６】また、特に、表示画面上の水平方向に変更
の生じた部分を検出する場合には、例えば、以下の検出
方式がある。

【０００７】１）全データ比較方式：表示画面一画面
分の表示データを記憶できるビデオメモリを有し、旧画
面の表示データと新画面の表示データをライン単位ある
いはブロック単位で比較することで、表示データが変更
されたラインあるいはブロックを判定する。

【０００８】２）代表値比較方式：ライン単位あるいは
ブロック単位で表示データに、所定の演算を施しライン
単位あるいはブロック単位毎に表示データの代表値を得
る。そして、旧画面の表示データの代表値と新画面の表
示データの代表値を比較することで、表示データが変更
されたラインあるいはブロックを判定する。尚、所定の
演算の演算方式としては、例えば、サム値方式（単純加
算）、ＣＲＣ方式等を用いる。

【０００９】３）ホストＣＰＵ監視方式：情報処理シ
ステムのＣＰＵからのビデオメモリに対する表示データ
の書き込み動作における書き込みアドレスバスとライト
イネーブル信号を監視して、表示データが変更されたラ
インを判定する。

【００１０】また、ＦＬＣＤは表示色を擬似的に増やす
ために二値化中間調処理が行われる。特に、自然画像の
画像品位と文字画像の画像品位を両立させるものとし
て、ＥＤ法（誤差拡散法）が知られている。このＥＤ法
による処理は、表示画面の右下方向に向かって誤差が伝
搬するという特徴がある。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の表示装置では、ビデオメモリに対する書き込み動作
が発生したアドレスに基づいて、表示画面上に変更の生
じた部分を検出していたため、同じ表示データが再度書
き込まれた場合にも（この場合、実際には表示画面の表
示状態に変更は生じない）、表示画面上に変更の生じた
部分として検出してしまっていた。

【００１２】また、書き込み動作が発生したアドレスか
ら、表示画面の縦方向のライン数を算出するための処理
が必要となり、これを実現するためには、回路の複雑
化、大規模化、更には消費電力の増大、コストアップの
要因となっていた。

【００１３】更に、上述した検出方式には、それぞれ以
下のような問題点があった。

【００１４】１）全データ比較方式：表示画面一画面分
の表示データを記憶できる大容量のメモリが必要とな
る。表示データを比較するための高速な比較手段が必要
となる。

【００１５】２）代表値比較方式：全データ比較方式に
比べて、表示データを記憶するメモリの記憶容量が少な
くて済み、表示データの代表値だけを比較するので高速
な表示データ比較手段を必要としないが、表示データの
代表値を算出するための高速な算出手段が必要となる。
また、代表値として表示データを圧縮するため、表示画
面上に変更の生じた部分を見逃すことを完全になくすこ
とは、原理的に不可能である。

【００１６】３）ホストＣＰＵ監視方式：検出方式を実
現するための手段は、情報処理システムのＣＰＵのビデ
オメモリのアクセス方式に依存する。このため、情報処
理システムのＣＰＵ及びビデオメモリのアクセス方式が
変更された場合には、互換性が維持できない。

【００１７】本発明は上記の問題点に鑑みてなされたも
のであり、コストを上げることなく、表示画面上の変更
箇所を正確に検出することができる表示制御装置及びそ
の方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
めの本発明による表示制御装置は以下の構成を備える。
即ち、画像データに基づく画像を表示部に表示する表示
制御装置であって、画像データを記憶する記憶手段と、
入力された画像データを前記記憶手段の対応するアドレ
スに書込を行う書込手段と、前記記憶手段のアドレス単
位で、前記書込手段による画像データの書込を行う前
に、該記憶手段に記憶されている画像データの読出を行
う読出手段と、前記読出手段で読出を行う画像データ
と、前記書込手段で書込を行う画像データを比較する比
較手段と、前記比較手段の比較結果に基づいて、前記記
憶手段に記憶される画像データの更新の有無を検知する
検知手段と、前記検知手段の検知結果に基づいて、前記
表示部の表示を更新する更新手段とを備える。

【００１９】また、好ましくは、前記表示部は、Ｍライ
ン×Ｎピクセル分の画素を表示する表示領域を有する。

【００２０】また、好ましくは、前記記憶手段は、前記
Ｍライン×Ｎピクセル分の画像データを記憶する記憶領
域を有する。

【００２１】また、好ましくは、前記検知手段は、前記
記憶手段の各ラインに対応する数分の前記比較手段の比
較結果を保持する複数の保持手段を備え、前記複数の保
持手段の各保持手段は、前記記憶手段の対応するライン
上における前記比較手段による比較結果が発生する毎に
保持する比較結果を更新する。

【００２２】また、好ましくは、前記更新手段は、前記
複数の保持手段の各保持手段が保持する比較結果に基づ
いて、前記表示部の表示をライン単位で更新する。

【００２３】また、好ましくは、前記更新手段は、前記
複数の保持手段のいずれか一つを選択する選択手段を備
え、前記選択手段で選択された保持手段が保持する比較
結果に基づいて、該保持手段に対応する前記表示部のラ
インの表示を更新する。

【００２４】また、好ましくは、前記書込手段は、前記
入力された画像データを２値化する２値化手段を備え、
前記２値化手段で２値化された画像データを前記記憶手
段の対応するアドレスに書込を行う。

【００２５】また、好ましくは、前記２値化手段は、前
記表示部のラインの表示に対応する画像データの所定ラ
イン数分の画像データ毎に２値化する。

【００２６】また、好ましくは、前記２値化手段による
２値化手法は、誤差拡散法である。また、好ましくは、
前記検知手段は、前記記憶手段を所定ライン数毎に分割
した複数のバンドに対応する数分の前記比較手段の比較
結果を保持する複数の保持手段を備え、前記複数の保持
手段の各保持手段は、前記記憶手段の対応するバンド内
における前記比較手段による比較結果が発生する毎に保
持する比較結果を更新する。

【００２７】また、好ましくは、前記更新手段は、前記
複数の保持手段の各保持手段が保持する比較結果に基づ
いて、前記表示部の表示を前記バンド単位で更新する。

【００２８】また、好ましくは、前記更新手段は、前記
複数の保持手段のいずれか一つを選択する選択手段を備
え、前記選択手段で選択された保持手段が保持する比較
結果に基づいて、該保持手段に対応する前記表示部のバ
ンドの表示を更新する。

【００２９】また、好ましくは、前記保持手段が保持す
る比較結果に基づいて、該保持手段に対応する前記記憶
手段のバンド内で画像データの更新が有ると前記検知手
段が検知した場合、前記更新手段は、該バンドに対応す
る表示をノンインタレース表示で更新する。

【００３０】また、好ましくは、前記保持手段が保持す
る比較結果に基づいて、該保持手段に対応する前記記憶
手段のバンド内で画像データの更新が無いと前記検知手
段が検知した場合、前記更新手段は、該バンドに対応す
る表示をインタレース表示で更新する。

【００３１】また、好ましくは、前記表示部は、強誘電
性液晶セルを用いた表示器である。上記の目的を達成す
るための本発明による表示制御方法は以下の構成を備え
る。即ち、画像データに基づく画像を表示部に表示する
表示制御方法であって、入力された画像データを記憶媒
体の対応するアドレスに書込を行う書込工程と、前記記
憶媒体のアドレス単位で、前記書込工程による画像デー
タの書込を行う前に、該記憶媒体に記憶されている画像
データの読出を行う読出工程と、前記読出工程で読出を
行う画像データと、前記書込工程で書込を行う画像デー
タを比較する比較工程と、前記比較工程の比較結果に基
づいて、前記記憶媒体に記憶される画像データの更新の
有無を検知する検知工程と、前記検知工程の検知結果に
基づいて、前記表示部の表示を更新する更新工程とを備
える。

【００３２】

【発明の実施の形態】以下、図面を参照し本発明の好適
な実施形態を詳細に説明する。

【００３３】［実施形態１］図１は本発明の実施形態１
の表示装置の主要部の構成を示すブロック図である。

【００３４】図１において、１は入力される画像データ
信号であり、デジタルＲ、Ｇ、Ｂ信号２と、同期信号で
あるＶsync信号３、Ｈsync信号４、およびクロックであ
るところのＶＣＬＫ信号５より構成されている。尚、実
施形態１では、デジタルＲ、Ｇ、Ｂ信号２はＲ＝５ビッ
ト、Ｇ＝６ビット、Ｂ＝５ビットの合計１６ビットであ
るとする。また、デジタルＲ、Ｇ、Ｂ信号２に基づいて
表示する表示画像は横６４０ピクセル、縦４００ライン
の解像度を持つものとする。

【００３５】実施形態１の表示装置に入力される画像デ
ータ信号１のタイミングは、図２の（ａ）、（ｂ）に示
すようなものとする。図２の（ａ）に示されるように、
Ｖsync信号３のパルス幅は、Ｈsync信号４の１周期（Ｈ
sync周期）分と等しく、この間はデジタルＲ、Ｇ、Ｂ信
号２は出力されない。また、図２の（ｂ）に示されるよ
うに、Ｈsync信号４のパルス幅はＶＣＬＫ信号５の１周
期分と等しく、この間もデジタルＲ、Ｇ、Ｂ信号２は出
力されない。

【００３６】６はフレームメモリであり、５１２キロバ
イト（＝６４０ピクセル×４００ライン×１６ビット）
の記憶容量をもち、２５６０００アドレス×１６ビット
で構成されている。７はメモリ制御ブロックであり、フ
レームメモリ６に対するデジタルＲ、Ｇ、Ｂ信号２の読
み出し／書き込みの動作を制御する。また、後述するフ
ラグレジスタ群１１に適正なタイミングでフラグをラッ
チするためのラッチ信号１４を出力する。

【００３７】８はアドレスカウンタであり、フレームメ
モリ６に対するデジタルＲ、Ｇ、Ｂ信号２の読み出し／
書き込みのアドレスを示す。アドレスカウンタ８は、Ｖ
sync信号３で「０」にクリアされ、ＶＣＬＫ信号５で順
次インクリメントされる構成になっている。９はデジタ
ルＲ、Ｇ、Ｂ信号２を一時的に記憶するためのラッチ回
路であり、フレームメモリ６から読み出されたデジタル
Ｒ、Ｇ、Ｂ信号２を一時的に記憶する。１０は比較器で
あり、デジタルＲ、Ｇ、Ｂ信号２とラッチ回路９の出力
とを比較し、等しい場合は「０」を出力し、異なる場合
は「１」を出力する。

【００３８】１１はフラグを記憶するフラグレジスタ群
であり、ライン数に相当する４００個のレジスタから構
成され、各フラグレジスタはラインと１対１で対応づけ
られている。そして、これらのフラグレジスタ群に記憶
される各値は、ＭＰＵ１７からリード可能な構成となっ
ている。１２はラインカウンタであり、Ｖsync信号３に
よって「０」にクリアされ、Ｈsync信号４によって順次
インクリメントされる。そして、ラインカウンタ１２が
示す内容は、現在処理を行なっている縦方向のライン数
である。１３はデコーダであり、ラインカウンタ１２の
出力をデコードする。尚、デコーダ１３はパラレルに４
００ビットのデコード結果を出力し、そのデコード結果
のいずれか１ビットが「Ｈ」となる。

【００３９】１５は論理積回路群であり、ライン数に相
当する４００個の論理積回路から構成され、それぞれの
論理積回路はフラグレジスタ群１１の各フラグレジスタ
と１対１で接続される。論理積回路群１５は、デコーダ
１３の各々の出力と、比較器１０の出力との論理積をと
る。尚、デコーダ１３と論理積回路群１５はマスクの役
割を果たし、比較器１０の出力「１」は、現在処理を行
なっている縦方向のライン数に対応するフラグレジスタ
にのみ伝達される。また、フラグレジスタ群１１を構成
する各フラグレジスタは、詳しくは、図１に示すように
フリップフロップで構成される。そして、それぞれのフ
リップフロップは、論理積回路群１５の各論理積回路の
出力と自身の出力との論理和を入力する構成となってい
る。そのため、フラグレジスタ群１１の各フラグレジス
タは、自身に接続される論理積回路の出力が「０」の場
合は、メモリ制御ブロック７が生成するラッチ信号１４
によって内容を変更せずに出力する。一方、自身に接続
される論理積回路の出力が「１」の場合は、メモリ制御
ブロック７が生成するラッチ信号１４によって「１」を
出力する。また、自身の出力が「１」の場合は、論理積
回路の出力にかかわらず、「１」を出力する。

【００４０】また、アドレスカウンタ８で生成されたフ
レームメモリ６のアドレスは、セレクタ１６を通じて、
フレームメモリ６へ接続される構成となっている。セレ
クタ１６は、ＭＰＵ１７から出力されるアドレス１８
と、アドレスカウンタ８で生成されたフレームメモリ６
のアドレスとを選択して出力する構成となっている。セ
レクタ１６は、ＶＣＬＫ信号５が「Ｈ」のとき、ＭＰＵ
１７からのアドレス１８を、ＶＣＬＫ信号５が「Ｌ」の
とき、アドレスカウンタ８で生成されたフレームメモリ
６のアドレスを出力する。更に、フレームメモリ６から
読み出されたデータは、データバス１９を通じて表示部
１００へ転送される。

【００４１】次に、実施形態１の表示装置で実行される
動作について、図３を用いて説明する。

【００４２】図３は本発明の実施形態１の表示装置で処
理される各種信号のタイミングチャートである。

【００４３】まず、Ｖsync信号３が出力されると、メモ
リ制御ブロック７は、アドレスカウンタ８を「０」にク
リアするのみで、フレームメモリ６に対するデジタル
Ｒ、Ｇ、Ｂ信号２の読み出し／書き込みの動作は行なわ
ない。

【００４４】次に、Ｖsync信号３がネゲートされ、ＶＣ
ＬＫ信号５が「Ｈ」になると、デジタルＲ、Ｇ、Ｂ信号
２をフレームメモリ６から読み出す（図３中のａ）。こ
のとき、フレームメモリ６に与えられるアドレスは、セ
レクタ１６により選択されたＭＰＵ１７から与えられる
アドレス１８である。ＶＣＬＫ信号５が「Ｈ」のときの
フレームメモリ６からの読み出し動作は、ＭＰＵ１７か
ら与えられるアドレス１８に対する読み出し動作であ
り、その時の画像データ信号１内のデジタルＲ、Ｇ、Ｂ
信号２のライン数、ピクセル数には無関係であることに
注意されたい。そして、このとき（ＶＣＬＫ信号５が
「Ｈ」のとき）フレームメモリ６から読み出されたデー
タは、データバス１９を通じて表示部１００へ転送さ
れ、表示される。

【００４５】次に、ＶＣＬＫ信号５が「Ｌ」になると、
アドレスカウンタ８の示すアドレス（この場合「０」）
から、デジタルＲ、Ｇ、Ｂ信号２を読み出し（図３中の
ｂ）、ラッチ回路９に記憶する。続いて、同じくアドレ
スカウンタ８の示すアドレス（この場合「０」）に対し
て、入力されているデジタルＲ、Ｇ、Ｂ信号２を書き込
む（図３中のｃ）。

【００４６】次に、ＶＣＬＫ信号５が「Ｈ」になると、
アドレスカウンタ８の内容がインクリメントされる（こ
の場合「１」になる）。そして、上述した動作と同様
に、フレームメモリ６のＭＰＵ１７から与えられるアド
レス１８に対して、デジタルＲ、Ｇ、Ｂ信号２を読み出
す（図３中のｄ）。そして、フレームメモリ６から読み
出されたデータは、データバス１９を通じて表示部１０
０へ転送され、表示される。

【００４７】更に続いて、ＶＣＬＫ信号５が「Ｌ」にな
ると、アドレスカウンタ８の示すアドレス（この場合
「１」）からデジタルＲ、Ｇ、Ｂ信号２を読み出し（図
３中のｅ）、ラッチ回路９に記憶する。続いて、同じく
アドレスカウンタ８の示すアドレス（この場合「１」）
に対して、入力されているデジタルＲ、Ｇ、Ｂ信号２を
書き込む（図３中のｆ）。

【００４８】そして、再び、ＶＣＬＫ信号５が「Ｈ」に
なると、アドレスカウンタ８がインクリメントされる。

【００４９】以上の動作を継続的に行うことにより、画
像データ信号１内のデジタルＲ、Ｇ、Ｂ信号２は、図４
に示すメモリマップに従ってフレームメモリ６に格納さ
れ、フレームが更新される度にフレームメモリ６内のデ
ジタルＲ、Ｇ、Ｂ信号２も更新され、常に最新のデジタ
ルＲ、Ｇ、Ｂ信号２が記憶される。

【００５０】次に、比較器１０の動作を、同じく図３を
用いて説明する。上述の動作と平行して、比較器１０で
は、ラッチ回路９の出力と、入力されているデジタル
Ｒ、Ｇ、Ｂ信号２の比較を行う。上述したように、ラッ
チ回路９で記憶されているデジタルＲ、Ｇ、Ｂ信号２
は、入力されているデジタルＲ、Ｇ、Ｂ信号２をフレー
ムメモリ６の対応するアドレスに書き込む直前に、その
フレームメモリ６内の同じアドレスに書き込まれていた
デジタルＲ、Ｇ、Ｂ信号２である。従って、これは、フ
レームメモリ６に入力された１つ前のフレームのデジタ
ルＲ、Ｇ、Ｂ信号２と、フレームメモリ６に入力される
現在のデジタルＲ、Ｇ、Ｂ信号２を比較することにな
る。

【００５１】そして、比較器１０の比較結果が等しい、
つまり、比較器１０の出力が「０」となる場合、論理積
回路群１５の各論理積回路に対する入力は「０」とな
る。そのため、全ての論理積回路群１５の各論理積回路
の出力は「０」となる。この場合、メモリ制御ブロック
７が生成するラッチ信号１４によって、フラグレジスタ
群１１の各フラグレジスタの内容は変化せずに出力され
る。一方、比較器１０の比較結果が異なる、つまり、比
較器１０の出力が「１」となる場合、ラインカウンタ１
２及びデコーダ１３で選択された論理積回路群１５のい
ずれかの論理積回路（ライン０に対応する論理積回路）
のみが「１」を出力する。この場合、メモリ制御ブロッ
ク７が生成するラッチ信号１４によって、「１」を出力
している論理積回路と接続されるフラグレジスタ（ライ
ン０に対応するフラグレジスタ）は「１」を出力する。
また、その他のフラグレジスタ１１の内容は変化せずに
出力される。

【００５２】次に、実施形態１で実行される処理の概要
にを示すフローチャートを図５に示す。

【００５３】図５は本発明の実施形態１で実行される処
理の概要を示すフローチャートである。

【００５４】まず、ステップＳ１０１で、アドレスカウ
ンタ８に「０」をセットする。ステップＳ１０２で、ア
ドレスカウンタ８が示すアドレスに格納されているデジ
タルＲ、Ｇ、Ｂ信号をフレームメモリ６から読み出す。
ステップＳ１０３で、読み出されたデジタルＲ、Ｇ、Ｂ
信号と、フレームメモリ６のアドレスカウンタ８が示す
アドレスに、次に書き込むデジタルＲ、Ｇ、Ｂ信号と
を、比較器１０で比較する。

【００５５】ステップＳ１０４で、比較器１０の比較結
果が等しいか否かを判定する。比較結果が等しい場合
（ステップＳ１０４でＹＥＳ）、ステップＳ１０５に進
む。ステップＳ１０５で、比較器１０は「１」を出力す
る。ステップＳ１０６で、比較器１０の出力と、ライン
カウンタ１２及びデコーダ１３で選択された論理積回路
群１５のいずれかの論理積回路の出力に基づいて、アド
レスに対応するフラグレジスタ群１１のフラグレジスタ
から「１」を出力する。

【００５６】一方、比較結果が異なる場合（ステップＳ
１０４でＮＯ）、ステップＳ１０７に進む。ステップＳ
１０７で、比較器１０は「０」を出力する。ステップＳ
１０８では、フラグレジスタ群１１の各フラグレジスタ
が保持する内容を変更せずに出力する。

【００５７】ステップＳ１０９で、アドレスカウンタ８
の内容を１インクリメントする。ステップＳ１１０で、
アドレスカウンタ８の内容が３９９以下であるか否かを
判定する。３９９以下である場合（ステップＳ１１０で
ＹＥＳ）、ステップＳ１０２に進む。一方、３９９より
大きい場合（ステップＳ１１０でＮＯ）、ステップＳ１
０１に進む。

【００５８】次に、図５に示した処理をより具体的に説
明する。

【００５９】今、フラグレジスタ群１１内のすべてのフ
ラグレジスタの出力が「０」であるとする。このとき、
上述の動作を、入力されるデジタルＲ、Ｇ、Ｂ信号２
が、ライン０のピクセル０〜ピクセル６３９まで行う
と、フラグレジスタ群１１は、以下のようになる。

【００６０】入力されるデジタルＲ、Ｇ、Ｂ信号２の値
が、１つ前のフレーム時に入力されたデジタルＲ、Ｇ、
Ｂ信号２の値と、ピクセル０〜ピクセル６３９のすべて
で等しい場合、フラグレジスタ群１１内のすべてのフラ
グレジスタの出力は変化せず、すべてのフラグレジスタ
の出力は「０」となる。

【００６１】一方、入力されるデジタルＲ、Ｇ、Ｂ信号
２の値が、１つ前のフレーム時に入力されたデジタル
Ｒ、Ｇ、Ｂ信号２の値と、ピクセル０〜ピクセル６３９
内で、異なるピクセルが１つ以上存在する場合、ライン
カウンタ１２の値は「０」である。そして、デコーダ１
３および論理積回路群１５によって、比較器１０の出力
は、フラグレジスタ群１１内のライン０に対応するフラ
グレジスタ以外はマスクするため、フラグレジスタ群１
１内のライン０に対応するフラグレジスタの出力は
「１」に変化して出力され、その他のフラグレジスタの
出力は変化せず、出力は「０」となる。

【００６２】また、フラグレジスタ群１１内のすべての
フラグレジスタの出力が「０」である場合、上述の動作
を、入力されるデジタルＲ、Ｇ、Ｂ信号２が、ライン１
のピクセル０〜ピクセル６３９まで行うと、フラグレジ
スタ群１１は、以下のようになる。

【００６３】入力されるデジタルＲ、Ｇ、Ｂ信号２の値
が、１つ前のフレーム時に入力されたデジタルＲ、Ｇ、
Ｂ信号２の値と、ピクセル０〜ピクセル６３９のすべて
で等しい場合、フラグレジスタ群１１内のすべてのフラ
グレジスタの出力は変化せず、すべてのフラグレジスタ
の出力は「０」となる。

【００６４】一方、入力されるデジタルＲ、Ｇ、Ｂ信号
２の値が、１つ前のフレーム時に入力されたデジタル
Ｒ、Ｇ、Ｂ信号２の値と、ピクセル０〜ピクセル６３９
内で、異なるピクセルが一つ以上存在する場合、ライン
カウンタ１２の値は「１」である。そして、デコーダ１
３および論理積回路群１５によって、比較器１０の出力
は、フラグレジスタ群１１内のライン１に対応するフラ
グレジスタ以外はマスクするため、フラグレジスタ群１
１内のライン１に対応するフラグレジスタの出力は
「１」に変化して出力され、その他のフラグレジスタの
出力は変化せず、出力は「０」となる。

【００６５】同様に、フラグレジスタ群１１内のすべて
のフラグレジスタの出力が「０」であるとき、上述の動
作を、１フレーム分（入力されるデジタルＲ、Ｇ、Ｂ信
号２が、ライン０〜ライン３９９の各ラインのピクセル
０〜ピクセル６３９まで）行うと、フラグレジスタ群１
１は、以下のようになる。

【００６６】入力される１フレームのデジタルＲ、Ｇ、
Ｂ信号２の値が、１つ前のフレーム時に入力されたデジ
タルＲ、Ｇ、Ｂ信号２の値とすべて同じである場合、フ
ラグレジスタ群１１内のすべてのフラグレジスタの出力
は変化せず、すべてのフラグレジスタの出力は「０」と
なる。

【００６７】一方、入力される１フレームのデジタル
Ｒ、Ｇ、Ｂ信号２の値が、１つ前のフレーム時に入力さ
れたデジタルＲ、Ｇ、Ｂ信号２の値と異なるピクセルが
存在する場合、異なるピクセルが存在する全てのライン
に対応するフラグレジスタの出力は「１」に変化して出
力され、その他のフラグレジスタの出力は変化せず、出
力は「０」となる。

【００６８】以上のように、入力される画像データ信号
１で変更が生じた縦方向のラインを示すフラグを生成す
ることができる。フラグが「１」となったラインは、表
示データに変更が生じているため、新たな表示データを
表示部１００に転送し、表示部１００上の表示データを
更新する必要があることを示している。フラグが「０」
であるラインは、表示データが変更されていないため、
表示部１００上でも更新する必要がないことを示してい
る。

【００６９】実施形態１では、表示部１００上の画像の
更新を以下のように行う。

【００７０】まず、ＭＰＵ１７がフラグレジスタ群１１
の値を読み込み、フラグが「１」であったライン番号を
表示部１００へ不図示の手段により通知する。次に、Ｍ
ＰＵ１７が、表示部１００へ通知したラインに対応する
デジタルＲ、Ｇ、Ｂ信号２をフレームメモリ６から読み
出す。これは、図４に示すメモリマップにしたがって、
ピクセル０〜ピクセル６３９までのアドレスを順次計算
／発生し、図３中のａやｄ、ｇの期間にフレームメモリ
６から読み出す。この時、読み出されたデジタルＲ、
Ｇ、Ｂ信号２は、上述したように、表示部１００へ転送
される。ＭＰＵ１７は、ピクセル０〜ピクセル６３９ま
でのデジタルＲ、Ｇ、Ｂ信号を読み出した後、１ライン
分のデータが転送完了したことを、表示部１００へ不図
示の手段により通知する。１ライン分のデータが転送完
了したことを通知された表示部１００は、データバス１
７を通じて転送された１ライン分のデジタルＲ、Ｇ、Ｂ
信号２を、ＭＰＵ１７から不図示の手投で転送されたラ
イン番号に表示する。以上の動作によって、表示部１０
０上の画像の更新が行われる。

【００７１】以上説明したように、実施形態１によれ
ば、簡単な回路構成で、フレームメモリ６のライン単位
のアドレス毎に、入力された画像データ信号と、その同
じアドレスに次に入力される画像データ信号を比較し、
その比較結果に基づいて表示装置の表示画面上に変更が
生じる縦方向のラインを示すフラグを生成することがで
きる。これにより、表示画面上に変更が生じた部分（ラ
イン）を容易に検出することが可能となる。

【００７２】尚、表示部１００で、表示画面上に変更が
生じた部分（ライン）の画像の更新が終了したならば、
その部分（ライン）に対応するフラグを消去する必要が
ある。この方法に関しては、フラグの状態と表示部１０
０へのデータ転送とを司る装置、例えば、マイクロプロ
セッサがフラグを定期的に読み出し、その際にフラグを
消去することで実現可能である。また、このような構成
は公知の技術で実現可能である。

【００７３】［実施形態２］次に、本発明の実施形態１
の図１の表示装置の他の構成例について、実施形態２を
用いて説明する。

【００７４】図６は本発明の実施形態２の表示装置の主
要部の構成を示すブロック図である。

【００７５】尚、実施形態１の図１の表示装置と同じ構
成要素については、同じ参照番号を付与し、その詳細に
ついては省略する。但し、フレームメモリ６はＤＲＡＭ
であり、ここでは日立製作所製ＨＭ５１１８１６５Ａを
用いるものとする。ＨＭ５１１８６５Ａは、１０４８５
７６ワード×１６ビット構成であり、ＥＤＯページモー
ドリードモデファイライトサイクルやＥＤＯページモー
ドリードサイクル等の高速アクセスモードが用意されて
いる。ＤＲＡＭの特徴に関しては、すでに公知であるた
め、特にその詳細は説明はしないが、図１１、１２にＥ
ＤＯページモードリードモデファイライトサイクルとＥ
ＤＯページモードリードサイクルのタイミングチャート
を示す。

【００７６】実施形態２の表示部１００に入力される画
像データ信号１のタイミングは、図７の（ａ）、（ｂ）
に示すようなものとする。ＤＴＥ信号２１は、信号線上
に有効なデジタルＲ、Ｇ、Ｂ信号２が出力されているこ
とを示す信号である。図７の（ａ）に示されるように、
Ｖsync信号３のパルス幅は、Ｈsync信号４の３周期（Ｈ
sync周期）分と等しく、この間はデジタルＲ、Ｇ、Ｂ信
号２は出力されない。また、図７の（ｂ）に示されるよ
うに、Ｈsync信号４のパルス幅はＶＣＬＫ信号５の５０
周期分と等しく、この間はデジタルＲ、Ｇ、Ｂ信号２は
出力されない。デジタルＲ、Ｇ、Ｂ信号２は、Ｒ、Ｇ、
Ｂそれぞれ８ビットの合計２４ビットであるとする。２
２は二値化回路であり、入力されるＲ、Ｇ、Ｂそれぞれ
８ビットの画像信号を、Ｒ、Ｇ、Ｂ合計で８ビットの二
値化データ２３に変換する。二値化の手法には、ディザ
法や誤差拡散法が知られているが、公知であるためここ
では説明しない。また、デジタルＲ、Ｇ、Ｂ信号２に基
づいて表示する表示画像は、横１０２４ピクセル、縦７
６８ラインの解像度を持つものとする。

【００７７】次に、フレームメモリ６のメモリマップ例
を図８に示す。

【００７８】図８は本発明の実施形態２のフレームメモ
リのメモリマップ例を示す図である。

【００７９】図８に示されるように、フレームメモリ６
は１ラインが一つのＲＡＳアドレスに割り付けられてい
る。そのため、フレームメモリ６に対してライン単位で
デジタルＲ、Ｇ、Ｂ信号２の読み出し／書き出し動作を
行う際、ＥＤＯページモードリードモデファイライトサ
イクルやＥＤＯページモードリードサイクルでのアクセ
スが可能となっている。この場合、表示部１００の表示
画面上の縦方向のライン数と、ＲＡＳアドレスが一致す
るので、フレームメモリ６に対するＲＡＳアドレスのア
ドレス発生手段としてラインカウンタ１２を使用してい
る。

【００８０】２４はＣＡＳアドレス発生器であり、ＣＡ
Ｓアドレスを発生する。ＣＡＳアドレス発生器２４は、
Ｈsync信号４でクリアされるカウンタを使用してＣＡＳ
アドレスを発生する。２５はＲＡＳ／ＣＡＳ制御回路で
あり、ラインカウンタ１２から入力されるＲＡＳアドレ
ス、ＣＡＳアドレス発生器２４から入力されるＣＡＳア
ドレス、不図示の制御信号（*ＲＡＳ、*ＣＡＳ、*Ｏ
Ｅ、*ＷＥ等）を生成／出力し、フレームメモリ６に対
する二値化データ２３の読み出し／書き込み動作の制御
を行う。また、ＲＡＳ／ＣＡＳ制御回路２５は、ＲＡＳ
アドレスとして、ラインカウンタ１２から入力される値
の他に、ＭＰＵ１７から出力されるＲＡＳアドレス１８
を、ＲＡＳアドレスとしてフレームメモリ６に出力可能
な構成となっている。これは、実施形態１におけるセレ
クタ１６と同様の機能を構成するものである。

【００８１】２６はＦＩＦＯであり、１ライン（１０２
４ピクセル×８ビット）分の二値化データ２３を記憶
できる記憶容量を持つ。

【００８２】次に実施形態２の表示装置で実行される動
作について、図９を用いて説明する。

【００８３】図９は本発明の実施形態２の表示装置で処
理される各種信号のタイミングチャートである。

【００８４】まず、Ｖsync信号３が「Ｈ」になると、ラ
インカウンタが「０」にクリアされる。その後、Ｖsync
信号３と、Ｈsync信号４がともに「Ｌ」になると、デジ
タルＲ、Ｇ、Ｂ信号２が出力される。二値化回路２２
は、ＤＴＥ信号２１を判別し、有効なデジタル信号Ｒ、
Ｇ、Ｂ信号２を二値化し、Ｒ、Ｇ、Ｂ合計で８ビットの
二値化データ２３を出力する。二値化データ２３は、一
度、ＦＩＦＯ２６に格納／記憶される。その後、Ｈsync
信号４が「Ｈ」になることで、１ライン分の処理が終了
したことを検出し、ＦＩＦＯ２６内の二値化データ２３
をフレームメモリ６に転送する。この時、ＥＤＯページ
モードリードモデファイライトサイクルでフレームメモ
リ６にアクセスする。

【００８５】次に、再び、Ｈsync信号４が「Ｌ」になる
と、上述の動作を繰り返す。

【００８６】以上の動作を継続的に行うことにより、画
像データ信号1内のデジタルＲ、Ｇ、Ｂ信号２を二値化
した二値化データ２３は、図８に示すメモリマップにし
たがって、フレームメモリ６に格納され、フレームが更
新される度にフレームメモリ６内の二値化データ２３も
更新される。

【００８７】また、ＥＤＯページモードリードモデファ
イライトサイクルによる、ＦＩＦＯ２６からフレームメ
モリ６への二値化データ２３の転送が完了すると、表示
部１００へ転送るための二値化データ２３を、フレーム
メモリ６から読み出す。この時は、ＥＤＯページモード
リードサイクルでフレームメモリ６から読み出す。この
時のＲＡＳアドレスは、ラインカウンタ１２の発生した
アドレスではなく、ＭＰＵ１７から与えられるＲＡＳア
ドレスを使用する。

【００８８】次に、比較器１０の動作を、図１０を用い
て説明する。

【００８９】図１０は本発明の実施形態２の表示装置で
処理されるＥＤＯページモードリードモデファイライト
サイクル中の各種信号のタイミングチャートである。

【００９０】まず、Ｈsync信号４が「Ｌ」になると、Ｒ
ＡＳ／ＣＡＳ制御回路２５は、ラインカウンタ１２より
与られる値をＲＡＳアドレスとして、フレームメモリ６
に出力し、ＲＡＳ信号を「Ｌ」にアサートする。続い
て、ＣＡＳアドレス発生器２４より与えられる値をＣＡ
Ｓアドレスとして、フレームメモリ６に出力し、ＣＡＳ
信号を「Ｌ」にアサートする。その後、フレームメモリ
６に対して、ＯＥ信号（不図示）をアサートすることに
より、二値化データ２３を読み出し、ラッチ回路９に一
時記憶する。その後、ＦＩＦＯ２６より二値化データ２
３を読み出し、フレームメモリ６に与え、ＷＥ信号（不
図示）をアサートすることにより、二値化データ２３を
書き込む。

【００９１】上述の動作と平行して、実施形態１と同様
に、比較器１０では、ラッチ回路９の出力と、ＦＩＦＯ
２６より読み出した二値化データ２３の比較を行い、表
示画面上に変更が生じた縦方向のラインを示すフラグを
生成することができる。実施形態２では、実施形態１と
同様に、表示部１００上の画像の更新を画像を以下のよ
うに行う。

【００９２】まず、ＭＰＵ１７がフラグレジスタ群１１
の値を読み込み、フラグが「１」であったライン番号を
表示部１００へ不図示の手段により通知する。次に、Ｍ
ＰＵ１７が、表示部１００へ通知したラインに対応する
ＲＡＳアドレスを、ＲＡＳ／ＣＡＳ制御回路２５を通じ
てフレームメモリ６に与え、表示部１００へ通知したラ
インに対応する１ライン分の二値化データ２３をフレー
ムメモリ６から読み出す。これは、図９中のａやｂ、ｃ
の期間にフレームメモリ６から読み出す。この時、読み
出された１ライン分の二値化データ２３は、データバス
１７を通じて、表示部１００へ転送される。ＭＰＵ１７
は、１ライン分の二値化データ２３を読み出した後、１
ライン分のデータが転送完了したことを、表示部１００
へ不図示の手段により通知する。１ライン分のデータが
転送完了したことを通知された表示部１００は、データ
バス１７を通じて転送された１ライン分の二値化データ
２３を、ＭＰＵ１７から不図示の手段で転送されたライ
ン番号に表示する。以上の動作によって、表示部１００
上の画像の更新が行われる。

【００９３】尚、実施形態２の図６の表示装置におい
て、論理積回路群１５の位置が実施形態１の図１の表示
装置の論理積回路群１５は異なっているが、これは、比
較器１０の出力をマスクする役割をラッチ信号で果たし
ているためである。また、実施形態１の図１の表示装置
の論理積回路群１５の位置でも、実施形態２の図６の表
示装置の論理積回路群１５の位置でも、上述したフラグ
レジスタ群１１における動作が同じようになされること
は明らかである。

【００９４】次に、実施形態２で実行される処理のフロ
ーチャートを図１３に示す。

【００９５】図１３は本発明の実施形態２で実行される
処理の処理フローを示すフローチャートである。

【００９６】まず、ステップＳ２０１で、ＣＡＳアドレ
ス発生器２４に「０」をセットする。ステップＳ２０２
で、ＣＡＳアドレス発生器２４が示すＣＡＳアドレスに
格納されているデジタルＲ、Ｇ、Ｂ信号をフレームメモ
リ６から読み出す。ステップＳ２０３で、読み出された
デジタルＲ、Ｇ、Ｂ信号と、フレームメモリ６のＣＡＳ
アドレス発生器２４が示すＣＡＳアドレスに、次に書き
込むデジタルＲ、Ｇ、Ｂ信号とを、比較器１０で比較す
る。

【００９７】ステップＳ２０４で、比較器１０の比較結
果が等しいか否かを判定する。比較結果が等しい場合
（ステップＳ２０４でＹＥＳ）、ステップＳ２０５に進
む。ステップＳ２０５で、比較器１０は「１」を出力す
る。ステップＳ２０６で、比較器１０の出力と、ライン
カウンタ１２及びデコーダ１３で選択された論理積回路
群１５のいずれかの論理積回路の出力に基づいて、ＣＡ
Ｓアドレスに対応するフラグレジスタ群１１のフラグレ
ジスタから「１」を出力する。

【００９８】一方、比較結果が異なる場合（ステップＳ
２０４でＮＯ）、ステップＳ２０７に進む。ステップＳ
２０７で、比較器１０は「０」を出力する。ステップＳ
２０８では、フラグレジスタ群１１の各フラグレジスタ
が保持する内容を変更せずに出力する。

【００９９】ステップＳ２０９で、ＣＡＳアドレス発生
器２４の内容を１インクリメントする。ステップＳ２１
０で、ＣＡＳアドレス発生器２４の内容が７６７以下で
あるか否かを判定する。７６７以下である場合（ステッ
プＳ２１０でＹＥＳ）、ステップＳ２０２に進む。一
方、７６７より大きい場合（ステップＳ２１０でＮ
Ｏ）、ステップＳ２０１に進む。

【０１００】以上説明したように、実施形態２によれ
ば、簡単な回路構成で、フレームメモリ６のライン単位
のアドレス毎に、入力された画像データ信号と、その同
じアドレスに次に入力される画像データ信号を比較し、
その比較結果に基づいて表示装置の表示画面上に変更が
生じる縦方向のラインを示すフラグを生成することがで
きる。これにより、表示画面上に変更が生じた部分（ラ
イン）を容易に検出することが可能となる。

【０１０１】［実施形態３］図１４は本発明の実施形態
３の情報処理システムの構成を示すブロック図である。

【０１０２】図１４において、１０１はＣＰＵ／ＦＰＵ
であり、ＣＰＵは情報処理システム全体の制御を実行
し、ＦＰＵは情報処理システムの制御やデータ処理に必
要な数値演算処理を実行する。１０２はＲＯＭであり、
情報処理システムの起動及び一部ハードウェアの制御を
行う制御コードが格納されている。１０３はＤＭＡコン
トローラ（以下、ＤＭＡＣと称する）であり、ＣＰＵ１
０１を介さずにメインメモリ１１１と本情報処理システ
ムを構成する各構成要素との間でデータの転送を行う。
１０４は割り込みコントローラであり、本情報処理シス
テムを構成する各構成要素からの割り込み要求を制御す
る。

【０１０３】１０５はリアルタイムクロックであり、水
晶発振器を含む、その正確なクロックを利用して計時処
理を行う。１１３はシリアルインタフェースであり、通
信用モデム１１４やポインティングデバイスとしてのマ
ウス１１５及びイメージスキャナ１１６とを接続する。
１１７はパラレルインターフェースであり、プリンタ１
１８とを接続する。１１１はメインメモリであり、本情
報処理システムの制御プログラムコードやデータが格納
される。１１２はキーボード及びコントローラであり、
キーボードは文字情報や制御情報を入力し、コントロー
ラはキーボードからの入力制御を行う。１２０はＬＡＮ
インタフェースであり、イーサネット（ＺＥＲＯＸ社に
よる）等のＬＡＮ（ローカルエリアネットワーク）１１
９と本情報処理システムとの間を接続する。１０６はフ
ロッピーディスク装置及びインタフェースであり（以
下、ＦＤＤと称する）、本情報処理システムの外部記憶
装置として機能する。１０７はハードディスク装置（以
下、ＨＤＤと称する）であり、本情報処理システムの外
部記憶装置として機能する。

【０１０４】１１０はＦＬＣＤであり、強誘電性液晶を
その表示動作媒体とする表示画面を有する。１０９はＦ
ＬＣＤインタフェース（以下、ＦＬＣＤ−Ｉ／Ｆと称す
る）であり、ＦＬＣＤ１１０の表示を制御する。１０８
はシステムバスであり、情報処理システムの各構成要素
を信号接続するためのデータバス、コントロールバス、
アドレスバスからなる。

【０１０５】以上説明した実施形態３の情報処理システ
ムでは、ＦＬＣＤ１１０の表示画面に表示される各種情
報に対応しながら操作を行う。即ち、ＬＡＮ１１９、通
信モデム１１４、マウス１１５、イメージスキャナ１１
６、ハードディスク１０６、フロッピーディスク１０
７、キーボード１１２から入力される文字、画像情報
等、また、メインメモリ１１１に格納されたユーザのシ
ステム操作にかかる操作情報等がＦＬＣＤ１１０の表示
画面に表示され、ユーザはこの表示を見ながら情報の編
集、情報処理システムに対する指示操作を行う。

【０１０６】次にＦＬＣＤ−Ｉ／Ｆ１０９の詳細な構
成について、図１５を用いて説明する。

【０１０７】図１５は本発明の実施形態３のＦＬＣＤ−
Ｉ／Ｆの詳細な構成を示すブロック図である。

【０１０８】図１５において、ＣＰＵ／ＦＰＵ１０１
（図１４参照）はＳＶＧＡ２０１、システムバス１０８
を介して、ＶＲＡＭ２０２に表示データ（デジタルＲ、
Ｇ、Ｂ信号）の転送を行う。尚、実施形態３の表示デー
タは、ＲＧＢ各色８ビットで表現される２５６階調の多
値の表示データの形態を有している。また、ＳＶＧＡ２
０１は、ＦＬＣＤ１１０の表示画面の左から右、上から
下に向かって対応するＶＲＡＭアドレスの表示データを
順次ＶＲＡＭ２０２から読み出し、二値化中間調処理回
路２０６に転送する。この時、表示データとともに、表
示データ有効期間を示すデータイネーブル、基準クロッ
クのDotClock信号、水平同期を示すＨsync信号、垂直同
期を示すＶSync信号も送出する。

【０１０９】二値化中間調処理回路２０６は、ＲＧＢ各
色８ビットで表現される２５６階調の多値の表示データ
を、ＦＬＣＤ１１０の表示画面に対応した１６値の画素
データに変換する。そして、その画素データをデータイ
ネーブル信号に同期させて、フレームメモリ制御回路２
０７へ送出する。フレームメモリ制御回路２０７に入力
された画素データは、順次フレームメモリ２０８に書き
込まれる。尚、実施形態３のＦＬＣＤ１１０の表示画面
の１画素は、Ｒ、Ｇ、Ｂ、Ｉの４つの信号で構成され
る。また、二値化中間調処理回路２０６における二値化
処理の手法として、誤差拡散法（ＥＤ法）を用いる。

【０１１０】ここで、一般的な誤差拡散法の処理手順に
ついて、図１６を用いて説明する。図１６は誤差拡散法
の処理手順を説明するための図である。

【０１１１】図１６の（ａ）において、まず、入力され
る２５６階調の多値の表示データの各画素値（入力値）
を閾値（１２７）と比較する。そして、表示データが閾
値よりも小さければ「０」を、大きければ「２５５」を
出力することで、表示データの入力値を２値出力値とな
る画素データに変換する。この際、入力値（注目画素）
と、２値出力値の間に生じた誤差を図１６の（ｂ）、
（ｃ）に示すような重み付けで図の→で示す画素データ
へ拡散させることで中間調を表現する。尚、一般的な誤
差拡散法は、１フレーム分の画素データに対して行う
が、実施形態３の誤差拡散法では、１フレーム分の画素
データを所定のライン数ずつ分割したバンド毎に誤差拡
散処理を行う。また、バンド単位の誤差拡散法の処理手
順の詳細については後述する。

【０１１２】フレームメモリ制御回路２０７は、ＨSync
信号、ＶSync信号により制御されるラインカウンタ（不
図示）の値から算出されるフレームメモリアドレスが示
すフレームメモリ２０８のラインへ、画素データを書き
込む。同時に、現在、そのフレームメモリアドレスに書
き込まれている画素データの読み出す。そして、比較器
２２０は、そのフレームメモリアドレスにこれから書き
込む画素データの値と、そのフレームメモリアドレスか
ら読み出された画像データの値とを比較する。比較の結
果、画素データの値が異なっていた場合は、そのフレー
ムメモリアドレスにおける画素データの書き換えが有り
と判断する。そして、そのフレームメモリアドレスに対
応する書き換えフラグレジスタ２２１のフラグを「１」
（オン）にする。尚、書き換えフラグレジスタ２２１に
は、フレームメモリ２０８を所定のライン数ずつ分割し
た各バンドにおいて、書き換えの有無を示すフラグ列で
構成される。

【０１１３】次に、ＣＰＵ２０４の制御によって、書き
換えフラグレジスタ２２１から書き換えフラグを読み出
し、書き換えがあったバンドを決定する。そして、書き
換えがあったバンドに関する情報をフレームメモリ制御
回路２０７にセットする。

【０１１４】続いて、フレームメモリ制御回路２０７
は、ＦＬＣＤ１１０からのデータ要求信号に応じて、Ｃ
ＰＵ２０４により指示されたフレームメモリ２０８の出
力ラインアドレスからライン単位で画素データを読み出
してＦＬＣＤ１１０へ送出する。尚、ＦＬＣＤ１１０
へ送出する際には、ＣＰＵ２０４から指示された出力ラ
インアドレスと画素データをマルチプレクスして送出す
る。つまり、出力ラインアドレスが付加された画素デー
タとしてＦＬＣＤ１１０に送出する。また、データ要求
信号は、ＦＬＣＤ１１０が１ライン分の出力ラインア
ドレスが付加された画素データを受け取る毎に、ＦＬＣ
Ｄ１１０より出力される。

【０１１５】次に、実施形態３で実行する誤差拡散法の
処理手順について、図１７を用いて説明する。

【０１１６】図１７は本発明の実施形態３の誤差拡散法
の処理手順を説明するための図である。

【０１１７】上述したように、実施形態３の誤差拡散法
では、１フレーム分の画素データを所定のライン数ずつ
分割したバンド毎に誤差拡散処理を行う。但し、処理対
象の各バンドに隣接するバンド内の所定数ライン（図の
助走領域）から誤差拡散処理を開始する。また、助走領
域における画素データに誤差拡散処理を行って得られる
誤差は、誤差拡散バッファに格納するだけで、画素デー
タの出力は行なわないよう制御する。

【０１１８】このように、バンド単位で誤差拡散処理を
行うのは、画素データの誤差の伝搬を防いでバンド単位
での書き換え検知を可能とするためである。また、助走
領域に対して誤差拡散処理を行うのは画質を向上させる
ためである。また、図に示すように、実施形態３では、
１バンドを１６ライン、助走領域を５ラインとしてい
る。

【０１１９】次に、実施形態３で実行する誤差拡散処理
及びフレームメモリ２０８に対する画素データの書き込
み処理について、図１８のフローチャートを用いて説明
する。

【０１２０】図１８は本発明の実施形態３の誤差拡散処
理及び画素データの書き込み処理の処理フローを示すフ
ローチャートである。

【０１２１】尚、ここでは、図１７のバンド１（ライン
番号１６からライン番号３１の１６ラインからなるバン
ド）に対して、誤算拡散処理を行う場合を例に挙げて説
明する。また、この場合、助走領域は、ライン番号１１
からライ番号１５の５ラインが助走領域となる。

【０１２２】バンド１に対する誤差拡散処理を行う場合
は、バンド１に対応する助走領域から開始される。ま
ず、ステップＳ５００で、誤差拡散処理の処理対象とな
るラインを決定するためのラインカウンタ（不図示）に
「１」をセットする。尚、実施形態３のラインカウンタ
は、１から１ずつカウントし、２１までカウントされる
とリセットされる。

【０１２３】ステップＳ５０１で、誤差拡散処理を行う
処理対象のラインが助走領域を構成するライン（以下、
助走ラインと呼ぶ）か否かを判定する。助走ラインであ
る場合（ステップＳ５０２でＹＥＳ）、ステップＳ５０
２に進む。ステップＳ５０２で、誤差拡散処理の処理対
象である表示データの誤差を計算する。そして、ステッ
プＳ５０３で、その誤差を誤差拡散バッファ（不図示）
へ格納する。この際、誤差拡散処理を施して得られる画
素データの出力（フレームメモリ制御回路２０７への出
力）は行なわない。この場合、ライン番号１１〜ライン
番号１５に対応する各ラインは助走ラインであるので、
ステップＳ５０２に進む。

【０１２４】一方、助走ラインでない場合（ステップＳ
５０２でＮＯ）、ステップＳ５０４に進む。ステップＳ
５０４で、誤差拡散処理の処理対象である表示データの
誤差を計算する。そして、ステップＳ５０５で、その誤
差を誤差拡散バッファ（不図示）へ格納した後、誤差拡
散処理を施して得られる画素データをフレームメモリ制
御回路２０７へ出力する。この場合、ライン番号１６〜
ライン番号３１に対応する各ラインは助走ラインではな
いので、ステップＳ５０４に進む。

【０１２５】ステップＳ５０６で、フレームメモリ２０
８のあるフレームアドレスに対する画素データの書き込
みに先だって、現在、そのフレームアドレスに書き込ま
れている画素データを読み出す。続いて、ステップＳ５
０７で、そのフレームアドレスに書き込むべき画素デー
タを書き込む。ステップＳ５０８で、フレームメモリ２
０８のフレームアドレスから読み出した画素データと、
書き込んだ画素データの値を比較し、値が等しいか否か
を判定する。

【０１２６】読み出した画素データと書き込んだ画素デ
ータが等しい場合（ステップＳ５０８でＹＥＳ）、ステ
ップＳ５１０に進む。一方、読み出した画素データと書
き込んだ画素データが異なる場合（ステップＳ５０８で
ＮＯ）、ステップＳ５０９に進む。この場合、あるフレ
ームメモリアドレスにおける画素データの書き換えが有
りと判断して、ステップＳ５０９で、書き換えフラグレ
ジスタ２２１中の該当するフラグを「１」（オン）に設
定する。尚、画素データの比較は、１Ｗｏｒｄ単位で行
われるが、フラグはバンド単位で設定される。つまり、
フラグが「１」（オン）であることは、対応するバンド
中、または助走ライン中の少なくともどこか一箇所が書
き換えが有ったことを示す。

【０１２７】ステップＳ５１０で、誤差拡散処理の処理
対象のラインが最終ラインであるか否かを判定する。最
終ライン（ここでは、ライン番号３１に対応するライ
ン）でない場合（ステップＳ５１０でＮＯ）、ステップ
Ｓ５１１に進む。そして、ステップＳ５１１で、ライン
カウンタの内容を１インクリメントし、ステップＳ５０
１に戻る。一方、最終ラインである場合（ステップＳ５
１１でＹＥＳ）、ステップＳ５１２に進む。そして、ス
テップＳ５１２で、誤差拡散バッファに格納されている
内容をクリアする。これにより、バンド内の各ラインに
対する誤差拡散処理で発生した誤差が、次のバンドに伝
搬することを防ぐことができる。

【０１２８】以上の処理が、各バンドに対する誤差拡散
処理及びフレームメモリ２０８に対する画素データの書
き込む処理である。

【０１２９】次に、実施形態３のフレームメモリ２０８
に書き込まれた画素データをＦＬＣＤ１１０へ出力する
処理について、図２０のフローチャートを用いて説明す
る。図２０は本発明の実施形態３のフレームメモリに書
き込まれた画素データをＦＬＣＤへ出力する処理の処理
フローを示すフローチャートである。

【０１３０】尚、実施形態３では、書き換えフラグレジ
スタが保持するフラグ列に基づいて、フレームメモリ２
０８に格納されている画素データのＦＬＣＤ１１０への
出力をバンド単位で制御する。そして、書き換えフラグ
レジスタ２２１が保持するフラグが「１」の場合は、そ
のバンドに対応する画素データによる表示はノンインタ
ーレス表示で行う。一方、書き換えフラグレジスタ２２
１が保持するフラグが「０」の場合は、そのフラグに対
応するバンドの画素データによる表示はインターレス表
示で行う。例えば、書き換えフラグレジスタ２２１が保
持するフラグ列が、図１９に示すように、「０」、
「１」、「０」、「０」、…である場合には、バンド１
ではノンインターレス表示を行い、バンド０、バンド
２、バンド３ではインターレス表示を行う。また、ここ
では、インターレス表示のインターレス本数を４本とし
ている。

【０１３１】以下、フレームメモリ２０８に書き込まれ
た画素データをＦＬＣＤ１１０へ出力する処理におい
て、あるバンド内の画素データをＦＬＣＤ１１０へ出力
する場合について説明していく。

【０１３２】まず、ステップＳ６０１で、フレームメモ
リ制御回路２０７から、あるバンド内の画素データをＦ
ＬＣＤ１１０へ出力する場合、そのバンドに対応する書
き換えフラグレジスタ２２１のフラグを読みだす。続い
て、ステップＳ６０２で、フラグが「１」（オン）であ
るか否かを判定する。フラグが「１」（オン）の場合
（ステップＳ６０２でＹＥＳ）、ステップＳ６０３に進
む。そして、ステップＳ６０３で、そのバンドに対応す
る画素データによる表示をノンインターレス表示で行
う。図１９の例では、バンド１のライン番号１６からラ
イン番号３１に対応する各ラインが連続して表示するノ
ンインタレース表示を行う。

【０１３３】一方、書き換えフラグレジスタ２２１のフ
ラグが「０」（オフ）の場合（ステップＳ６０２でＮ
Ｏ）、ステップＳ６０４に進む。そして、ステップＳ６
０４で、そのバンドに対応する画素データによる表示を
インターレス表示で行う。図１９の例では、バンド０の
ライン番号０、ライン番号４、ライン番号８、ライン番
号１２に対応するラインを順次表示するインタレース表
示を行う。

【０１３４】以上説明したように、実施形態３によれ
ば、二値化中間調処理後の画素データを用いて、ＦＬＣ
Ｄ１１０の書き換えの有無の検知を行う。この二値化中
間調処理後の画素データは、二値化中間調処理前に比べ
てデータ量が少ないので（実施形態３では、１／６のデ
ータ量となる）、以下の効果がある。

【０１３５】１．書き換えの有無を検知に必要とするフ
レームメモリ２０８の記憶容量が少なくて済む。また、
このフレームメモリ２０８は、ＦＬＣＤ１１０への出力
と画像供給源との非同期化を図るために元々必要とされ
るものである。この装置構成上必要とするフレームメモ
リ２０８の記憶容量を削減することは、コストの低減を
図ることができる。

【０１３６】２．書き換えの有無を検知する検知対象の
データ量が、上述したように比較的少ないので処理の高
速性が要求されない。その結果、比較的安価な回路構成
で、書き換えの有無を検知することができる。

【０１３７】尚、本発明は、複数の機器（例えば、ホス
トコンピュータ、インタフェース機器、リーダ、プリン
タ等）から構成されるシステムに適用しても、一つの機
器からなる装置（例えば、複写機、ファクシミリ装置
等）に適用してもよい。

【０１３８】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても、達成されることは言う
までもない。

【０１３９】この場合、記憶媒体から読出されたプログ
ラムコード自体が上述した実施の形態の機能を実現する
ことになり、そのプログラムコードを記憶した記憶媒体
は本発明を構成することになる。

【０１４０】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク、ハードディス
ク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ
−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭな
どを用いることができる。

【０１４１】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施の形態の機能
が実現される場合も含まれることは言うまでもない。

【０１４２】更に、記憶媒体から読出されたプログラム
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書き込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【０１４３】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図２１のメモリマップ例に示す各モジュール
を記憶媒体に格納することになる。

【０１４４】すなわち、少なくとも「書込モジュー
ル」、「読出モジュール」、「比較モジュール」、「検
知モジュール」および「更新モジュール」の各モジュー
ルのプログラムコードを記憶媒体に格納すればよい。

【０１４５】尚、「書込モジュール」は、入力された画
像データを記憶媒体の対応するアドレスに書込を行う。
「読出モジュール」は、記憶媒体のアドレス単位で、画
像データの書込を行う前に、該記憶媒体に記憶されてい
る画像データの読出を行う。「比較モジュール」は、読
出を行う画像データと、書込を行う画像データを比較す
る。「検知モジュール」は、比較結果に基づいて、記憶
媒体に記憶される画像データの更新の有無を検知する。
「更新モジュール」は、検知結果に基づいて、表示部の
表示を更新する。

【０１４６】

【発明の効果】以上説明したように、本発明によれば、
コストを上げることなく、表示画面上の変更箇所を正確
に検出することができる表示制御装置及びその方法を提
供できる。

【０１４７】

【図面の簡単な説明】

【図１】本発明の実施形態１の表示装置の主要部の構成
を示すブロック図である。

【図２】本発明の実施形態１の表示装置に入力される画
像データ信号のタイミングチャートである。

【図３】本発明の実施形態１の表示装置で処理される各
種信号のタイミングチャートである。

【図４】本発明の実形態１のフレームメモリのメモリマ
ップを示す図である。

【図５】本発明の実施形態１で実行される処理の処理フ
ローを示すフローチャートである。

【図６】本発明の実施形態２の表示装置の主要部の構成
を示すブロック図である。

【図７】本発明の実施形態２の表示装置に入力される画
像データ信号のタイミングチャートである。

【図８】本発明の実施形態２のフレームメモリのメモリ
マップ例を示す図である。

【図９】本発明の実施形態２の表示装置で処理される各
種信号のタイミングチャートである。

【図１０】本発明の実施形態２の表示装置で処理される
ＥＤＯページモードリードモデファイライトサイクル中
の各種信号のタイミングチャートである。

【図１１】ＥＤＯページモードリードモデファイライト
サイクルのタイミングチャートである。

【図１２】ＥＤＯページモードリードサイクルのタイミ
ングチャートである。

【図１３】本発明の実施形態２で実行される処理の処理
フローを示すフローチャートである。

【図１４】本発明の実施形態３の情報処理システムの構
成を示すブロック図である。

【図１５】本発明の実施形態３のＦＬＣＤ−Ｉ／Ｆの詳
細な構成を示すブロック図である。

【図１６】誤差拡散法の処理手順を説明するための図で
ある。

【図１７】本発明の実施形態３の誤差拡散法の処理手順
を説明するための図である。

【図１８】本発明の実施形態３の誤差拡散処理及び画素
データの書き込み処理の処理フローを示すフローチャー
トである。

【図１９】本発明の実施形態３のフレームメモリからＦ
ＬＣＤへの画素データの出力手順を説明するための図で
ある。

【図２０】本発明の実施形態３のフレームメモリに書き
込まれた画素データをＦＬＣＤへ出力する処理の処理フ
ローを示すフローチャートである。

【図２１】本発明の実施形態を実現するプログラムコー
ドを格納した記憶媒体のメモリマップの構造を示す図で
ある。

【符号の説明】

１画像データ信号２デジタルＲ、Ｇ、Ｂ信号３Ｖsync信号４Ｈsync信号５ＶＣＬＫ信号６フレームメモリ７メモリ制御ブロック８アドレスカウンタ９ラッチ回路１０比較器１１フラグレジスタ１２ラインカウンタ１３デコーダ１４ラッチ信号１５論理積１６ＣＡＳアドレス発生器１７ＲＡＳ／ＣＡＳ制御回路１８ＦＩＦＯ１０１ＣＰＵ／ＦＰＵ１０２ＲＯＭ１０３ＤＭＡＣ１０４割り込みコントローラ１０５リアルタイムクロック１０６ハードディスク装置及びインタフェース１０７フロッピーディスク装置及びインタフェース１０８システムバス１０９ＦＬＣＤ−Ｉ／Ｆ１１０ＦＬＣＤ１１１メインメモリ１１２キーボード及びコントローラ１１３シリアルインタフェース１１４通信モデム１１５マウス１１６イメージスキャナ１１７パラレルインタフェース１１８プリンタ１１９ＬＡＮ１２０ＬＡＮインタフェース

Claims

【特許請求の範囲】

【請求項１】画像データに基づく画像を表示部に表示
する表示制御装置であって、画像データを記憶する記憶手段と、入力された画像データを前記記憶手段の対応するアドレ
スに書込を行う書込手段と、前記記憶手段のアドレス単位で、前記書込手段による画
像データの書込を行う前に、該記憶手段に記憶されてい
る画像データの読出を行う読出手段と、前記読出手段で読出を行う画像データと、前記書込手段
で書込を行う画像データを比較する比較手段と、前記比較手段の比較結果に基づいて、前記記憶手段に記
憶される画像データの更新の有無を検知する検知手段
と、前記検知手段の検知結果に基づいて、前記表示部の表示
を更新する更新手段とを備えることを特徴とする表示制
御装置。
【請求項２】前記表示部は、Ｍライン×Ｎピクセル分
の画素を表示する表示領域を有することを特徴とする請
求項１に記載の表示制御装置。
【請求項３】前記記憶手段は、前記Ｍライン×Ｎピク
セル分の画像データを記憶する記憶領域を有することを
特徴とする請求項２に記載の表示制御装置。
【請求項４】前記検知手段は、前記記憶手段の各ライ
ンに対応する数分の前記比較手段の比較結果を保持する
複数の保持手段を備え、前記複数の保持手段の各保持手段は、前記記憶手段の対
応するライン上における前記比較手段による比較結果が
発生する毎に保持する比較結果を更新することを特徴と
する請求項１に記載の表示制御装置。
【請求項５】前記更新手段は、前記複数の保持手段の
各保持手段が保持する比較結果に基づいて、前記表示部
の表示をライン単位で更新することを特徴とする請求項
４に記載の表示制御装置。
【請求項６】前記更新手段は、前記複数の保持手段の
いずれか一つを選択する選択手段を備え、前記選択手段で選択された保持手段が保持する比較結果
に基づいて、該保持手段に対応する前記表示部のライン
の表示を更新することを特徴とする請求項５に記載の表
示制御装置。
【請求項７】前記書込手段は、前記入力された画像デ
ータを２値化する２値化手段を備え、前記２値化手段で２値化された画像データを前記記憶手
段の対応するアドレスに書込を行うことを特徴とする請
求項１に記載の表示制御装置。
【請求項８】前記２値化手段は、前記表示部のライン
の表示に対応する画像データの所定ライン数分の画像デ
ータ毎に２値化することを特徴とする請求項７に記載の
表示制御装置。
【請求項９】前記２値化手段による２値化手法は、誤
差拡散法であることを特徴とする請求項８に記載の表示
制御装置。
【請求項１０】前記検知手段は、前記記憶手段を所定
ライン数毎に分割した複数のバンドに対応する数分の前
記比較手段の比較結果を保持する複数の保持手段を備
え、前記複数の保持手段の各保持手段は、前記記憶手段の対
応するバンド内における前記比較手段による比較結果が
発生する毎に保持する比較結果を更新することを特徴と
する請求項８に記載の表示制御装置。
【請求項１１】前記更新手段は、前記複数の保持手段
の各保持手段が保持する比較結果に基づいて、前記表示
部の表示を前記バンド単位で更新することを特徴とする
請求項１０に記載の表示制御装置。
【請求項１２】前記更新手段は、前記複数の保持手段
のいずれか一つを選択する選択手段を備え、前記選択手段で選択された保持手段が保持する比較結果
に基づいて、該保持手段に対応する前記表示部のバンド
の表示を更新することを特徴とする請求項１１に記載の
表示制御装置。
【請求項１３】前記保持手段が保持する比較結果に基
づいて、該保持手段に対応する前記記憶手段のバンド内
で画像データの更新が有ると前記検知手段が検知した場
合、前記更新手段は、該バンドに対応する表示をノンイ
ンタレース表示で更新することを特徴とする請求項１２
に記載の表示制御装置。
【請求項１４】前記保持手段が保持する比較結果に基
づいて、該保持手段に対応する前記記憶手段のバンド内
で画像データの更新が無いと前記検知手段が検知した場
合、前記更新手段は、該バンドに対応する表示をインタ
レース表示で更新することを特徴とする請求項１２に記
載の表示制御装置。
【請求項１５】前記表示部は、強誘電性液晶セルを用
いた表示器であることを特徴とする請求項１に記載の表
示制御装置。
【請求項１６】画像データに基づく画像を表示部に表
示する表示制御方法であって、入力された画像データを記憶媒体の対応するアドレスに
書込を行う書込工程と、前記記憶媒体のアドレス単位で、前記書込工程による画
像データの書込を行う前に、該記憶媒体に記憶されてい
る画像データの読出を行う読出工程と、前記読出工程で読出を行う画像データと、前記書込工程
で書込を行う画像データを比較する比較工程と、前記比較工程の比較結果に基づいて、前記記憶媒体に記
憶される画像データの更新の有無を検知する検知工程
と、前記検知工程の検知結果に基づいて、前記表示部の表示
を更新する更新工程とを備えることを特徴とする表示制
御方法。
【請求項１７】前記表示部は、Ｍライン×Ｎピクセル
分の画素を表示する表示領域を有することを特徴とする
請求項１６に記載の表示制御方法。
【請求項１８】前記記憶媒体は、前記Ｍライン×Ｎピ
クセル分の画像データを記憶する記憶領域を有すること
を特徴とする請求項１７に記載の表示制御方法。
【請求項１９】前記検知工程は、前記記憶媒体の各ラ
インに対応する数分のラッチに前記比較工程の比較結果
を保持する保持工程を備え、前記保持工程で前記ラッチに保持される比較結果は、前
記記憶媒体の対応するライン上における前記比較工程に
よる比較結果が発生する毎に更新されることを特徴とす
る請求項１７に記載の表示制御方法。
【請求項２０】前記更新工程は、前記保持工程で前記
ラッチに保持される比較結果に基づいて、前記表示部の
表示をライン単位で更新することを特徴とする請求項１
９に記載の表示制御方法。
【請求項２１】前記書込工程は、前記入力された画像
データを２値化する２値化工程を備え、前記２値化工程で２値化された画像データを前記記憶媒
体の対応するアドレスに書込を行うことを特徴とする請
求項１７に記載の表示制御方法。
【請求項２２】前記２値化工程は、前記表示部のライ
ンの表示に対応する画像データの所定ライン数分の画像
データ毎に２値化することを特徴とする請求項２１に記
載の表示制御方法。
【請求項２３】前記２値化工程による２値化手法は、
誤差拡散法であることを特徴とする請求項２２に記載の
表示制御方法。
【請求項２４】前記検知工程は、前記記憶媒体を所定
ライン数毎に分割した複数のバンドに対応する数分のラ
ッチに前記比較工程の比較結果を保持する保持工程を備
え、前記保持工程でラッチに保持される比較結果は、前記記
憶工程の対応するバンド内における前記比較工程による
比較結果が発生する毎に更新されることを特徴とする請
求項２１に記載の表示制御方法。
【請求項２５】前記更新工程は、前記保持工程で前記
ラッチに保持される比較結果に基づいて、前記表示部の
表示を前記バンド単位で更新することを特徴とする請求
項２４に記載の表示制御方法。
【請求項２６】前記保持工程で前記ラッチに保持され
る比較結果に基づいて、該ラッチに対応する前記記憶媒
体のバンド内で画像データの更新が有ると前記検知工程
が検知した場合、前記更新工程は、該バンドに対応する
表示をノンインタレース表示で更新することを特徴とす
る請求項２５に記載の表示制御方法。
【請求項２７】前記保持工程で前記ラッチに保持され
る比較結果に基づいて、該ラッチに対応する前記記憶媒
体のバンド内で画像データの更新が無いと前記検知工程
が検知した場合、前記更新工程は、該バンドに対応する
表示をインタレース表示で更新することを特徴とする請
求項２５に記載の表示制御方法。
【請求項２８】前記表示部は、強誘電性液晶セルを用
いた表示器であることを特徴とする請求項１７に記載の
表示制御方法。
【請求項２９】画像データに基づく画像を表示部に表
示する表示制御のプログラムコードが格納されたコンピ
ュータ可読メモリであって、入力された画像データを記憶媒体の対応するアドレスに
書込を行う書込工程のプログラムコードと、前記記憶媒体のアドレス単位で、前記書込工程による画
像データの書込を行う前に、該記憶媒体に記憶されてい
る画像データの読出を行う読出工程のプログラムコード
と、前記読出工程で読出を行う画像データと、前記書込工程
で書込を行う画像データを比較する比較工程のプログラ
ムコードと、前記比較工程の比較結果に基づいて、前記記憶媒体に記
憶される画像データの更新の有無を検知する検知工程の
プログラムコードと、前記検知工程の検知結果に基づいて、前記表示部の表示
を更新する更新工程のプログラムコードとを備えること
を特徴とするコンピュータ可読メモリ。