JP2006106174A - 表示装置、データ処理装置、データ処理方法及び電子機器 - Google Patents

Abstract

【課題】 表示装置用の画像データに面積階調を適用する場合に、再現できる階調数と鮮鋭度との間のバランスを調整できる技術を提供する。
【解決手段】 画像内の高周波成分を検出し、その検出結果に応じて複数の減色処理適用モードの中の１つを選択して適用する。高周波成分が検出されない位置では、高周波成分が検出された位置よりも元の画像データの階調を面積階調によってより忠実に再現可能なモードを適用する。
【選択図】 図２

Description

この発明は、表示装置用の画像データに適用可能な減色処理技術に関する。

表示装置の階調数を増加するための方法として、画素階調と面積階調とを組み合わせて使用する方法がある。画素階調は、表示装置の画素回路の構成によって決まる一定の階調数で画像の階調を再現するものである。一方、面積階調は、ディザ法や、誤差拡散法、濃度パターン法などの種々の減色処理を行うことによって画像の階調を再現するものである。

表示装置用の画像データにディザ法や誤差拡散法を適用した技術としては、以下の特許文献１，２に記載されたものが知られている。

特開平５−８３５３６号公報 特開２００４−４０６１１号公報

面積階調を利用した場合には、再現できる階調数は増加するが、画像内の高周波成分が平滑化されてややぼけた画像になる傾向がある。一方、面積階調を利用しない場合には、高周波成分をよりシャープな（鮮鋭度の高い）画像を再現できるが、再現可能な階調数は減少する。このように、面積階調の利用の有無に関しては、表示画像で再現できる階調数と鮮鋭度との間にトレードオフの関係がある。しかし、従来は、再現できる階調数と鮮鋭度との間のバランスをうまく調整する技術は知られていなかった。

本発明は、表示装置用の画像データに面積階調を適用する場合に、再現できる階調数と鮮鋭度との間のバランスを調整できる技術を提供することを目的とする。

上記目的を達成するために、本発明による表示装置は、
１色当たりＮビット（Ｎは２以上の整数）の表示データに応じて多階調画像を表示する表示部と、
１色当たりＭビット（ＭはＮより大きな整数）の画像データの下位ビットに対して面積階調を利用した減色処理を行うことによって前記Ｎビットの表示データを生成することが可能なデータ処理部と、
を備え、
前記データ処理部は、
前記画像データで表される画像内において高周波成分を検出する高周波成分検出部と、
前記画像内の複数の位置のそれぞれにおいて、前記高周波成分の検出結果に応じて複数の減色処理適用モードの中の１つを選択して適用する減色処理部と、
を含み、
前記複数の減色処理適用モードのうちで、所定量以上の高周波成分が検出されない位置において選択される第１のモードは、前記所定量以上の高周波成分が検出された位置において選択される第２のモードよりも前記Ｍビットの画像データの階調を面積階調によってより忠実に再現可能なモードであることを特徴とする。

この表示装置では、所定量以上の高周波成分が検出されない位置では、Ｍビットの画像データの階調を面積階調によってより忠実に再現可能な第１のモードが適用され、一方、所定量以上の高周波成分が検出された位置では、面積階調による階調の再現性は劣るがより鮮鋭度の高い画像を再現可能な第２のモードが適用される。この結果、画像内の複数の位置における高周波成分の量に応じて、再現階調数と鮮鋭度との間のバランスのとれた画像を表示することができる。

なお、（ｉ）前記第１のモードは、ディザマトリクスを用いたディザ処理を前記減色処理として実行することによって前記表示データを生成するモードであり、
（ｉｉ）前記第２のモードは、ディザ処理を行わずに前記画像データの上位Ｎビットをそのまま前記表示データとして採用するモードであるものとしてもよい。

ディザ処理を行えば元の画像データの階調を面積階調によってより忠実に再現することができる。一方、ディザ処理を行わずに画像データの上位Ｎビットをそのまま表示データとして採用すれば、画像の鮮鋭度を維持することができる。

前記減色処理部は、減色処理適用モードの切り替えを、前記ディザマトリクスと同じ形状を有する画素ブロック毎に実行するようにしてもよい。

この構成では、モードの切り替えを容易に行うことができる。

あるいは、前記画素ブロックは、減色処理適用モードの切り替えを、前記ディザマトリクスよりも小さな形状を有する画素ブロック毎に実行するようにしてもよい。

この構成では、ディザマトリクスよりも細かい画素ブロックごとにモードの切り替えを行うので、より細かな単位で再現階調数と鮮鋭度との間のバランスを取ることが可能である。

なお、（ｉ）前記第１のモードは、第１のディザマトリクスを用いたディザ処理を前記減色処理として実行することによって前記表示データを生成するモードであり、
（ｉｉ）前記第２のモードは、前記第１のディザマトリクスよりも小さな第２のディザマトリクスを用いたディザ処理を前記減色処理として実行することによって前記表示データを生成するモードであるものとしてもよい。

より大きなディザマトリクスを用いる第１のモードでは、元の画像データの階調を面積階調によってより忠実に再現することができる。一方、より小さなディザマトリクスを用いる第２のモードでは、画像の鮮鋭度を維持することができる。

前記減色処理は、前記画像データの値に応じて、前記画像データの下位から（Ｍ−Ｎ＋１）ビット目の値に１を加算するか否かを判定するとともに、当該判定に応じて調整された後の上位Ｎビットのデータを前記表示データとして採用する処理であるものとしてもよい。

この構成によれば、上位（Ｎ−１）ビットの値に影響を与えることなく、再現階調数と鮮鋭度との間のバランスを取ることが可能である。

前記高周波成分検出部は、
前記画像内のエッジを前記高周波成分として検出するエッジ検出部を有するものとしてもよい。

この構成によれば、エッジ量に応じてモードを切り替えることが可能である。

前記エッジ検出部は、
複数ライン分の画像データを格納するためのラインメモリ部と、
前記ラインメモリ部から読み出された画像データに対してエッジ検出フィルタを適用することによってエッジを検出するフィルタ処理部と、
エッジ検出結果に応じて、所定の形状を有する画素ブロック毎にエッジが存在するか否かを示すエッジ位置信号を設定するエッジ位置信号設定部と、
を備え、
前記減色処理部は、
所定のディザマトリクスを記憶するディザマトリクス記憶部と、
前記エッジ位置信号に応じてディザ処理の適用モードを選択して適用するディザ処理実行部と、
を備えるものとしてもよい。

この構成によれば、これらの各部を実現するハードウェア回路によって画像データの処理を高速に行うことが可能である。

なお、本発明は、種々の形態で実現することが可能であり、例えば、表示方法及び装置、データ処理方法および装置、それらの装置を備える電子機器、それらの方法または装置の機能を実現するためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、等の形態で実現することができる。

次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１実施例：
Ｂ．第２実施例：
Ｃ．第３実施例：
Ｄ．第４実施例：
Ｅ．電子機器への適用例：
Ｆ．変形例

Ａ．第１実施例：
図１は、本発明の一実施例としての表示装置の構成を示すブロック図である。この表示装置は、データ処理部１００と表示部２００とを備えている。データ処理部１００は、高周波成分検出部として機能するエッジ検出部１１０と、減色処理部として機能するディザ処理部１２０とを有している。表示部２００は、駆動回路２１０と表示パネル２２０とを有している。

エッジ検出部１１０は、入力画像データInDatで表される画像内のエッジ（高周波成分）を検出し、ディザイネーブル信号DitherEnをディザ処理部１２０に供給する。このディザイネーブル信号DitherEnは、エッジが存在する位置を示すエッジ位置信号に相当する。第１実施例では、入力画像データInDatは、１色当たり８ビットのカラー画像データである。エッジ検出部１１０は、数ライン分の入力画像データInDatを一時的に格納し、その中から所定ライン分の画像データMemDatをディザ処理部１２０に供給する。なお、図１において、データの符号の後に記載されている括弧書きの数字（［７：０］や［７：２］）は、そのデータに含まれるビットの範囲を示している。例えば［７：０］は、ビット７（８ビットデータの最上位ビット）からビット０（最下位ビット）までの８ビットを含むことを意味している。

なお、表示部２００がカラー表示を行う場合には、複数の色のそれぞれについて８ビットの表示データOutDatが表示部２００に供給されるが、図１では図示の便宜上１色分についてのデータ幅が示されている。これは他の図も同様である。

ディザ処理部１２０は、１色当たり８ビットの画像データMemDatの下位２ビットに対してディザ処理を実行することによって、１色当たり６ビットの表示データOutDatを生成する。この際、画像内のエッジの位置を示すディザイネーブル信号DitherEnに応じて、ディザ処理の適用モードが切り替えられる（後述する）。駆動回路２１０は、データ処理部１００から供給された６ビットの表示データOutDatから６ビットの駆動データDrvDatを生成し、この駆動データDrvDatを用いて表示パネル２２０を駆動する。なお、表示パネル２２０は、各画素で１色当たり６ビット階調（６４階調）を再現することができるパネルである。従って、表示パネル２２０には、６ビットの画素階調とディザ法による面積階調との両方を利用して画像が表示される。

図２は、第１実施例におけるディザ処理の適用モードの切り替えを示す説明図である。図２（Ａ）は、入力画像データInDatで表される画像の一部の領域内におけるエッジ画素の位置が示されている。ｉ，ｊは画素位置の座標である。この画像領域は、２×２画素のサイズの画素ブロック（太線で示す）によって区切られている。１つの画素ブロックは、図２（Ｃ）に示すディザマトリクスと同じサイズを有している。

図２（Ｂ）は、各画素ブロックにおけるディザ処理の適用モードを示している。すなわち、ハッチングの無い画素ブロックにはディザ処理が実行され、これによって６ビットの表示データOutDatが生成される。一方、ハッチングが付された画素ブロックにはディザ処理が実行されず、入力画像データInDatの上位６ビットがそのまま表示データOutDatとして採用される。なお、ディザ処理を実行するモードを「ディザ処理実行モード」と呼び、ディザ処理を実行しないモードを「ディザ処理非実行モード」と呼ぶことができる。

ディザ処理では、後述するように、８ビットの入力画像データInDatの下位２ビットに対して図２（Ｃ）のディザマトリクスが適用され、その結果に応じて入力画像データInDatの下位３ビット目が調整されて６ビットの表示データOutDatが生成される。図２（Ｄ）は、各画素位置におけるディザマトリクスの閾値の適用状態を示している。ここで、「Ｎ／Ａ」は閾値が適用されない（ディザ処理が実行されない）ことを示している。

図２（Ａ）と図２（Ｂ）から理解できるように、第１実施例では、画素ブロック内に１つ以上のエッジ画素が含まれている場合には、その画素ブロックに対してディザ処理非実行モードが選択され、入力画像データInDatの上位６ビットがそのまま表示データOutDatとして採用される。一方、画素ブロック内にエッジ画素が含まれていない場合には、その画素ブロックに対してディザ処理実行モードが選択される。このようなモードの切り換えを行うことにより、エッジ画素が存在する画素ブロックでは、画像のエッジ（すなわち高周波成分）をディザ処理によってぼかすことなく鮮鋭度の高い画像を再現することができる。一方、エッジ画素が存在しない画素ブロックでは、ディザ処理を使用して元の画像データInDatの階調をより忠実に再現することができる。

図３は、エッジ検出部１１０の内部構成を示すブロック図である。エッジ検出部１１０は、ラインメモリ部１１２と、エッジ演算部１１４と、ディザイネーブルレジスタ部１１６とを有している。ラインメモリ部１１２は、５ライン分の入力画像データInDatを一時的に格納し、その中からディザ処理用に１ライン分の画像データMemDatを順次出力する。ラインメモリ部１１２は、更に、エッジ検出に使用するための３ライン分（２４ビット）の画像データRdDatをエッジ演算部１１４に供給する。エッジ演算部１１４は、この３ライン分の画像データRdDatからエッジの有無を検出し、エッジの有無を示すディザフラグDitherFlgを各画素毎に出力する。ディザイネーブルレジスタ部１１６は、このディザフラグDitherFlgを受けて、図２（Ｂ）に示した各画素ブロックごとに、ディザ処理を実行するか否かを示すディザイネーブル信号DigherEnを出力する。

図４は、ラインメモリ部１１２の内部構成を示している。ラインメモリ部１１２は、ラインメモリセット１３０と、ラインライトカウンタ１３２と、アドレスカウンタ１３４と、ラインリードカウンタ１３６とを有している。

図４（Ｂ），（Ｃ）に示すように、ラインメモリセット１３０は５つのラインメモリを有しており、１ラインメモリずつ循環的に選択されて入力画像データInDatが書き込まれる。各ラインメモリは、例えばＳＲＡＭで構成されている。書き込み対象となるラインメモリの直前の３ライン分のラインメモリからは、エッジ検出用の画像データRdDatが読み出される。また、書き込み対象のラインメモリよりも４ライン前のラインメモリからは、ディザ処理の対象となる画像データMemDatが読み出される。図４（Ｂ）では、画像内のラインＬ３（４番目のライン）の画像データInDatが書き込まれ、その直前の３ラインＬ０〜Ｌ２の画像データRdDatが読み出されてエッジ演算部１１４（図３）に供給されている。図４（Ｃ）では、画像内のラインＬ４の画像データInDatが書き込まれ、その直前の３ラインＬ１〜Ｌ３の画像データRdDatが読み出されてエッジ演算部１１４に供給されており、また、ラインＬ０の画像データMemDatがディザ処理部１２０（図１）に供給されている。

３つのカウンタ１３２，１３４，１３６は、図４（Ｂ），（Ｃ）に示す動作を行うためのカウント動作を行う。すなわち、ラインライトカウンタ１３２は、入力画像信号InDatの水平同期信号HSYNCに同期してライン番号をカウントアップし、書き込み対象となるラインメモリを選択する書込ライン選択信号WrCSをラインメモリセット１３０に供給する。アドレスカウンタ１３４は、入力画像信号InDatに同期したドットクロック信号DCKに同期して１ライン中の画素アドレスAdrsをカウントアップしてラインメモリセット１３０に供給する。ラインリードカウンタ１３６は、入力画像信号InDatの水平同期信号HSYNCに同期してライン番号をカウントアップし、読み出し対象となるラインメモリを選択する読出ライン選択信号RdCSをラインメモリセット１３０に供給する。

なお、３つのカウンタ１３２，１３４，１３６には、水平ブランキング信号BNKが供給されている。この信号BNKは、水平ブランキング期間（すなわち映像が無い期間）でＨレベル（１レベル）となり、映像が存在する期間にＬレベル（０レベル）となる信号である。カウンタ１３２，１３４，１３６は、水平ブランキング信号BNKがＬレベルの期間（映像が存在する期間）に書き込みや読み出しの動作を行うようにそれぞれの信号WrCS，Adres，RdCSを出力する。この結果、画像データの書き込みや読み出しが、ドットクロック信号DCKに同期して、各色について１画素当たり８ビット単位で実行される。

なお、本実施例では、後述するように３×３画素のエッジ検出フィルタを使用しており、これに応じてラインメモリセット１３０には５つのラインメモリが設けられている。一般に、ｎ×ｎ画素のエッジ検出フィルタを使用する場合には、（ｎ＋２）ライン分のラインメモリを設けるようにすれば、ラインメモリへの画像データInDatの書き込み及び読み出しと、エッジ演算部１１４への処理対象データRdDatの供給とを同時に行うことが可能である。

図５は、エッジ演算部（図３）の内部構成を示すブロック図である。エッジ演算部１１４は、ＦＩＦＯ部１４０と、係数保持部１４２と、３×３マトリクス乗算部１４４と、エッジ比較値保持部１４６と、コンパレータ１４８とを備えている。ＦＩＦＯ部１４０は、ラインメモリ部１１２（図３）から与えられた３ライン分の画像データRdDatをドットクロック信号ＤＣＫに同期して順次受け取り、３×３画素分の画像データDat00〜Dat02，Dat10〜Dat12，Dat20〜Dat22を３×３マトリクス乗算部１４４に順次供給する。係数保持部１４２は、３×３画素のエッジフィルタの係数COF00〜COF02，COF10〜COF12，COF20〜COF22を３×３マトリクス乗算部１４４に供給する。３×３マトリクス乗算部１４４は、与えられた画像データDat00〜Dat02，Dat10〜Dat12，Dat20〜Dat22に対していわゆるフィルタ処理を実行して、その処理結果を示すエッジ量信号MulRegを出力する。このエッジ量信号MulRegは、３×３画素の中心画素におけるエッジの大きさ（エッジ量）を示す値である。

エッジ比較値保持部１４６は、書込信号WRに応じて外部から書き込まれたエッジ比較値CmpDatを保持している。コンパレータ１４８は、エッジ量信号MulRegがエッジ比較値CmpDatよりも大きい場合にはディザフラグDitherFlgをＨレベルに設定し、エッジ量信号MulRegがエッジ比較値CmpDat以下の場合にはディザフラグDitherFlgをＬレベルに設定する。すなわち、ディザフラグDitherFlgは、エッジが検出された画素においてＨレベルとなり、エッジが検出されない画素においてＬレベルとなる。このディザフラグDitherFlgは、ディザイネーブルレジスタ部１１６（図３）に供給される。

図６（Ａ）は、ディザイネーブルレジスタ部１１６の内部構成を示すブロック図である。ディザイネーブルレジスタ部１１６は、ライトロウセレクタ１５０と、３行分のディザイネーブルＦＩＦＯメモリ１５２と、リードロウセレクタ１５４と、コモンカラムセレクタ１５６と、水平同期カウンタ１５８と、ドットクロックカウンタ１６０とを備えている。

ライトロウセレクタ１５０は、３行分のディザイネーブルＦＩＦＯメモリ１５２の中で、ディザフラグDitherFlgの書き込み対象となる行（ロウ）を選択する。リードロウセレクタ１５４は、ディザイネーブル信号DitherEnの読み出し対象となる行を選択する。コモンカラムセレクタ１５６は、書き込み及び読み出しの対象となる列（カラム）を選択する。ここで、「列」は、画素位置と同義語である。ロウセレクタ１５０，１５４の動作は、水平同期カウンタ１５８から出力される水平同期カウント値Hcntに同期して実行される。また、コモンカラムセレクタ１５６の動作は、ドットクロックカウンタ１６０から出力されるドットクロックカウント値Dcntに同期して実行される。

図６（Ｂ），（Ｃ）は、ディザイネーブルレジスタ部１１６に入力されるディザフラグDitherFlgと、ディザイネーブルレジスタ部１１６から出力されるディザイネーブル信号DitherEnとの関係を示している。第１実施例では、ディザフラグDitherFlgは１画素毎に生成され、ディザイネーブル信号DitherEnは２×２画素の画素ブロック毎に生成される。すなわち、ディザイネーブルＦＩＦＯメモリ１５２には、２×２画素の画素ブロック毎に１ビットが割り当てられており、ディザフラグDitherFlgを書き込む際には１（Ｈレベル）のみが書き込み可能とされ、０（Ｌレベル）は無視される。また、各行のＦＩＦＯへの書き込みの開始前には、その行の値が０クリアされる。この結果、１つの画素ブロック内の１つ以上の画素においてディザフラグDitherFlgが１（Ｈレベル）である場合には、その画素ブロック内のディザイネーブル信号DitherEnは１（Ｈレベル）となる。ディザイネーブル信号DitherEnの値「１」はディザ処理が実行されないことを示し、値「０」はディザ処理が実行されることを示す。これは、図２（Ｂ）に示されているものと同じである。

ディザイネーブルレジスタ部１１６から出力されたディザイネーブル信号DitherEnは、ディザ処理部１２０（図１）に供給される。ディザ処理部１２０は、このディザイネーブル信号DitherEnと、ラインメモリ部１１２（図４）から供給された画像データMemDatとに基づいて表示データOutDatを生成する。

図７は、ディザ処理部１２０の内部構成を示すブロック図である。ディザ処理部１２０は、閾値選択部１７０と、比較／加算器１８０と、データセレクタ１８２とを備えている。閾値選択部１７０は、図２（Ｃ）に示すディザマトリクスの４つの閾値０〜３を、処理対象の画素位置に応じて選択して比較／加算器１８０に供給するための回路である。Ｄカウンタ１７１は、ドットクロック信号DCKをカウントアップして、ディザマトリクスの列位置を示すカウント値をＨセレクタ１７３に供給する。Ｈカウンタ１７２は、水平同期信号HSYNCをカウントアップして、ディザマトリクスの行位置を示すカウント値をＨセレクタ１７３に供給する。Ｈセレクタ１７３は、与えられたカウント値に応じて、４つの閾値０〜３の中の１つを選択する閾値選択信号SelDthを２つのＤセレクタ１７４，１７５に供給する。Ｄセレクタ１７４，１７５は、この閾値選択信号SelDthに応じて１つの閾値DthElmを比較／加算器１８０に供給する。比較／加算器１８０は、与えられた閾値DthElmを用いて画像データMemDatに対していわゆるディザ処理を実行する。

図８は、比較／加算器１８０によるディザ処理の内容を示す説明図である。比較／加算器１８０は、コンパレータ１９０と加算器１９２の機能を有している。コンパレータ１９０は、画像データMemDatの下位２ビットと、ディザマトリクスの２ビットの閾値DthElmとを比較して、比較結果を示す信号Cmpを出力する。すなわち、画像データMemDatの下位２ビットが閾値DthElmよりも大きいときには出力信号Cmpを１に設定し、閾値DthElm以下のときには出力信号Cmpを０に設定する。加算器１９２は、この出力信号Cmpと画像データMemDatの下位から３ビット目（ビット２）を加算する。加算器１９２の出力は、画像データMemDatの上位５ビット（ビット７〜３）とともに、６ビットのディザ処理済みデータDthDatとして出力される。なお、キャリが発生したときには上位ビットにキャリが伝搬するが、図８では簡略化されており、３ビット目のみに加算器１９２が描かれている。

図８の例からも理解できるように、表示装置用のＮビットの表示データを生成するためのディザ処理は、Ｍビットの画像データの値に応じて、その画像データの下位から（Ｍ−Ｎ＋１）ビット目の値に１を加算するか否かを判定するとともに、この判定に応じて調整された後の上位Ｎビットのデータを表示データとして採用する処理を適用可能である。図８の例ではＭ＝８，Ｎ＝６である。他の種類の減色処理（誤差拡散法や濃度パターン法によるもの）を利用する場合も同様である。

比較／加算器１８０から出力された６ビットのディザ処理済みデータDthDatは、画像データMemDatの上位６ビットとともにデータセレクタ１８２に入力される。データセレクタ１８２は、ディザイネーブル信号DitherEnに応じて、２組の６ビットデータDthDat，MemDatのうちの一方を選択し、表示データOutDatとして出力する。この表示データOutDatは表示部２００（図１）に供給され、この表示データOutDatに応じた階調を有する画像が表示される。

なお、表示データOutDatは６ビットなので、表示部２００の各画素では６ビットの階調（６４階調）が再現される。但し、ディザ処理が行われた画素ブロックでは、面積階調によってさらに２ビットの階調（４階調）が再現される。

図９は、第１実施例における各種の信号のタイミングチャートである。ここでは、水平同期信号HSYNC（図９（ａ））の１周期を有する５つの期間Ｐ０〜Ｐ４に、画像の１番目のラインＬ０から５番目のラインＬ４までの画像データInDat（図９（ｃ））が順次入力される様子を示している。各種の処理は、水平ブランキング信号BNKがＬレベルである有効映像期間に行われる。

最初の２つの期間Ｐ０，Ｐ１では、入力画像データInDatが単にラインメモリセット１３０（図４）内の最初の２つのライン＃０，＃１に入力されて格納される。

期間Ｐ２では、３番目のラインＬ２の画像データがラインメモリセット１３０内の３番目のライン＃２に入力され、これとほぼ並行してそれ以前の３ラインＬｄ，Ｌ０，Ｌ１の画像データRdDatがラインメモリセット１３０から出力される（図９（ｄ））。なお、ラインＬｄは、１番目のラインの手前にあると仮想されたダミーラインであり、例えばライン＃４に格納されている。ダミーラインＬｄの画像データRdDatとしては画素値がすべて０であるデータを使用してもよく、あるいは、１番目のラインＬ０の画像データをダミーラインＬｄの画像データとして使用しても良い。エッジ演算部１１４（図５）は、期間Ｐ２において、３ラインＬｄ，Ｌ０，Ｌ１の画像データRdDatを用い、それらの中央のラインＬ０上にある各画素のディザフラグDitherFlg（図９（ｅ））を生成する。

期間Ｐ３では、同様に、４番目のラインＬ４の画像データがラインメモリセット１３０内の４番目のライン＃３に入力され、これとほぼ並行してそれ以前の３ラインＬ０，Ｌ１，Ｌ２の画像データRdDatがラインメモリセット１３０から出力される。前述した図４（Ｂ）は、この状態を示している。この結果、期間Ｐ３では、ラインＬ１上の各画素のディザフラグDitherFlgが生成される（図９（ｅ））。

期間Ｐ４では、同様にしてラインＬ２上の各画素のディザフラグDitherFlgが生成されるとともに、その２ライン前のラインＬ０の表示データOutDatが生成される（図９（ｈ））。すなわち、エッジ検出部１１０（図１）からは、ディザ処理部１２０に対してラインＬ０の画像データMemDat（図９（ｆ））と、ラインＬ０，Ｌ１用のディザイネーブル信号DitherEn（図９（ｇ））とが供給される。ディザ処理部１２０は、これらの信号に応じて、ラインＬ０の表示データOutDatを生成する。この後は、順次ラインが更新されて同様な処理が繰り返される。

以上のように、第１実施例では、エッジ画素を含まない画素ブロックでは入力画像データInDatの下位２ビットにディザ処理を実行することによって表示データOutDatを生成し、一方、エッジ画素を含む画素ブロックではディザ処理を実行せずに入力画像データの上位６ビットをそのまま表示データOutDatとして採用する。すなわち、画像の高周波成分が少ない領域ではディザ処理を実行するので、入力画像データInDatの階調をより忠実に再現した画像を表示することができる。また、画像の高周波成分が多い領域ではディザ処理を実行しないので、高周波成分をぼかすことなく鮮鋭度の高い画像を表示することができる。また、上記実施例では、データ処理部１００をハードウェアで構成したので、高速な処理を行うことが可能である。

Ｂ．第２実施例：
図１０は、第２実施例におけるディザ処理の適用モードの切り替えを示す説明図であり、図２に対応する図である。図１０（Ａ）は、入力画像データInDatで表される８×８画素の画像領域内におけるエッジ画素の位置の例を示している。この画像領域は、４×４画素のサイズの画素ブロック（太線で示す）によって区切られている。なお、第２実施例では、図１０（Ｃ）に示す２種類のディザマトリクスを使用する。図１０（Ａ）の画素ブロックは、４×４ディザマトリクスと同じサイズを有している。

図１０（Ｂ）は、各画素ブロックにおけるディザ処理の適用モードを示している。ハッチングの無い画素ブロックには４×４ディザマトリクスを用いた第１のディザ処理が実行さる。一方、ハッチングが付された画素ブロックには、２×２ディザマトリクスを用いた第２のディザ処理が実行される。なお、第１のディザ処理は、４×４ディザマトリクスを用いるので、入力画像データInDatの下位４ビットに対してディザ処理が実行されることになる。そこで、第２実施例では、入力画像データInDatを１色当たり１０ビットのデータとして構成し、その下位４ビットに対して第１のディザ処理を実行する。２×２ディザマトリクスを使用する第２のディザ処理では、下位第３、第４ビットに対してディザ処理を実行し、最下位２ビットの値は無視される。

なお、４×４ディザマトリクスを用いたディザ処理では、入力画像データInDatの下位４ビット全部に対してディザ処理を実行するので、２×２ディザマトリクスを用いる場合よりも、入力画像データInDatの階調をより忠実に再現することが可能である。一方、２×２ディザマトリクスを用いたディザ処理では、４×４ディザマトリクスを用いる場合よりも高周波成分をぼかさずに維持することが可能である。このように、一般的には、より大きなディザマトリクスを用いる方が元の画像データの階調をより忠実に再現することが可能であるが、より小さなディザマトリクスを用いる方が鮮鋭度の高い画像を再現することが可能である。なお、「ディザマトリクスが小さい」とは、ディザ処理による面積階調によって再現される階調数が小さいことを意味している。

図１０（Ｄ）は、各画素位置におけるディザマトリクスの閾値の適用状態を示している。２×２ディザマトリクスを用いる第２のディザ処理が実行される場合には、４×４画素の画素ブロック内で、２×２ディザマトリクスが４回適用されることになる。

図１１は、第２実施例におけるディザ処理部１２０ａの内部構成を示すブロック図である。図７に示したディザ処理部１２０との差異は、２×２ディザ処理用の閾値選択部１７０及び比較／加算器１８０とは別に、４×４ディザ処理用の閾値選択部３００及び比較／加算器３３０が設けられている点である。

４×４ディザ処理用の閾値選択部３００は、上位２ビット用の回路として、Ｄカウンタ３１１と、Ｈカウンタ３１２と、Ｈセレクタ３１３と、２つのＤセレクタ３１４，３１５を有している。この構成は、２×２ディザ処理用の閾値選択部１７０と同じである。また、閾値選択部３００の下位２ビット用の回路も同様に、Ｄカウンタ３２１と、Ｈカウンタ３２２と、Ｈセレクタ３２３と、２つのＤセレクタ３２４，３２５を有している。Ｄセレクタ３１４，３１５はＨセレクタ３１３からの選択信号SelDthに応じて上位２ビット用の閾値を選択して出力する。同様に、Ｄセレクタ３２４，３２５はＨセレクタ３２３からの選択信号SelDthに応じて下位２ビット用の閾値を選択して出力する。これらの２対のＤセレクタ３１４，３１５，３２４，３２５から比較／加算器３３０に供給される４ビットの閾値DthElm1は、図１０（Ｃ）に示した４×４ディザマトリクスの閾値と同じものである。

比較／加算器３３０は、この閾値DthElm1を入力画像データMemDatの下位４ビットと比較して、６ビットの表示データOutDat1を生成する。データセレクタ１８２は、４×４ディザ処理用の比較／加算器３３０から与えられた表示データOutDat1と、２×２ディザ処理用の比較／加算器１８０から与えられた表示データOutDat0とのうちの一方を、ディザイネーブル信号DitherEnに応じて選択し、選択したデータを表示データOutDatとして表示部２００に供給する。

以上のように、第２実施例では、エッジ画素を含まない４×４画素ブロックでは４×４ディザマトリクスを用いたディザ処理を実行することによって表示データOutDatを生成し、一方、エッジ画素を含む４×４画素ブロックでは２×２ディザマトリクスを用いたディザ処理を実行することによって表示データOutDatを生成する。この結果、画像の高周波成分が少ない領域では入力画像データInDatの階調をより忠実に再現した画像を表示することができる。また、画像の高周波成分が多い領域では、高周波成分をぼかすことなく鮮鋭度の高い画像を表示することができる。

Ｃ．第３実施例：
図１２は、第３実施例におけるディザ処理の適用モードの切り替えを示す説明図であり、図２に対応する図である。図１２（Ａ）のエッジ画素の位置は、図２（Ａ）と同じである。但し、図１２（Ａ）では、画像領域が１×２画素の画素ブロックに区分されており、図１２（Ｃ）に示す２×２ディザマトリクスよりも小さな画素ブロックが使用されている点が第１実施例と異なる。

図１２（Ｂ）は、各画素ブロックにおけるディザ処理の適用モードを示している。ハッチングの無い画素ブロックにはディザ処理が実行され、一方、ハッチングが付された画素ブロックにはディザ処理が実行されない。図１２（Ｄ）は、各画素位置におけるディザマトリクスの閾値の適用状態を示している。第３実施例では、１×２画素の画素ブロック毎にディザ処理の適用モードが切り替えられるので、ディザマトリクスの閾値も１×２画素の単位で適用される。例えば、座標（ｉ，ｊ）が（１，１），（１，２）の画素で構成される画素ブロックでは、２×２ディザマトリクスの左半分の閾値が適用されるが、その右の３つの画素ブロックではディザ処理が実行されない。その後、（５，１），（５，２）の画素で構成される画素ブロックにおいて２×２ディザマトリクスの適用が再開される。このように、ディザ処理の実行の有無は、１×２画素の画素ブロック毎に判断される。そして、２×２ディザマトリクスの適用位置が１×２画素の画素ブロックの単位で左右にシフトされる。

図１３は、第３実施例におけるディザ処理部１２０ｂの内部構成を示すブロック図である。図７に示したディザ処理部１２０との差異は、Ｄカウンタ１７１のリセット端子にディザイネーブル信号DitherEnが供給されている点だけである。Ｄカウンタ１７１は、ディザイネーブル信号DitherEnのレベルが０から１に立ち上がるとリセットされて０に初期化される。但し、ディザイネーブル信号DitherEnは、図１２に示したように１×２画素の画素ブロック毎に１ビットずつ発生する信号である。

この第３実施例によっても、第１実施例と同様に、画像の高周波成分が少ない領域では入力画像データInDatの階調をより忠実に再現した画像を表示することができ、また、画像の高周波成分が多い領域では高周波成分をぼかすことなく鮮鋭度の高い画像を表示することができる。

Ｄ．第４実施例：
図１４は、第４実施例におけるディザ処理の適用モードの切り替えを示す説明図であり、図２に対応する図である。図１４（Ａ）のエッジ画素の位置は、図２（Ａ）と同じである。第４実施例では、画素ブロック（太線枠で示す）が１画素と同じ大きさである点で第１実施例と異なる。従って、ディザイネーブル信号DitheEnとしては、ディザフラグDitherFlgと同じものが使用される。

図１４（Ｂ）は、各画素ブロックにおけるディザ処理の適用モードを示している。ハッチングの無い画素ブロックにはディザ処理が実行されて、６ビットの表示データOutDatが生成される。一方、ハッチングが付された画素ブロックにはディザ処理が実行されない。すなわち、第４実施例では、１画素毎にディザ処理の適用モードが切り替えられる。図１４（Ｄ）は、各画素位置におけるディザマトリクスの閾値の適用状態を示している。第４実施例では、画像平面上におけるディザマトリクスの位置はシフトされず、各画素位置毎にディザ処理の実行の有無のみが切り替えられる。

この第４実施例においても、第１実施例と同様に、画像の高周波成分が少ない領域では入力画像データInDatの階調をより忠実に再現した画像を表示することができ、また、画像の高周波成分が多い領域では高周波成分をぼかすことなく鮮鋭度の高い画像を表示することができる。

なお、第３、第４実施例から理解できるように、ディザ処理の適用モードの切り替えは、ディザマトリクスよりも小さな画素ブロック毎に判定することが可能である。

Ｅ．電子機器への適用例：
上記各実施例において説明した表示装置は、種々の電子機器に適用することができる。図１５は、実施例による表示装置を適用したモバイル型のパーソナルコンピュータの概略構成を示す説明図である。パーソナルコンピュータ８００は、表示装置８４０と、本体部８３０と、電源スイッチ８１０と、キーボード８２０とを備えている。

表示装置８４０が適用される電子機器としては、他に、携帯電話機、情報携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、デジタルスチルカメラ、テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。これらの電子機器の表示部として、上記実施例による表示装置８４０が適用可能である。

Ｆ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

Ｆ１．変形例１：
上記実施例では、減色処理としてディザ処理を利用していたが、他の種類の減色処理を利用することも可能である。例えば、誤差拡散法や濃度パターン法を使用しても良い。但し、閾値マトリクスを用いる減色処理を利用すれば、減色処理の適用モードの切り替えをより容易に実行することができるという利点がある。

Ｆ２．変形例２：
上記実施例では、画像内の高周波成分を検出する処理としてエッジ検出処理を利用していたが、他の種類の高周波成分検出処理を利用することも可能である。例えば、画素ブロック毎にフーリエ変換やウェーブレット変換などの周波数解析を実行し、その結果に応じて所定量以上の高周波成分が存在するか否かを判断するようにしてもよい。

Ｆ３．変形例３：
本発明による表示装置は、テレビジョンや、コンピュータ用モニタ、各種の情報機器用の表示装置としても適用可能である。

Ｆ４．変形例４：
上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。例えば、データ処理部１００（図１）のエッジ検出部１１０とディザ処理部１２０の機能の一部をコンピュータのＣＰＵが実行するようにすることもできる。

本発明の一実施例としての表示装置の構成を示すブロック図である。 第１実施例におけるディザ処理の適用モードの切り替えを示す説明図である。 エッジ検出部の内部構成を示すブロック図である。 ラインメモリ部の内部構成を示すブロック図である。 エッジ演算部の内部構成を示すブロック図である。 ディザイネーブルレジスタ部の内部構成を示すブロック図である。 ディザ処理部の内部構成を示すブロック図である。 比較／加算器１８０によるディザ処理の内容を示す説明図である。 第１実施例における各種の信号のタイミングチャートである。 第２実施例におけるディザ処理の適用モードの切り替えを示す説明図である。 第２実施例におけるディザ処理部の内部構成を示すブロック図である。 第３実施例におけるディザ処理の適用モードの切り替えを示す説明図である。 第３実施例におけるディザ処理部の内部構成を示すブロック図である。 第４実施例におけるディザ処理の適用モードの切り替えを示す説明図である。 実施例による表示装置を適用した電子機器の概略構成を示す説明図である。

符号の説明

１００…データ処理部
１１０…エッジ検出部
１１２…ラインメモリ部
１１４…エッジ演算部
１１６…ディザイネーブルレジスタ部
１２０…ディザ処理部
１３０…ラインメモリセット
１３２…ラインライトカウンタ
１３４…アドレスカウンタ
１３６…ラインリードカウンタ
１４０…ＦＩＦＯ部
１４２…係数保持部
１４６…保持部
１４８…コンパレータ
１５０…ライトロウセレクタ
１５２…ディザイネーブルＦＩＦＯメモリ
１５４…リードロウセレクタ
１５６…コモンカラムセレクタ
１５８…水平同期カウンタ
１６０…ドットクロックカウンタ
１７０…閾値選択部
１７１…Ｄカウンタ
１７２…Ｈカウンタ
１７３…Ｈセレクタ
１７４…Ｄセレクタ
１７５…Ｄセレクタ
１８０…比較／加算器
１８２…データセレクタ
１９０…コンパレータ
１９２…加算器
２００…表示部
２１０…駆動回路
２２０…表示パネル
３００…選択部
３１１…Ｄカウンタ
３１２…Ｈカウンタ
３１３…Ｈセレクタ
３１４…Ｄセレクタ
３１５…Ｄセレクタ
３２１…Ｄカウンタ
３２２…Ｈカウンタ
３２３…Ｈセレクタ
３２４…Ｄセレクタ
３２５…Ｄセレクタ
３３０…比較／加算器
８００…パーソナルコンピュータ
８１０…電源スイッチ
８２０…キーボード
８３０…本体部
８４０…表示装置

Claims (11)

1. １色当たりＮビット（Ｎは２以上の整数）の表示データに応じて多階調画像を表示する表示部と、
   １色当たりＭビット（ＭはＮより大きな整数）の画像データの下位ビットに対して面積階調を利用した減色処理を行うことによって前記Ｎビットの表示データを生成することが可能なデータ処理部と、
   を備え、
   前記データ処理部は、
   前記画像データで表される画像内において高周波成分を検出する高周波成分検出部と、
   前記画像内の複数の位置のそれぞれにおいて、前記高周波成分の検出結果に応じて複数の減色処理適用モードの中の１つを選択して適用する減色処理部と、
   を含み、
   前記複数の減色処理適用モードのうちで、所定量以上の高周波成分が検出されない位置において選択される第１のモードは、前記所定量以上の高周波成分が検出された位置において選択される第２のモードよりも前記Ｍビットの画像データの階調を面積階調によってより忠実に再現可能なモードであることを特徴とする表示装置。
2. 請求項１記載の表示装置であって、
   （ｉ）前記第１のモードは、ディザマトリクスを用いたディザ処理を前記減色処理として実行することによって前記表示データを生成するモードであり、
   （ｉｉ）前記第２のモードは、ディザ処理を行わずに前記画像データの上位Ｎビットをそのまま前記表示データとして採用するモードである、表示装置。
3. 請求項２記載の表示装置であって、
   前記減色処理部は、減色処理適用モードの切り替えを、前記ディザマトリクスと同じ形状を有する画素ブロック毎に実行する、表示装置。
4. 請求項２記載の表示装置であって、
   前記画素ブロックは、減色処理適用モードの切り替えを、前記ディザマトリクスよりも小さな形状を有する画素ブロック毎に実行する、表示装置。
5. 請求項１記載の表示装置であって、
   （ｉ）前記第１のモードは、第１のディザマトリクスを用いたディザ処理を前記減色処理として実行することによって前記表示データを生成するモードであり、
   （ｉｉ）前記第２のモードは、前記第１のディザマトリクスよりも小さな第２のディザマトリクスを用いたディザ処理を前記減色処理として実行することによって前記表示データを生成するモードである、表示装置。
6. 請求項１ないし５のいずれかに記載の表示装置であって、
   前記減色処理は、前記画像データの値に応じて、前記画像データの下位から（Ｍ−Ｎ＋１）ビット目の値に１を加算するか否かを判定するとともに、当該判定に応じて調整された後の上位Ｎビットのデータを前記表示データとして採用する処理である、表示装置。
7. 請求項１ないし６のいずれかに記載の表示装置であって、
   前記高周波成分検出部は、
   前記画像内のエッジを前記高周波成分として検出するエッジ検出部を有する、表示装置。
8. 請求項７記載の表示装置であって、
   前記エッジ検出部は、
   複数ライン分の画像データを格納するためのラインメモリ部と、
   前記ラインメモリ部から読み出された画像データに対してエッジ検出フィルタを適用することによってエッジを検出するフィルタ処理部と、
   エッジ検出結果に応じて、所定の形状を有する画素ブロック毎にエッジが存在するか否かを示すエッジ位置信号を設定するエッジ位置信号設定部と、
   を備え、
   前記減色処理部は、
   所定のディザマトリクスを記憶するディザマトリクス記憶部と、
   前記エッジ位置信号に応じてディザ処理の適用モードを選択して適用するディザ処理実行部と、
   を備える、表示装置。
9. １色当たりＮビット（Ｎは２以上の整数）の表示データに応じて多階調画像を表示する表示部に供給するために前記表示データを生成するデータ処理装置であって、
   １色当たりＭビット（ＭはＮより大きな整数）の画像データの下位ビットに対して面積階調を利用した減色処理を行うことによって前記Ｎビットの表示データを生成することが可能なデータ処理部を備え、
   前記データ処理部は、
   前記画像データで表される画像内において高周波成分を検出する高周波成分検出部と、
   前記画像内の複数の位置のそれぞれにおいて、前記高周波成分の検出結果に応じて複数の減色処理適用モードの中の１つを選択して適用する減色処理部と、
   を含み、
   前記複数の減色処理適用モードのうちで、所定量以上の高周波成分が検出されない位置において選択される第１のモードは、前記所定量以上の高周波成分が検出された位置において選択される第２のモードよりも前記Ｍビットの画像データの階調を面積階調によってより忠実に再現可能なモードであることを特徴とするデータ処理装置。
10. １色当たりＮビット（Ｎは２以上の整数）の表示データに応じて多階調画像を表示する表示部に供給するために前記表示データを生成するデータ処理方法であって、
    （ａ）１色当たりＭビット（ＭはＮより大きな整数）の画像データの下位ビットに対して面積階調を利用した減色処理を行うことによって前記Ｎビットの表示データを生成することが可能な工程を備え、
    前記工程（ａ）は、
    （ａ１）前記画像データで表される画像内において高周波成分を検出する工程と、
    （ａ２）前記画像内の複数の位置のそれぞれにおいて、前記高周波成分の検出結果に応じて複数の減色処理適用モードの中の１つを選択して適用する工程と、
    を含み、
    前記複数の減色処理適用モードのうちで、所定量以上の高周波成分が検出されない位置において選択される第１のモードは、前記所定量以上の高周波成分が検出された位置において選択される第２のモードよりも前記Ｍビットの画像データの階調を面積階調によってより忠実に再現可能なモードであることを特徴とするデータ処理方法。
11. 請求項１ないし８のいずれかに記載の表示装置を備える電子機器。

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