JPH09106270A - 画素フレーム・バッファ・ビデオ出力の時間多重化装置または方法 - Google Patents
画素フレーム・バッファ・ビデオ出力の時間多重化装置または方法Info
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- JPH09106270A JPH09106270A JP8089920A JP8992096A JPH09106270A JP H09106270 A JPH09106270 A JP H09106270A JP 8089920 A JP8089920 A JP 8089920A JP 8992096 A JP8992096 A JP 8992096A JP H09106270 A JPH09106270 A JP H09106270A
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 必要なピンの数を減少させるためにフレーム
・バッファからＲＡＭＤＡＣへの画素データを多重化す
る。 【解決手段】 直列ビデオ出力用の１６本のピンを含む
フレーム・バッファ・メモリが使用される。３２ビット
画素の全体が単一のＲＡＭチップに記憶される。Ｘ、
Ｂ、Ｇ、Ｒとして指定された４バイト（８ビット）を含
む３２ビット画素の場合、第１のクロック・サイクル
で、フレーム・バッファの１６本のピン上でＸバイトお
よびＢバイトを使用し、次のクロック・サイクルで、Ｇ
バイトおよびＲバイトを使用する。ＲＡＭＤＡＣは、こ
のＸバイトおよびＢバイトを内部レジスタに記憶する。
次のクロック・サイクルで、ＤＡＣはＧバイトおよびＲ
バイトをサンプリングする。ＤＡＣは次いで、Ｘバイ
ト、Ｂバイト、Ｇバイト、Ｒバイトをビデオに変換でき
るように単一の３２ビット画素として再アセンブルす
る。
・バッファからＲＡＭＤＡＣへの画素データを多重化す
る。 【解決手段】 直列ビデオ出力用の１６本のピンを含む
フレーム・バッファ・メモリが使用される。３２ビット
画素の全体が単一のＲＡＭチップに記憶される。Ｘ、
Ｂ、Ｇ、Ｒとして指定された４バイト（８ビット）を含
む３２ビット画素の場合、第１のクロック・サイクル
で、フレーム・バッファの１６本のピン上でＸバイトお
よびＢバイトを使用し、次のクロック・サイクルで、Ｇ
バイトおよびＲバイトを使用する。ＲＡＭＤＡＣは、こ
のＸバイトおよびＢバイトを内部レジスタに記憶する。
次のクロック・サイクルで、ＤＡＣはＧバイトおよびＲ
バイトをサンプリングする。ＤＡＣは次いで、Ｘバイ
ト、Ｂバイト、Ｇバイト、Ｒバイトをビデオに変換でき
るように単一の３２ビット画素として再アセンブルす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・シ
ステムに関し、詳細には、データをフレーム・バッファ
から出力表示装置へ送り処理するために使用されるＲＡ
ＭＤＡＣ（ランダム・アクセス・メモリ・ディジタル−
アナログ変換器）に関する。
ステムに関し、詳細には、データをフレーム・バッファ
から出力表示装置へ送り処理するために使用されるＲＡ
ＭＤＡＣ（ランダム・アクセス・メモリ・ディジタル−
アナログ変換器）に関する。
【０００２】
【従来の技術】デスクトップ・コンピュータの動作速度
の増加に伴う１つの重要な問題は、情報を出力表示装置
へ送る速度を増加させる方法を見つけることであった。
現在利用できる多数の様々な形のデータ表示では、大量
のデータを送る必要がある。たとえば、コンピュータ出
力表示モニタが、画面上に一度に１２８０×１０２４画
素が表示され、各画素を特定するために３２ビットが使
用されるカラー・モードで動作している場合、表示され
る個別の各画像（「フレーム」と呼ばれる）と共に、合
計で４００万ビットを超える情報を画面へ送らなければ
ならない。通常、毎秒６０フレームが表示され、したが
って、そのようなシステムでは毎秒１５億ビットを送ら
なければならない。これには非常に大量の処理能力が必
要である。
の増加に伴う１つの重要な問題は、情報を出力表示装置
へ送る速度を増加させる方法を見つけることであった。
現在利用できる多数の様々な形のデータ表示では、大量
のデータを送る必要がある。たとえば、コンピュータ出
力表示モニタが、画面上に一度に１２８０×１０２４画
素が表示され、各画素を特定するために３２ビットが使
用されるカラー・モードで動作している場合、表示され
る個別の各画像（「フレーム」と呼ばれる）と共に、合
計で４００万ビットを超える情報を画面へ送らなければ
ならない。通常、毎秒６０フレームが表示され、したが
って、そのようなシステムでは毎秒１５億ビットを送ら
なければならない。これには非常に大量の処理能力が必
要である。
【０００３】そのような大量の情報を出力表示装置に供
給するために、コンピュータ・システムは通常、出力デ
ィスプレイ上に表示すべき画素データを保持するフレー
ム・バッファを使用する。
給するために、コンピュータ・システムは通常、出力デ
ィスプレイ上に表示すべき画素データを保持するフレー
ム・バッファを使用する。
【０００４】通常、フレーム・バッファは、表示すべき
１データ・フレームを記憶するのにかなりの量のランダ
ム・アクセス・メモリを必要とする。フレーム・バッフ
ァ中の情報は、フレーム・バッファからディスプレイへ
毎秒６０回以上送られる。各転送後（または転送中）、
フレーム・バッファ中の画素データは、次のフレームに
表示すべき新しい情報で更新される。
１データ・フレームを記憶するのにかなりの量のランダ
ム・アクセス・メモリを必要とする。フレーム・バッフ
ァ中の情報は、フレーム・バッファからディスプレイへ
毎秒６０回以上送られる。各転送後（または転送中）、
フレーム・バッファ中の画素データは、次のフレームに
表示すべき新しい情報で更新される。
【０００５】フレーム・バッファでのアクセスを高速化
するために様々な改良が施されている。ＤＲＡＭフレー
ム・バッファでは、画素データは、それが書き込まれた
ときと同じポートから読み取ることができる。この手法
では、フレーム・バッファへのグラフィックス・データ
をレンダリングするために利用できる時間がかなり短縮
される。ＶＲＡＭフレーム・バッファでは、主画素ポー
トがレンダリング用に解放されたままになるように別の
ビデオ・データ・ポートが追加される。情報をフレーム
・バッファからディスプレイへ送り、同時に、他の情報
をフレーム・バッファにロードすることができるよう
に、２ポート付きビデオ・ランダム・アクセス・メモリ
（ＶＲＡＭ）またはフレーム・バッファ・ランダム・ア
クセス・メモリ（ＦＢＲＡＭ）で動的ランダム・アクセ
ス・メモリを代替させている。
するために様々な改良が施されている。ＤＲＡＭフレー
ム・バッファでは、画素データは、それが書き込まれた
ときと同じポートから読み取ることができる。この手法
では、フレーム・バッファへのグラフィックス・データ
をレンダリングするために利用できる時間がかなり短縮
される。ＶＲＡＭフレーム・バッファでは、主画素ポー
トがレンダリング用に解放されたままになるように別の
ビデオ・データ・ポートが追加される。情報をフレーム
・バッファからディスプレイへ送り、同時に、他の情報
をフレーム・バッファにロードすることができるよう
に、２ポート付きビデオ・ランダム・アクセス・メモリ
（ＶＲＡＭ）またはフレーム・バッファ・ランダム・ア
クセス・メモリ（ＦＢＲＡＭ）で動的ランダム・アクセ
ス・メモリを代替させている。
【０００６】すべてのフレーム・バッファが直面してい
る１つの問題は、データをフレーム・バッファから出力
表示装置へ送る方法によってもたらされる。通常、表示
装置は、フレーム・バッファに記憶されている画素デー
タを画面上で一連の行としてレンダリングする陰極管で
ある。通常のディスプレイは、１０２４の行で構成さ
れ、各行は、１２８０個程度の個別の画素を含む。ディ
スプレイの左上隅から個別の画素行を書き込むことによ
ってディスプレイ上にフレームが表示される。各画素行
は、次の行が始まる前にディスプレイを横切って左から
右へレンダリングされる。ある行が完成すると、その行
の下方にある次の行が画面の左側から始まる。各行は、
画面の１番下の最後の行が完了するまで順次レンダリン
グされる。これで１フレームが完成する。次いで、この
プロセスが、次のフレームに対してディスプレイの左上
隅から繰り返される。前述のように、通常のディスプレ
イでは、毎秒６０個の個別のフレームが表示される。
る１つの問題は、データをフレーム・バッファから出力
表示装置へ送る方法によってもたらされる。通常、表示
装置は、フレーム・バッファに記憶されている画素デー
タを画面上で一連の行としてレンダリングする陰極管で
ある。通常のディスプレイは、１０２４の行で構成さ
れ、各行は、１２８０個程度の個別の画素を含む。ディ
スプレイの左上隅から個別の画素行を書き込むことによ
ってディスプレイ上にフレームが表示される。各画素行
は、次の行が始まる前にディスプレイを横切って左から
右へレンダリングされる。ある行が完成すると、その行
の下方にある次の行が画面の左側から始まる。各行は、
画面の１番下の最後の行が完了するまで順次レンダリン
グされる。これで１フレームが完成する。次いで、この
プロセスが、次のフレームに対してディスプレイの左上
隅から繰り返される。前述のように、通常のディスプレ
イでは、毎秒６０個の個別のフレームが表示される。
【０００７】フレーム・バッファに記憶されている各画
素をディスプレイ上の適当な位置に表示するには、各画
素ごとにデータを読み取り、出力表示装置でのそのデー
タのレンダリングを制御する回路へそのデータを送る必
要がある。
素をディスプレイ上の適当な位置に表示するには、各画
素ごとにデータを読み取り、出力表示装置でのそのデー
タのレンダリングを制御する回路へそのデータを送る必
要がある。
【０００８】現在、ＲＡＭの画素データ出力を時間多重
化して２４ビット画素を３２ビット・データ・バス上に
パックするフレーム・バッファが存在する。本発明は、
完全な３２ビット画素を使用するという点で従来技術の
手法とは異なり、本発明のの目的は、３２ビット画素全
体が単一のＲＡＭチップで機能できるようにすることで
ある。
化して２４ビット画素を３２ビット・データ・バス上に
パックするフレーム・バッファが存在する。本発明は、
完全な３２ビット画素を使用するという点で従来技術の
手法とは異なり、本発明のの目的は、３２ビット画素全
体が単一のＲＡＭチップで機能できるようにすることで
ある。
【０００９】ＳａｍｓｕｎｇのＶＲＡＭ（Ｓａｍｓｕｎ
ｇ ＷＲＡＭ）では、そのビデオ・ポート用にＲＡＭ当
たり１６本のピンが選択される。しかし、この手法で
は、３２ビット画素全体をフレーム・バッファに記憶す
ることは提案されておらず、フレーム・バッファから画
素を取り出すために３２ビット画素を時間多重化するこ
とも提案されていない。
ｇ ＷＲＡＭ）では、そのビデオ・ポート用にＲＡＭ当
たり１６本のピンが選択される。しかし、この手法で
は、３２ビット画素全体をフレーム・バッファに記憶す
ることは提案されておらず、フレーム・バッファから画
素を取り出すために３２ビット画素を時間多重化するこ
とも提案されていない。
【００１０】フレーム・バッファから得たデータは、そ
れを出力表示装置が使用できる形に変換する回路に入力
される。図１および２はそれぞれ、本発明を使用できる
コンピュータ・システムを示す。この場合、ホストＣＰ
Ｕ１２から得たメモリ１１中のデータがホスト・バス１
３上に置かれ、レンダリング制御装置１４によって、図
１および２にＶＲＡＭ１５ａないし１５ｄとして示した
フレーム・バッファ・メモリに渡される。ただし、ＦＢ
ＲＡＭを使用することもできる。ＲＡＭＤＡＣ２１は、
レンダリング制御装置を介してホスト・バスに結合さ
れ、かつフレーム・バッファに結合され、ＶＲＡＭ１５
ａないし１５ｄから得た１６ビット・データを６４ビッ
トまたは１２８ビットのディジタルＲＧＢ信号に変換す
るためのルックアップ・テーブル（またはＬＵＴ、すな
わちＲＡＭＤＡＣのＲＡＭ部分）およびその他の要素を
含む。ＲＧＢ信号は、ディジタル−アナログ変換器（Ｄ
ＡＣ）によって、モニタ２５中の画素位置で組み合わさ
れたときにその画素に所望の色を形成する赤色、青色、
緑色用の電圧レベルを表す３つのアナログ信号に変換さ
れる。フレーム・バッファ、レンダリング制御装置、モ
ニタの構成要素の詳細は、当業者には周知であるので、
本発明を適切に理解するために必要なものを除いて本明
細書では説明しない。なお、本発明は主として、本発明
の改良された機能を提供するＲＡＭＤＡＣ２１のある種
の改良に関するものである。
れを出力表示装置が使用できる形に変換する回路に入力
される。図１および２はそれぞれ、本発明を使用できる
コンピュータ・システムを示す。この場合、ホストＣＰ
Ｕ１２から得たメモリ１１中のデータがホスト・バス１
３上に置かれ、レンダリング制御装置１４によって、図
１および２にＶＲＡＭ１５ａないし１５ｄとして示した
フレーム・バッファ・メモリに渡される。ただし、ＦＢ
ＲＡＭを使用することもできる。ＲＡＭＤＡＣ２１は、
レンダリング制御装置を介してホスト・バスに結合さ
れ、かつフレーム・バッファに結合され、ＶＲＡＭ１５
ａないし１５ｄから得た１６ビット・データを６４ビッ
トまたは１２８ビットのディジタルＲＧＢ信号に変換す
るためのルックアップ・テーブル（またはＬＵＴ、すな
わちＲＡＭＤＡＣのＲＡＭ部分）およびその他の要素を
含む。ＲＧＢ信号は、ディジタル−アナログ変換器（Ｄ
ＡＣ）によって、モニタ２５中の画素位置で組み合わさ
れたときにその画素に所望の色を形成する赤色、青色、
緑色用の電圧レベルを表す３つのアナログ信号に変換さ
れる。フレーム・バッファ、レンダリング制御装置、モ
ニタの構成要素の詳細は、当業者には周知であるので、
本発明を適切に理解するために必要なものを除いて本明
細書では説明しない。なお、本発明は主として、本発明
の改良された機能を提供するＲＡＭＤＡＣ２１のある種
の改良に関するものである。
【００１１】
【課題を解決するための手段】多くのグラフィックス演
算の場合、３２ビット画素全体を単一のＲＡＭチップに
記憶することによって最適な性能が達成される。このよ
うな演算とは、ＸＯＲ関数を使用するＺバッファリング
演算、ブレンダリング演算、ラスタ演算などである。フ
レーム・バッファから得たビデオ・データを表示する
際、画素をリアルタイム速度で順次フレーム・バッファ
から読み取らなければならない。その際、解決すべき問
題は、最小限の数のピンを使用してどのようにフレーム
・バッファＲＡＭチップから３２ビット画素を取り出す
かである。ピンが多くなるとコストが増加する。したが
ってピンを制限することによって、低コストの解決策が
もたらされる。
算の場合、３２ビット画素全体を単一のＲＡＭチップに
記憶することによって最適な性能が達成される。このよ
うな演算とは、ＸＯＲ関数を使用するＺバッファリング
演算、ブレンダリング演算、ラスタ演算などである。フ
レーム・バッファから得たビデオ・データを表示する
際、画素をリアルタイム速度で順次フレーム・バッファ
から読み取らなければならない。その際、解決すべき問
題は、最小限の数のピンを使用してどのようにフレーム
・バッファＲＡＭチップから３２ビット画素を取り出す
かである。ピンが多くなるとコストが増加する。したが
ってピンを制限することによって、低コストの解決策が
もたらされる。
【００１２】
【発明が解決しようとする課題】前述のように、ＶＲＡ
Ｍフレーム・バッファまたはＦＢＲＡＭフレーム・バッ
ファでは、主画素ポートがレンダリング用に解放された
ままになるように別のビデオ・データ・ポートが追加さ
れる。この第２のポートに使用されるピンの数は、フレ
ーム・バッファのＲＡＭ構成要素、ボード構成要素、デ
ィジタル−アナログ構成要素のコストに影響を及ぼす。
Ｍフレーム・バッファまたはＦＢＲＡＭフレーム・バッ
ファでは、主画素ポートがレンダリング用に解放された
ままになるように別のビデオ・データ・ポートが追加さ
れる。この第２のポートに使用されるピンの数は、フレ
ーム・バッファのＲＡＭ構成要素、ボード構成要素、デ
ィジタル−アナログ構成要素のコストに影響を及ぼす。
【００１３】本発明では直列ビデオ出力用の１６本のピ
ンを含むフレーム・バッファ・メモリが使用される。３
２ビット画素全体が単一のＲＡＭチップに記憶される。
表記法の都合上、３２ビット画素を４バイト（８ビッ
ト）量Ｘ、Ｂ、Ｇ、Ｒを含むものとして指定する。
ンを含むフレーム・バッファ・メモリが使用される。３
２ビット画素全体が単一のＲＡＭチップに記憶される。
表記法の都合上、３２ビット画素を４バイト（８ビッ
ト）量Ｘ、Ｂ、Ｇ、Ｒを含むものとして指定する。
【００１４】第１のクロック・サイクルで、フレーム・
バッファの１６本のピン上でＸバイトおよびＢバイトが
使用できるようになる。次のクロック・サイクルで、Ｇ
バイトおよびＲバイトが使用できるようになる。したが
って、３２ビット画素全体が２サイクルにわたってフレ
ーム・バッファから出力される。
バッファの１６本のピン上でＸバイトおよびＢバイトが
使用できるようになる。次のクロック・サイクルで、Ｇ
バイトおよびＲバイトが使用できるようになる。したが
って、３２ビット画素全体が２サイクルにわたってフレ
ーム・バッファから出力される。
【００１５】ＤＡＣ（ディジタル−アナログ変換器）と
呼ばれる他の構成要素は、１６本の入力ピン上でＸバイ
トおよびＢバイトをサンプリングする。ＤＡＣは、この
ＸバイトおよびＢバイトを内部レジスタに記憶する。次
のクロック・サイクルで、ＤＡＣはＧバイトおよびＲバ
イトをサンプリングする。ＤＡＣは次いで、Ｘバイト、
Ｂバイト、Ｇバイト、Ｒバイトをビデオに変換できるよ
うに単一の３２ビット画素として再組立を行う。
呼ばれる他の構成要素は、１６本の入力ピン上でＸバイ
トおよびＢバイトをサンプリングする。ＤＡＣは、この
ＸバイトおよびＢバイトを内部レジスタに記憶する。次
のクロック・サイクルで、ＤＡＣはＧバイトおよびＲバ
イトをサンプリングする。ＤＡＣは次いで、Ｘバイト、
Ｂバイト、Ｇバイト、Ｒバイトをビデオに変換できるよ
うに単一の３２ビット画素として再組立を行う。
【００１６】本発明では、３２ビット画素は１６ビット
画素データ・バスを介して伝達される。１６ビット・デ
ータ・バスは、非多重化３２ビット・データ・バスを介
して合計で３２本のピン（ＲＡＭでの送信用の１６本と
ＤＡＣでの受信用の１６本）を節約する。３２本のピン
が節約された結果、フレーム・バッファのコストが低減
される。
画素データ・バスを介して伝達される。１６ビット・デ
ータ・バスは、非多重化３２ビット・データ・バスを介
して合計で３２本のピン（ＲＡＭでの送信用の１６本と
ＤＡＣでの受信用の１６本）を節約する。３２本のピン
が節約された結果、フレーム・バッファのコストが低減
される。
【００１７】
【発明の実施の形態】図３は、本発明を実施するために
使用できるＲＡＭＤＡＣ２１の構成要素を示す。ＲＡＭ
ＤＡＣは、ＣＰＵポート、インタフェース論理機構、ア
ドレス・ポインタ、データ・レジスタ３１、画素ポー
ト、画素入力レジスタ、直列化機構３３、陰影ＲＡＭル
ックアップ・テーブル、転送制御論理、オーバレイ／ア
ンダレイ論理機構３５、色モデル選択機構３７、カーソ
ル論理直列化機構３９、モニタ直列ポート４１、診断レ
ジスタ及び制御論理機構４３、ディジタル−アナログ変
換器（ＤＡＣ）４５ａないし４５ｃ、ＰＬＬクロック・
シンセサイザ、画素クロック・ディバイダ、ビデオ・タ
イミング・ジェネレータ４９の各機能ブロックを含む。
本発明は主として、ＲＡＭＤＡＣの画素ポート、画素入
力レジスタ、直列化機構３３の構成要素の実施に関する
ものである。したがって、下記の説明は、画素ポート、
画素入力レジスタ、直列化機構に限られ、ＲＡＭＤＡＣ
の他の構成要素に関する情報は、本発明を理解するため
の必要に応じてのみ与えられる。図３に示した他の構成
要素は、それぞれの異なる製造業者のＲＡＭＤＡＣ間で
異なるが、当業者なら、このような様々な構成要素を認
識しており、かつそれらまたはその等価物をどのように
実施できるかが分かっていよう。
使用できるＲＡＭＤＡＣ２１の構成要素を示す。ＲＡＭ
ＤＡＣは、ＣＰＵポート、インタフェース論理機構、ア
ドレス・ポインタ、データ・レジスタ３１、画素ポー
ト、画素入力レジスタ、直列化機構３３、陰影ＲＡＭル
ックアップ・テーブル、転送制御論理、オーバレイ／ア
ンダレイ論理機構３５、色モデル選択機構３７、カーソ
ル論理直列化機構３９、モニタ直列ポート４１、診断レ
ジスタ及び制御論理機構４３、ディジタル−アナログ変
換器（ＤＡＣ）４５ａないし４５ｃ、ＰＬＬクロック・
シンセサイザ、画素クロック・ディバイダ、ビデオ・タ
イミング・ジェネレータ４９の各機能ブロックを含む。
本発明は主として、ＲＡＭＤＡＣの画素ポート、画素入
力レジスタ、直列化機構３３の構成要素の実施に関する
ものである。したがって、下記の説明は、画素ポート、
画素入力レジスタ、直列化機構に限られ、ＲＡＭＤＡＣ
の他の構成要素に関する情報は、本発明を理解するため
の必要に応じてのみ与えられる。図３に示した他の構成
要素は、それぞれの異なる製造業者のＲＡＭＤＡＣ間で
異なるが、当業者なら、このような様々な構成要素を認
識しており、かつそれらまたはその等価物をどのように
実施できるかが分かっていよう。
【００１８】画素ポートは、同期入力ポートであり、イ
ンタリーブされた画素データを受け入れる。いくつかの
インタリーブ・フォーマットが必要である。このような
フォーマットのうちの１つを選択する際にはレジスタ・
プログラミングが使用され、この選択はブート時構成プ
ロセスの一部として行われる。ＲＡＭＤＡＣ２１は、プ
ログラム可能なインタリーブ係数を含む、ＡおよびＢと
呼ばれる２つの画素ポートを有する。この構成は、アニ
メーション用の二重バッファ演算に適応するものであ
る。この場合、他のすべての場合と同様に、インタリー
ブの選択は構成時に行われる。ポートＡまたはポートＢ
の選択は、ポートＡの窓属性フィールドを復号すること
によって行われる。４：１画素フォーマットおよび８／
２：１画素フォーマットでは、ポートＡおよびＢからＸ
フィールドが得られる。Ｘデータ・フィールドの内容
は、窓識別（ＷＩＤ）索引またはオーバレイ・カラーと
して解釈される。オーバレイ・カラーのケース、および
Ｘデータ・フィールドの特定の解釈を選択することにつ
いて下記で論じる。
ンタリーブされた画素データを受け入れる。いくつかの
インタリーブ・フォーマットが必要である。このような
フォーマットのうちの１つを選択する際にはレジスタ・
プログラミングが使用され、この選択はブート時構成プ
ロセスの一部として行われる。ＲＡＭＤＡＣ２１は、プ
ログラム可能なインタリーブ係数を含む、ＡおよびＢと
呼ばれる２つの画素ポートを有する。この構成は、アニ
メーション用の二重バッファ演算に適応するものであ
る。この場合、他のすべての場合と同様に、インタリー
ブの選択は構成時に行われる。ポートＡまたはポートＢ
の選択は、ポートＡの窓属性フィールドを復号すること
によって行われる。４：１画素フォーマットおよび８／
２：１画素フォーマットでは、ポートＡおよびＢからＸ
フィールドが得られる。Ｘデータ・フィールドの内容
は、窓識別（ＷＩＤ）索引またはオーバレイ・カラーと
して解釈される。オーバレイ・カラーのケース、および
Ｘデータ・フィールドの特定の解釈を選択することにつ
いて下記で論じる。
【００１９】ＸフィールドがＷＩＤとして解釈されるケ
ースでは、窓ＩＤ（ＷＩＤ）は、画素源、たとえばポー
トＡまたはＢを選択し、画素を特定の色モデルに関連付
けるように働くＷＩＤルックアップ・テーブルへの索引
アドレスである。Ｘフィールドは、あらゆる画素の構成
要素であり、その内容は連続する画素間で異なる。した
がって、ポートおよび色モデルの選択は、個別の各画素
ごとに実行しなければならない。
ースでは、窓ＩＤ（ＷＩＤ）は、画素源、たとえばポー
トＡまたはＢを選択し、画素を特定の色モデルに関連付
けるように働くＷＩＤルックアップ・テーブルへの索引
アドレスである。Ｘフィールドは、あらゆる画素の構成
要素であり、その内容は連続する画素間で異なる。した
がって、ポートおよび色モデルの選択は、個別の各画素
ごとに実行しなければならない。
【００２０】前述のインタリーブ・フォーマットは、２
つの広いカテゴリに分割される。このカテゴリとは、単
一バッファ・インタリーブ・フォーマットおよび二重バ
ッファ・インタリーブ・フォーマットである。
つの広いカテゴリに分割される。このカテゴリとは、単
一バッファ・インタリーブ・フォーマットおよび二重バ
ッファ・インタリーブ・フォーマットである。
【００２１】２：１入力フォーマットおよび４／２：１
入力フォーマットでは、ポートＡから得たＸフィールド
が使用される。ポートＢからのＸフィールドは無視され
る。４：１入力フォーマットおよび８／２：１入力フォ
ーマットでは、各画素から得たＸフィールドが使用され
る。
入力フォーマットでは、ポートＡから得たＸフィールド
が使用される。ポートＢからのＸフィールドは無視され
る。４：１入力フォーマットおよび８／２：１入力フォ
ーマットでは、各画素から得たＸフィールドが使用され
る。
【００２２】Ｘフィールドは、ポートおよび色モデルの
選択を直接には制御しない。Ｘフィールドの下位５ビッ
トＸ［０４：００］の内容は、活動ＷＩＤ ＬＵＴのア
ドレスを構成する。下記では、活動ＷＩＤ ＬＵＴをＷ
ＩＤ［０５：００］と呼ぶ。ＷＩＤ［０５：００］は、
このアドレスに対応する位置に含まれ、ポートを実施し
下記の表１「色モデル・テーブル・データ入力符号」に
示した定義に従って色モデルの選択を制御する。
選択を直接には制御しない。Ｘフィールドの下位５ビッ
トＸ［０４：００］の内容は、活動ＷＩＤ ＬＵＴのア
ドレスを構成する。下記では、活動ＷＩＤ ＬＵＴをＷ
ＩＤ［０５：００］と呼ぶ。ＷＩＤ［０５：００］は、
このアドレスに対応する位置に含まれ、ポートを実施し
下記の表１「色モデル・テーブル・データ入力符号」に
示した定義に従って色モデルの選択を制御する。
【００２３】
【表１】
【００２４】画素表示順序付け 後述の各フォーマットでは、画素データ・ポート・ピン
群０は常に、あるクロックで画素ポートに入力されるす
べての画素の、画面上で見たときに１番左の画素を有す
る。各画素中のより大きな番号のビットは、画素のより
上位のビットであり、すなわち、色パレット・バイパス
用に選択されたときにＤＡＣ出力電圧のより大きな変化
をもたらす。
群０は常に、あるクロックで画素ポートに入力されるす
べての画素の、画面上で見たときに１番左の画素を有す
る。各画素中のより大きな番号のビットは、画素のより
上位のビットであり、すなわち、色パレット・バイパス
用に選択されたときにＤＡＣ出力電圧のより大きな変化
をもたらす。
【００２５】画素ポート信号 赤、緑、青画素入力および窓属性フィールド画素入力 ビデオ・データ入力と窓属性入力がある。議論を簡単に
するために、画素入力が、それぞれ４つの群からなるＡ
およびＢと呼ばれる２つのポートに分割されると仮定す
る。さらに、各群は、上部バイトと下部バイトに分割さ
れる。したがって、画素ポートは、群０ないし７に含ま
れる合計で１２８画素ビットを備える。表２はこの割り
当てを示す。
するために、画素入力が、それぞれ４つの群からなるＡ
およびＢと呼ばれる２つのポートに分割されると仮定す
る。さらに、各群は、上部バイトと下部バイトに分割さ
れる。したがって、画素ポートは、群０ないし７に含ま
れる合計で１２８画素ビットを備える。表２はこの割り
当てを示す。
【表２】
【００２６】下記では、画素ポートに到着するデータの
構成をインタリーブ・フォーマットと呼ぶ。ＲＡＭＤＡ
Ｃ２１は、ブート時に実行される構成レジスタ・プログ
ラミングによって選択される５つのインタリーブ・フォ
ーマットに適応する。５つのインタリーブ・フォーマッ
トについては下記で定義する。
構成をインタリーブ・フォーマットと呼ぶ。ＲＡＭＤＡ
Ｃ２１は、ブート時に実行される構成レジスタ・プログ
ラミングによって選択される５つのインタリーブ・フォ
ーマットに適応する。５つのインタリーブ・フォーマッ
トについては下記で定義する。
【００２７】サポートされる画素フォーマット 下記の節で各画素フォーマットを説明し図示する。直列
化画素ディテイルが、入力されたデータとのサイクル関
係を示すものではないことに留意されたい。画素フォー
マットは、ビデオ・フォーマット制御レジスタをプログ
ラムすることによって選択される。このレジスタの写像
を表３に示す。
化画素ディテイルが、入力されたデータとのサイクル関
係を示すものではないことに留意されたい。画素フォー
マットは、ビデオ・フォーマット制御レジスタをプログ
ラムすることによって選択される。このレジスタの写像
を表３に示す。
【表３】
【００２８】２：１−単一および二重バッファ・インタ
リーブ・フォーマット これらのフォーマットは、画素周波数ｆｐ≦１３５ＭＨ
ｚ、ＬＤ周波数ｆLD＝ｆｐ／２ＭＨｚで動作するときに
適用することができる。これらのフォーマットを図４お
よび５に示す。Ｘフィールドについては上記で説明し
た。
リーブ・フォーマット これらのフォーマットは、画素周波数ｆｐ≦１３５ＭＨ
ｚ、ＬＤ周波数ｆLD＝ｆｐ／２ＭＨｚで動作するときに
適用することができる。これらのフォーマットを図４お
よび５に示す。Ｘフィールドについては上記で説明し
た。
【００２９】４：１−単一バッファ・インタリーブ・フ
ォーマット このモードはｆｐ≦２２０ＭＨｚの場合に有効である。
ＬＤ周波数ｆLD＝ｆｐ／４ＭＨｚ。このフォーマットを
図５に示す。
ォーマット このモードはｆｐ≦２２０ＭＨｚの場合に有効である。
ＬＤ周波数ｆLD＝ｆｐ／４ＭＨｚ。このフォーマットを
図５に示す。
【００３０】４／２：１−単一および二重バッファ・イ
ンタリーブ・フォーマット このモードは、画素周波数ｆｐ≦１３５ＭＨｚで動作す
るときに適用することができる。ＬＤ周波数ｆLD＝ｆｐ
／２ＭＨｚ。このフォーマットを図６および７に示す。
ンタリーブ・フォーマット このモードは、画素周波数ｆｐ≦１３５ＭＨｚで動作す
るときに適用することができる。ＬＤ周波数ｆLD＝ｆｐ
／２ＭＨｚ。このフォーマットを図６および７に示す。
【００３１】８／２：１−単一バッファ・インタリーブ
・フォーマット このモードは、画素周波数ｆｐ≦２２０ＭＨｚで動作す
るときに適用することができる。ＬＤ周波数ｆLD＝ｆｐ
／４ＭＨｚ。このフォーマットを図８に示す。
・フォーマット このモードは、画素周波数ｆｐ≦２２０ＭＨｚで動作す
るときに適用することができる。ＬＤ周波数ｆLD＝ｆｐ
／４ＭＨｚ。このフォーマットを図８に示す。
【００３２】画素ポート・タイミング この設計は、ＬＤの位相関係として画素ポート・データ
を正しく入力させる回路を組み込んだものであり、画素
クロックは、ある種の限界間で変動する。この回路は、
垂直ブランキング間隔中、あるいは外部機構によって呼
び出されたときに、必要な内部調整を実行する。演算モ
ードは、レジスタ・プログラミングによって制御され
る。ＳＣ、ＬＤ、画素クロック、画素データのタイミン
グ関係を図１０ないし１２で指定する。
を正しく入力させる回路を組み込んだものであり、画素
クロックは、ある種の限界間で変動する。この回路は、
垂直ブランキング間隔中、あるいは外部機構によって呼
び出されたときに、必要な内部調整を実行する。演算モ
ードは、レジスタ・プログラミングによって制御され
る。ＳＣ、ＬＤ、画素クロック、画素データのタイミン
グ関係を図１０ないし１２で指定する。
【００３３】表４は、ＲＡＭＤＡＣが使用する様々な信
号を説明したものである。
号を説明したものである。
【表４】
【００３４】次に、図１３を参照すると分かるように、
本発明の画素ポートは、詳細が図１４ないし２１に関し
て記載されているインタリーブ・フォーマット回路５１
と、マルチプレクサ５３（ＭＰＸ１）と、パイプライン
・レジスタ５５（Ｄ ＲＥＧ）と、マルチプレクサ５７
（ＭＰＸ２）と、シフト・レジスタ５９（ＳＨＩＦＴＲ
ＥＧ）を使用して実施することができる。
本発明の画素ポートは、詳細が図１４ないし２１に関し
て記載されているインタリーブ・フォーマット回路５１
と、マルチプレクサ５３（ＭＰＸ１）と、パイプライン
・レジスタ５５（Ｄ ＲＥＧ）と、マルチプレクサ５７
（ＭＰＸ２）と、シフト・レジスタ５９（ＳＨＩＦＴＲ
ＥＧ）を使用して実施することができる。
【００３５】図１３は、同時に与えられたビデオ画素を
単一画素の直列ストリームに変換する際に使用される信
号および要素の流れを示す。この場合、様々なインタリ
ーブ・フォーマットへの適応が施され、二重バッファ・
モードでのディスプレイ・バッファの選択が行われる。
単一画素の直列ストリームに変換する際に使用される信
号および要素の流れを示す。この場合、様々なインタリ
ーブ・フォーマットへの適応が施され、二重バッファ・
モードでのディスプレイ・バッファの選択が行われる。
【００３６】画素は、インタリーブ・フォーマット回路
ブロック５１のフレーム・バッファ・メモリから、許可
されたいくつかの並列フォーマットで受信される。これ
らのフォーマットは図４ないし９に記載されている。イ
ンタリーブ・フォーマット回路ブロック５１は、インタ
リーブを解除する作業を実行し、その出力で完全な３２
ビット画素を提供する。
ブロック５１のフレーム・バッファ・メモリから、許可
されたいくつかの並列フォーマットで受信される。これ
らのフォーマットは図４ないし９に記載されている。イ
ンタリーブ・フォーマット回路ブロック５１は、インタ
リーブを解除する作業を実行し、その出力で完全な３２
ビット画素を提供する。
【００３７】インタリーブ・フォーマット回路ブロック
は、それぞれ、着信データを処理して１つの画素を組み
立てる、８つのサブブロックを使用する。これらのブロ
ックを備える回路は、それぞれ、画素０ないし７に関す
る、図１４ないし２１に示されている。これらの回路
は、同じではないが、共通の要素を有することに留意さ
れたい。この要素とは、画素０ないし３に関する図中の
フリップフロップＭ２、フリップフロップＭ３Ｂ、フリ
ップフロップＭ３Ｃと、画素４ないし７に関する図中の
フリップフロップＭ２、Ｍ３Ａ、Ｍ３Ｂである（符号は
異なるが、機能は同じである）。これらの要素は、時間
多重化インタリーブ・フォーマット４／２：１および８
／２：１を取り扱う。図２２は、４／２：１ケースでの
画素０回路の動作を示す。このケースは、ＬＤおよびＬ
Ｄ／２の周期を除くあらゆる点で残りのケースと同じで
ある。図２２は、それぞれ、半分の画素情報を含む２Ｌ
Ｄクロック・サイクルから完全な３２ビット画素をアセ
ンブルする方法を示す。４／２：１インタリーブ・フォ
ーマットまたは８／２：１インタリーブ・フォーマット
を選択すると、ビデオ・フォーマット制御レジスタのビ
ット１が論理１にセットされる。このレベルでは、マル
チプレクサＭ４がフリップフロップＭ３Ｂの出力をシフ
ト・レジスタＭ５に渡す。これは、画素の下半分であ
り、画素のＧＲＥＥＮ成分とＲＥＤ成分とを備える。フ
リップフロップＭ３Ｃの出力もシフト・レジスタＭ５に
接続される。この接続によって、画素のＸ成分とＢＬＵ
Ｅ成分とを備える画素の上半分が搬送される。画素０を
２：１インタリーブ・フォーマットおよび４：１インタ
リーブ・フォーマットで組み立てる方法はタイミング図
には記載されていない。このことについて次のパラグラ
フで論じる。
は、それぞれ、着信データを処理して１つの画素を組み
立てる、８つのサブブロックを使用する。これらのブロ
ックを備える回路は、それぞれ、画素０ないし７に関す
る、図１４ないし２１に示されている。これらの回路
は、同じではないが、共通の要素を有することに留意さ
れたい。この要素とは、画素０ないし３に関する図中の
フリップフロップＭ２、フリップフロップＭ３Ｂ、フリ
ップフロップＭ３Ｃと、画素４ないし７に関する図中の
フリップフロップＭ２、Ｍ３Ａ、Ｍ３Ｂである（符号は
異なるが、機能は同じである）。これらの要素は、時間
多重化インタリーブ・フォーマット４／２：１および８
／２：１を取り扱う。図２２は、４／２：１ケースでの
画素０回路の動作を示す。このケースは、ＬＤおよびＬ
Ｄ／２の周期を除くあらゆる点で残りのケースと同じで
ある。図２２は、それぞれ、半分の画素情報を含む２Ｌ
Ｄクロック・サイクルから完全な３２ビット画素をアセ
ンブルする方法を示す。４／２：１インタリーブ・フォ
ーマットまたは８／２：１インタリーブ・フォーマット
を選択すると、ビデオ・フォーマット制御レジスタのビ
ット１が論理１にセットされる。このレベルでは、マル
チプレクサＭ４がフリップフロップＭ３Ｂの出力をシフ
ト・レジスタＭ５に渡す。これは、画素の下半分であ
り、画素のＧＲＥＥＮ成分とＲＥＤ成分とを備える。フ
リップフロップＭ３Ｃの出力もシフト・レジスタＭ５に
接続される。この接続によって、画素のＸ成分とＢＬＵ
Ｅ成分とを備える画素の上半分が搬送される。画素０を
２：１インタリーブ・フォーマットおよび４：１インタ
リーブ・フォーマットで組み立てる方法はタイミング図
には記載されていない。このことについて次のパラグラ
フで論じる。
【００３８】前述のように、フォーマット回路はそれぞ
れ異なる。これらは、簡単な回路を使用して複雑に見え
る作業を実施する設計のためである。この作業は、時間
多重化要件を満たすだけでなく、単一バッファ演算およ
び二重バッファ演算と時間多重化されないモードに適応
するように着信データを再構成することである。これは
すべて、様々な着信画素群を適当なインタリーブ・フォ
ーマット回路に経路指定することによって行われる。こ
の経路指定を図２３に示す。
れ異なる。これらは、簡単な回路を使用して複雑に見え
る作業を実施する設計のためである。この作業は、時間
多重化要件を満たすだけでなく、単一バッファ演算およ
び二重バッファ演算と時間多重化されないモードに適応
するように着信データを再構成することである。これは
すべて、様々な着信画素群を適当なインタリーブ・フォ
ーマット回路に経路指定することによって行われる。こ
の経路指定を図２３に示す。
【００３９】図１３に戻ると分かるように、インタリー
ブ・フォーマット回路の出力の一部は、２つのブロック
に渡される。Ｄ ＲＥＧ５５と呼ばれるこれらのブロッ
クのうちの第１ブロックは、パイプライン・レジスタに
過ぎない。このブロックは、インタリーブ・フォーマッ
ト回路からＰ０ないしＰ７を受け入れる。第２ブロック
のマルチプレクサ５３をＭＰＸ１と呼ぶ。このブロック
はＰ０ないしＰ３を受け入れる。マルチプレクサＭＰＸ
１は、システムが２：１二重バッファ・モードで動作す
るときに適当なバッファを選択するために使用される。
このマルチプレクサは、ビデオ・フォーマット制御レジ
スタのビット１および０と、Ｐ０およびＰ１のＸ成分の
ビット番号５によって制御される。二重バッファ・モー
ドをイネーブルし、あるいはディスエーブルするユーザ
制御レジスタのビット２の接続は図示されていない。こ
のような信号の組み合わされた動作は下記の通りであ
る。二重バッファ・モードがイネーブルであり（ユーザ
制御レジスタ）、２：１モードが選択されており（ビデ
オ・フォーマット制御レジスタ）、（たとえば）Ｐ０の
Ｘ成分のビット５が１である場合、このマルチプレクサ
はＰ２、すなわちバッファＢのＰ０を渡す。ビット５が
１ではなく０である場合、マルチプレクサはバッファＡ
からのＰ０を渡す。二重バッファモードを選択せず、あ
るいは２：１モードを選択しなかった場合、マルチプレ
クサはＰ０およびＰ１を渡す。
ブ・フォーマット回路の出力の一部は、２つのブロック
に渡される。Ｄ ＲＥＧ５５と呼ばれるこれらのブロッ
クのうちの第１ブロックは、パイプライン・レジスタに
過ぎない。このブロックは、インタリーブ・フォーマッ
ト回路からＰ０ないしＰ７を受け入れる。第２ブロック
のマルチプレクサ５３をＭＰＸ１と呼ぶ。このブロック
はＰ０ないしＰ３を受け入れる。マルチプレクサＭＰＸ
１は、システムが２：１二重バッファ・モードで動作す
るときに適当なバッファを選択するために使用される。
このマルチプレクサは、ビデオ・フォーマット制御レジ
スタのビット１および０と、Ｐ０およびＰ１のＸ成分の
ビット番号５によって制御される。二重バッファ・モー
ドをイネーブルし、あるいはディスエーブルするユーザ
制御レジスタのビット２の接続は図示されていない。こ
のような信号の組み合わされた動作は下記の通りであ
る。二重バッファ・モードがイネーブルであり（ユーザ
制御レジスタ）、２：１モードが選択されており（ビデ
オ・フォーマット制御レジスタ）、（たとえば）Ｐ０の
Ｘ成分のビット５が１である場合、このマルチプレクサ
はＰ２、すなわちバッファＢのＰ０を渡す。ビット５が
１ではなく０である場合、マルチプレクサはバッファＡ
からのＰ０を渡す。二重バッファモードを選択せず、あ
るいは２：１モードを選択しなかった場合、マルチプレ
クサはＰ０およびＰ１を渡す。
【００４０】パイプライン・レジスタＤ ＲＥＧの出力
は、前のパラグラフで説明したのと同様に処理される。
しかし、この例では、マルチプレクサＭＰＸ２が４／
２：１二重バッファ・モードを取り扱う。このマルチプ
レクサの制御は、前述の制御と同様であるが、２：１モ
ードではなく（ビデオ・フォーマット制御レジスタから
の）４／２：１モードが修飾子の一部を形成する。
は、前のパラグラフで説明したのと同様に処理される。
しかし、この例では、マルチプレクサＭＰＸ２が４／
２：１二重バッファ・モードを取り扱う。このマルチプ
レクサの制御は、前述の制御と同様であるが、２：１モ
ードではなく（ビデオ・フォーマット制御レジスタから
の）４／２：１モードが修飾子の一部を形成する。
【００４１】回路の最後の要素は、Ｐ０ないしＰ７を同
時に受信し、図中のＰ０が占める位置から順に、１画素
クロック当たり１つの３２ビット画素からなる直列出力
を生成するシフト・レジスタである。これは、レジスタ
を占める最も小さな番号の画素の方向へのデバイス・シ
フトである。レジスタは、８つのレベルを有するものと
して示されているが、常に８つの画素をシフトさせるわ
けではない。実際は、８つの画素がシフトされるのは８
／２：１モードだけである。４：１モードおよび４／
２：１モード（単一バッファおよび二重バッファ）では
４つの画素がシフトされ、２：１モードでは２つの画素
がシフトされる。このような深さの変動は、特殊な制御
回路ではなく、ＬＤ／ｎによって駆動されるＰＡＲ（Ａ
ＬＬＥＬ）ＬＯＡＤクロックの性質によるものである。
ＬＤ／ｎを生成する回路は図示していないが、その動作
を下記に説明する。ビデオ・フォーマット制御レジスタ
のビット１および０の状態は、８／２：１モードまたは
４／２：１モードのときに入力ＬＤを２で除するように
働くディバイダを制御する。２：１モードまたは４：１
モードでは、ＬＤは変更されず、単に出力ＬＤ／ｎに渡
される。この回路の効果は、その出力ＬＤ／ｎの周期
を、ｍ個の画素（ｍはインタリーブ係数に等しい）が占
める周期に等しくすることである。
時に受信し、図中のＰ０が占める位置から順に、１画素
クロック当たり１つの３２ビット画素からなる直列出力
を生成するシフト・レジスタである。これは、レジスタ
を占める最も小さな番号の画素の方向へのデバイス・シ
フトである。レジスタは、８つのレベルを有するものと
して示されているが、常に８つの画素をシフトさせるわ
けではない。実際は、８つの画素がシフトされるのは８
／２：１モードだけである。４：１モードおよび４／
２：１モード（単一バッファおよび二重バッファ）では
４つの画素がシフトされ、２：１モードでは２つの画素
がシフトされる。このような深さの変動は、特殊な制御
回路ではなく、ＬＤ／ｎによって駆動されるＰＡＲ（Ａ
ＬＬＥＬ）ＬＯＡＤクロックの性質によるものである。
ＬＤ／ｎを生成する回路は図示していないが、その動作
を下記に説明する。ビデオ・フォーマット制御レジスタ
のビット１および０の状態は、８／２：１モードまたは
４／２：１モードのときに入力ＬＤを２で除するように
働くディバイダを制御する。２：１モードまたは４：１
モードでは、ＬＤは変更されず、単に出力ＬＤ／ｎに渡
される。この回路の効果は、その出力ＬＤ／ｎの周期
を、ｍ個の画素（ｍはインタリーブ係数に等しい）が占
める周期に等しくすることである。
【００４２】本明細書には、前述の本発明に関する他の
情報を含む明細書が付録１、２、３として添付されてい
る。
情報を含む明細書が付録１、２、３として添付されてい
る。
【図１】 本発明を使用することができる６４ビット・
フレーム・バッファ・メモリを有するシステムを示すブ
ロック図である。
フレーム・バッファ・メモリを有するシステムを示すブ
ロック図である。
【図２】 本発明を使用することができる１２８ビット
・フレーム・バッファ・メモリを有するシステムを示す
ブロック図である。
・フレーム・バッファ・メモリを有するシステムを示す
ブロック図である。
【図３】 本発明による画素データ・ハードウェアの時
間多重化を使用するＲＡＭＤＡＣの詳細なブロック図で
ある。
間多重化を使用するＲＡＭＤＡＣの詳細なブロック図で
ある。
【図４】 ２：１単一バッファ・インタリーブ画素フォ
ーマットを示すタイミング図である。
ーマットを示すタイミング図である。
【図５】 ２：１二重バッファ・インタリーブ画素フォ
ーマットを示すタイミング図である。
ーマットを示すタイミング図である。
【図６】 ４：１単一バッファ・インタリーブ画素フォ
ーマットを示すタイミング図である。
ーマットを示すタイミング図である。
【図７】 ４／２：１単一バッファ・インタリーブ画素
フォーマットを示すタイミング図である。
フォーマットを示すタイミング図である。
【図８】 ４／２：１二重バッファ・インタリーブ画素
フォーマットを示すタイミング図である。
フォーマットを示すタイミング図である。
【図９】 ８／２：１単一バッファ・インタリーブ画素
フォーマットを示すタイミング図である。
フォーマットを示すタイミング図である。
【図１０】 画素ポートに関するタイミングを示すタイ
ミング図である。
ミング図である。
【図１１】 画素ポートへのＳＣ画素クロック入力を示
す図である。
す図である。
【図１２】 画素ポート・タイミングの詳細を示す図１
０に類似のタイミング図である。
０に類似のタイミング図である。
【図１３】 本発明による画素ポート入力レジスタおよ
び直列化の実施態様の回路図である。
び直列化の実施態様の回路図である。
【図１４】 画素０に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図１５】 画素１に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図１６】 画素２に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図１７】 画素３に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図１８】 画素４に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図１９】 画素５に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図２０】 画素６に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図２１】 画素７に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図２２】 画素０に関する画素ポート・インタリーブ
・フォーマット回路を示す図である。
・フォーマット回路を示す図である。
【図２３】 インタリーブ・フォーマット回路５１経路
指定テーブルを示す図である。
指定テーブルを示す図である。
１１ メモリ １２ ホストＣＰＵ １３ ホスト・バス １４ レンダリング制御装置 １５ａ、１５ｂ、１５ｃ、１５ｄ フレーム・バッファ
・メモリ ２５ モニタ２５
・メモリ ２５ モニタ２５
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５３０ 9377−5Ｈ Ｇ０９Ｇ 5/36 ５３０Ｊ (72)発明者 アレックス・エヌ・コルツォフ アメリカ合衆国 94965 カリフォルニア 州・ソーサリト・セントラル アヴェニ ュ・６ (72)発明者 デビッド・シイ・キーレット アメリカ合衆国 94067 カリフォルニア 州・サニーヴェイル・モーニングサイド ドライブ・1205
Claims (22)
- 【請求項１】 ＲＡＭＤＡＣによって使用されるフレー
ム・バッファからの画素データを表示装置上で表示でき
るように多重化する装置であって、 ａ）フレーム・バッファに結合し、インタリーブされた
画素データを受け取るインタリーブ・フォーマット回路
と、 ｂ）前記インタリーブ・フォーマット回路に結合され、
受け取ったインタリーブ画素データの所定の部分を処理
し、前記ＲＡＭＤＡＣが処理すべき画素データを生成す
る論理回路とを備えることを特徴とする装置。 - 【請求項２】 前記インタリーブ・フォーマット回路
が、前記フレーム・バッファによって実行されたインタ
リーブを解除し、前記フレーム・バッファから受け取っ
た前記画素データを対応する数組の画素データとして組
み立てる回路を含むことを特徴とする請求項１に記載の
装置。 - 【請求項３】 前記解除し・組み立てる回路が、所定数
のビットで形成された完全な画素を生成するように、協
働して動作する複数のサブブロックを形成するように結
合された数組のレジスタおよびマルチプレクサを備える
ことを特徴とする請求項２に記載の装置。 - 【請求項４】 前記サブブロックのうちの所定のサブブ
ロックが、前記フレーム・バッファによって実行された
インタリーブ・フォーマットを定義する信号を受け取る
ことを特徴とする請求項３に記載の装置。 - 【請求項５】 インタリーブされた画素データが、 ２：１単一バッファ・インタリーブ・フォーマット、 ２：１二重バッファ・インタリーブ・フォーマット、 ４：１単一バッファ・インタリーブ・フォーマット、 ４／２：１単一バッファ・インタリーブ・フォーマッ
ト、 ４／２：１二重バッファ・インタリーブ・フォーマッ
ト、 ８／２：１単一バッファ・インタリーブ・フォーマット
のうちの１つであることを特徴とする請求項１に記載の
装置。 - 【請求項６】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＡ（１５：００）を受け取る
第１のレジスタと、 前記画素データのビットＰＡ（３１：１６）を受け取る
第２のレジスタと、 前記画素データのビットＰＡ（１５：００）を受け取る
第３のレジスタと、 前記第１のレジスタに結合された第４のレジスタと、 前記第２および第３のレジスタに結合されたマルチプレ
クサと、 前記第４のレジスタおよび前記マルチプレクサに結合さ
れた第５のレジスタとを備えることを特徴とする請求項
３に記載の装置。 - 【請求項７】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＡ（３１：２４）を受け取る
第１のレジスタと、 前記画素データのビットＰＡ（６３：３２）を受け取る
第２のレジスタと、 前記画素データのビットＰＡ（３１：２４）を受け取る
第３のレジスタと、 前記第１のレジスタに結合された第４のレジスタと、 前記第２、第３、第４のレジスタに結合されたマルチプ
レクサと、 前記マルチプレクサに結合された第５のレジスタとを備
えることを特徴とする請求項３に記載の装置。 - 【請求項８】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＡ（４７：３２）を受け取る
第１のレジスタと、 前記画素データのビットＰＢ（３１：００）を受け取る
第２のレジスタと、 前記画素データのビットＰＡ（４７：３２）を受け取る
第３のレジスタと、 前記第１のレジスタに結合された第４のレジスタと、 前記第２、第３、第４のレジスタに結合されたマルチプ
レクサと、 前記マルチプレクサに結合された第５のレジスタとを備
えることを特徴とする請求項３に記載の装置。 - 【請求項９】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＡ（６３：４８）を受け取る
第１のレジスタと、 前記画素データのビットＰＢ（６３：３２）を受け取る
第２のレジスタと、 前記画素データのビットＰＡ（６３：４８）を受け取る
第３のレジスタと、 前記第１のレジスタに結合された第４のレジスタと、 前記第２、第３、第４のレジスタに結合されたマルチプ
レクサと、 前記マルチプレクサに結合された第５のレジスタとを備
えることを特徴とする請求項３に記載の装置。 - 【請求項１０】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＢ（１５：００）を受け取る
第１のレジスタと、 前記画素データのビットＰＢ（１５：００）を受け取る
第２のレジスタと、 前記第１のレジスタに結合された第３のレジスタと、 前記第２のレジスタおよび第３のレジスタに結合された
第４のレジスタとを備えることを特徴とする請求項３に
記載の装置。 - 【請求項１１】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＢ（３１：１６）を受け取る
第１のレジスタと、 前記画素データのビットＰＢ（３１：１６）を受け取る
第２のレジスタと、 前記第１のレジスタに結合された第３のレジスタと、 前記第２および第３のレジスタに結合された第４のレジ
スタとを備えることを特徴とする請求項３に記載の装
置。 - 【請求項１２】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＢ（４７：３２）を受け取る
第１のレジスタと、 前記画素データのビットＰＢ（４７：３２）を受け取る
第２のレジスタと、 前記第１のレジスタに結合された第３のレジスタと、 前記第２のレジスタおよび第３のレジスタに結合された
第４のレジスタとを備えることを特徴とする請求項３に
記載の装置。 - 【請求項１３】 前記受け取った画素データが、それぞ
れ、６４ビットを含む、２つのセットに分割された１２
８画素ビットを備え、前記第１のセット中のビットがＰ
Ａ（６３：００）として指定され、前記第２のセット中
のビットがＰＢ（６３：００）として定義され、前記１
つのサブブロックが、 前記画素データのビットＰＢ（６３：４８）を受け取る
第１のレジスタと、 前記画素データのビットＰＢ（６３：４８）を受け取る
第２のレジスタと、 前記第１のレジスタに結合された第３のレジスタと、 前記第２のレジスタおよび第３のレジスタに結合された
第４のレジスタとを備えることを特徴とする請求項３に
記載の装置。 - 【請求項１４】 前記処理手段が、 前記インタリーブ・フォーマット回路に結合された第１
のマルチプレクサと、 前記第１のマルチプレクサおよび前記インタリーブ・フ
ォーマット回路に結合されたパイプライン・レジスタ
と、 パイプライン・レジスタに結合された第２のマルチプレ
クサと、 前記パイプライン・レジスタおよび前記第２のマルチプ
レクサに結合されたシフト・レジスタとを備えることを
特徴とする請求項１に記載の装置。 - 【請求項１５】 前記インタリーブ・フォーマット回路
が、前記フレーム・バッファから受信した前記画素デー
タを対応する数組の画素データとしてアセンブルし、前
記第１のマルチプレクサが、第１組の前記画素データが
前記第１のマルチプレクサへの第１の選択可能な入力と
なり、第２組の前記画素データが前記第１のマルチプレ
クサへの第２の選択可能な入力となり、第３組の前記画
素データが前記第１のマルチプレクサへの第３の選択可
能な入力となり、第４組の前記画素データが前記第１の
マルチプレクサへの第４の選択可能な入力となるように
前記インタリーブ・フォーマット回路に結合されること
を特徴とする請求項１４に記載の装置。 - 【請求項１６】 前記パイプライン・レジスタが、前記
第１のマルチプレクサからの選択された第１および第２
の出力を第１および第２の入力として受け取るために前
記第１のマルチプレクサに結合され、かつ第３の入力と
して前記第３組の画素データを受け取り、 第４の入力として前記第４組の画素データを受け取り、 第５の入力として第５組の画素データを受け取り、 第６の入力として第６組の画素データを受け取り、 第７の入力として第７組の画素データを受け取り、 第８の入力として第８組の画素データを受け取るために
前記インタリーブ・フォーマット回路に結合されること
を特徴とする請求項１５に記載の装置。 - 【請求項１７】 前記第２のマルチプレクサが、第１の
選択可能な入力として前記パイプライン・レジスタから
の前記第１組ないし第４組の画素データ出力を受け取
り、第２の選択可能な入力として前記パイプライン・レ
ジスタから出力された前記第５ないし第８組の画素デー
タを受け取るために前記パイプライン・レジスタに結合
されることを特徴とする請求項１６に記載の装置。 - 【請求項１８】 前記シフト・レジスタが、前記シフト
・レジスタへの第１組ないし第４組の画素データ入力が
前記第２のマルチプレクサの選択された出力となるよう
に前記マルチプレクサに結合され、前記シフト・レジス
タが、前記シフト・レジスタへの第５組ないし第８組の
画素データ入力が前記パイプライン・レジスタからの第
５組ないし第８組の画素データ出力となるようにパイプ
ライン・レジスタに結合されることを特徴とする請求項
１７に記載の装置。 - 【請求項１９】 ＲＡＭＤＡＣによって使用されるフレ
ーム・バッファからの画素データを表示装置上で表示で
きるように多重化する方法であって、 ａ）前記フレーム・バッファによって実行されたインタ
リーブを解除し、前記フレーム・バッファから受け取っ
た前記画素データを対応する数組の画素データとして組
み立てるステップと、 ｂ）受信したインタリーブ画素データの所定の部分を処
理し、前記ＲＡＭＤＡＣが処理すべき画素データを生成
するステップとを含むことを特徴とする方法。 - 【請求項２０】 前記解除しおよび組み立てることによ
って、それぞれ、所定数のビットで形成された、複数の
完全な画素セットが生成されることを特徴とする請求項
１９に記載の方法。 - 【請求項２１】 前記解除しおよび組み立てることによ
って、第１組ないし第８組の完全な画素データが生成さ
れることを特徴とする請求項２０に記載の方法。 - 【請求項２２】 前記処理ステップが、 前記第１組ないし第４組の画素データから第１組および
第２組の画素データを選択する第１の選択ステップと、 前記第１組および第２組の選択された画素データならび
に前記第３組ないし第８組の画素データを渡すステップ
と、 一方では前記第１組ないし第４組の画素データから、他
方では前記第５組ないし第８組の画素データから、第１
組ないし第４組の前記画素データを選択する第２の選択
ステップと、 前記選択された第２組の画素データを第１組ないし第４
組の画素データおよび前記第５組ないし第８組の画素デ
ータとして渡すステップとを含むことを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/408272 | 1995-03-21 | ||
| US08/408,272 US5696534A (en) | 1995-03-21 | 1995-03-21 | Time multiplexing pixel frame buffer video output |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106270A true JPH09106270A (ja) | 1997-04-22 |
| JP3828196B2 JP3828196B2 (ja) | 2006-10-04 |
Family
ID=23615588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08992096A Expired - Fee Related JP3828196B2 (ja) | 1995-03-21 | 1996-03-21 | 画素フレーム・バッファ・ビデオ出力の時間多重化装置または方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5696534A (ja) |
| EP (1) | EP0734008B1 (ja) |
| JP (1) | JP3828196B2 (ja) |
| DE (1) | DE69629070T2 (ja) |
| SG (1) | SG77557A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020901A (en) * | 1997-06-30 | 2000-02-01 | Sun Microsystems, Inc. | Fast frame buffer system architecture for video display system |
| US7616200B1 (en) | 1998-06-12 | 2009-11-10 | 3Dlabs Inc. Ltd. | System for reducing aliasing on a display device |
| US6157393A (en) * | 1998-07-17 | 2000-12-05 | Intergraph Corporation | Apparatus and method of directing graphical data to a display device |
| WO2000004436A1 (en) | 1998-07-17 | 2000-01-27 | Intergraph Corporation | Graphics processing with transcendental function generator |
| US6577316B2 (en) | 1998-07-17 | 2003-06-10 | 3Dlabs, Inc., Ltd | Wide instruction word graphics processor |
| US6459453B1 (en) | 1998-07-17 | 2002-10-01 | 3Dlabs Inc. Ltd. | System for displaying a television signal on a computer monitor |
| WO2000004496A1 (en) | 1998-07-17 | 2000-01-27 | Intergraph Corporation | Graphics processor with texture memory allocation system |
| US6518971B1 (en) | 1998-07-17 | 2003-02-11 | 3Dlabs Inc. Ltd. | Graphics processing system with multiple strip breakers |
| US6480913B1 (en) | 1998-07-17 | 2002-11-12 | 3Dlabs Inc. Led. | Data sequencer with MUX select input for converting input data stream and to specific output data stream using two exclusive-or logic gates and counter |
| US6476816B1 (en) | 1998-07-17 | 2002-11-05 | 3Dlabs Inc. Ltd. | Multi-processor graphics accelerator |
| WO2000004495A1 (en) | 1998-07-17 | 2000-01-27 | Intergraph Corporation | System for processing vertices from a graphics request stream |
| US6674440B1 (en) | 1999-04-05 | 2004-01-06 | 3Dlabs, Inc., Inc. Ltd. | Graphics processor for stereoscopically displaying a graphical image |
| US6573901B1 (en) | 2000-09-25 | 2003-06-03 | Seiko Epson Corporation | Video display controller with improved half-frame buffer |
| US7877752B2 (en) * | 2005-12-14 | 2011-01-25 | Broadcom Corp. | Method and system for efficient audio scheduling for dual-decode digital signal processor (DSP) |
| US20090276096A1 (en) * | 2008-05-02 | 2009-11-05 | Carrier Corporation | Device and method for controlling a display using a virtual display buffer |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4704605A (en) * | 1984-12-17 | 1987-11-03 | Edelson Steven D | Method and apparatus for providing anti-aliased edges in pixel-mapped computer graphics |
| US4827255A (en) * | 1985-05-31 | 1989-05-02 | Ascii Corporation | Display control system which produces varying patterns to reduce flickering |
| US4769632A (en) * | 1986-02-10 | 1988-09-06 | Inmos Limited | Color graphics control system |
| EP0316424A1 (en) * | 1987-05-18 | 1989-05-24 | Hughes Aircraft Company | Raster image generator |
| US4894653A (en) * | 1988-06-24 | 1990-01-16 | Hughes Aircraft Company | Method and apparatus for generating video signals |
| CA2044558C (en) * | 1990-07-09 | 1995-06-13 | David M. Smith | Methods and apparatus for cymk-rgb ramdac |
| JPH04192828A (ja) * | 1990-11-27 | 1992-07-13 | Fujitsu Ltd | ワードインタリーブ方式における同期方式 |
| US5251298A (en) * | 1991-02-25 | 1993-10-05 | Compaq Computer Corp. | Method and apparatus for auxiliary pixel color management using monomap addresses which map to color pixel addresses |
| US5230064A (en) * | 1991-03-11 | 1993-07-20 | Industrial Technology Research Institute | High resolution graphic display organization |
| EP0588481A1 (en) * | 1992-08-17 | 1994-03-23 | American Microsystems, Incorporated | Bond pad layouts for integrated circuit semiconductor dies and forming methods |
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-
1995
- 1995-03-21 US US08/408,272 patent/US5696534A/en not_active Expired - Lifetime
-
1996
- 1996-03-14 DE DE69629070T patent/DE69629070T2/de not_active Expired - Fee Related
- 1996-03-14 EP EP96301744A patent/EP0734008B1/en not_active Expired - Lifetime
- 1996-03-20 SG SG1996006589A patent/SG77557A1/en unknown
- 1996-03-21 JP JP08992096A patent/JP3828196B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3828196B2 (ja) | 2006-10-04 |
| DE69629070T2 (de) | 2004-04-15 |
| DE69629070D1 (de) | 2003-08-21 |
| US5696534A (en) | 1997-12-09 |
| SG77557A1 (en) | 2001-01-16 |
| EP0734008A1 (en) | 1996-09-25 |
| EP0734008B1 (en) | 2003-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |