JPS58134685A - グラフイツクデイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ドツトパターンのグラフィックビデオラＡ（
ＧｒａｐｈｉＱ　　’Ｖｉｄｅｏ　　ＲＡＭ）への高速
転送を可能（ニしたグラフィックディスプレイ装置（；
関する。

一般（＝、グラフィックディスプレイ装置は、文字、記
号廃び図形亭を表わすコード（以Ｆ、申に文字コードと
呼ぶ）（＝対応するドツトパターンが記憶されたキャフ
グタジエネレータと、ＣＲＴの一画面分に対応する４隋
を有するグラフィックビデオラムを備えており、文字を
表示する際は、ＯＰＵにより文字コードに対応するドツ
トパターンがキャラクタジェネレータから読み出されて
グラフィックビデオラムに書考込まれ、グラフィックビ
デオラムのデータがＣＲＴ　：１ントローラにて読み出
されて並直列変換された後、ビデオ増幅器を介してＯＲ
Ｔに供給されることにより、文字が表示される。

ところで、ＯＲＴ画面上に漢字を表示するシステムＣ二
おいては、一般にそのドツトパターンか第１丙に示すよ
うに１６Ｘ１６ビツトで構成されており、キャ）ゲタジ
ェネレータは通常、第１図の左半分の８×１６ビツトの
、、：、データを格納するＲＯＭ＆１’ｉＪ’＋Ｍ）８
　Ｘ　１６　ｅｙ［Ｆ（Ｄｆ−９鵜納“６ＲＯＭの２つ
のＲＯＭより：構成され、同一アドレスＣニドットパタ
ーンの対辺、存すデータが書六込まれている。しかしな
がら、’ＯＰＵは一般に８ピツト処）Ｔｌｌを行なうの
で、従来、キャラクタジェネレータからドツトパターン
の一行分１６ビツトのデ込む（二は、先ず、ＯＰＵによ
り、第１図の左半分の８ピツトのデータを読み出してグ
ラフィックビデオラム（二書き込み、続いて、右半分の
８ピツトのデータを読み出しグラフィ７クビデオラムに
書食込んでいた。このため、高速のデータ人示が甥求さ
れるシステムにおいては、このような従来の方式は処理
時間がかかり過ぎ問題となっていた。

本発明は断る点に鑑み、ＣＰ　Ｕを２個使用し、このＯ
ＰＵを同一プログラムにて並列動作させることＣ二より
、キャラクタジェネレータ（：記憶されているドツトパ
ターンの左半分のデータ及び右半分のデータを各々グラ
フィックビデオラムの偶数アドレス側及び奇数アドレス
側（−同時に転送すると共に、−万のＯＰＵでグラフィ
ックビデオラム１５１□・ の偶数アドレス側及び奇数アドレス側を別々にア：・：
：。

グセスできるよ１う（二しまた新規なグラフィックディ
スプレイ装＃ｉ供でるものである。

以下、本発明を図面を参照しながら説明する。

第２因は、本発明の実施例を示すブロックＮであり、（
１１は各文字コードに対応するドツトパターンの左半分
のデータが記憶されているＲＯＭ（１ａ）と右半分のデ
ータが記憶されているＲＯＭ（１１３）より構成され、
同一アドレスにドツトパターンの対をなすデータが一肴
舞込まれているキャラクタジェネレータ、（２１はＣＲ
Ｔの一画面分の容量を有しドツトパターン等の表示デー
タを記憶するグラフィックビデオラムであり、指定され
るアドレスに対して、偶数アドレス側（２ａ）と奇数ア
ドレス側（２ｂ）の２つの部分より構成スれている。さ
らに（３）及び（４）はキャラクタジェネレータ（１）
のドツトパターンガータをグラフィックビデオラム（２
１Ｃ二転送したり、グラフィックビデオラム（２１ヲア
クセスする等の各種制御を行なうＣＰＵ、（５）は０’
ＰＵ（３１及び（４）の各グロック入力端子φ（＝基準
クロックを供給する基皐発振器、（６）はグラフィック
ビデオラム（２１のデータの読み出しを制御するＯＲ’
ｒｊ７　）ローラ、ｆ７１ハａ　Ｐ　Ｕ（３１側のアド
レスバスとＯＲＴコントローラ（６）側のアドレスバス
を切換え、いずれかのアドレスバスなグラフィックビデ
オラム（２１に接続するマルチプレクサ、１世はグラフ
ィックビデオラム１２１から０ｆ（Ｔコントａ−ラ（６
）（二より読み出された並列データを直列データに変換
する２つのシフトレジスタ（８ａ）及び（８ｂ）よりな
る並直列変換器、（９）は並直列変換器（８１の出力が
ビデオ増幅器ｆ１０１を介して供給される０ＲＴｌ′１
１１は端子ＡＯ１Ａ１及び端子ＢＯ，Ｂ１に入力される
信号を出力端子ｙｎ、Ｙｌに選択切換して導出し、出力
にてグラフィッグビデオラ・ム（３１の書Ａ込みを制御
するマルチプレクサ、１１邊はマルチプレクサの切換制
御を行なうと共に０ＰＵ１４１をデータ、バスから切り
離すよう制御するフジツブフロップ、Ｍ、＋＋４１．１
１５１はデータバス（二設けられたゲート回路、＋１６
１．　（Ｉ７）、１１８１．　（１１，ｔ２１ハＯＲケ
−）、＋２１１ハ（ンハー１夕である・又“蜀はホＸト
１２３と０ＰＵ（３１及び（４）との間の入出力制御を
行なう人出力制御回路、ｒ２１）はプログラムが記憶さ
れたＲＯＭ、＋２５１はグラフィックビデオラム１２１
に対応して設けられ、文字コード等の表示データに関連
するコードが記憶されるＲＡＭである。尚、図中、太線
はデータバス、太線斜線はアドレスバスな示し、データ
バスに設けられたゲート回路（１３、（１旬、（１ωは
いずれも制御信号が「０」レベルの時開き、［１ルベル
では閉じる。

次に、本実施例の動作を説明する。

先ず、ＯＰ　Ｕ　＋３１及び（４）として、ここでは例
えばザイログｚ−８０を使用し、２個のＯＰ　Ｕ　＋３
１及び（４）が内部で同じ処理を行なうよう、ＯＦ）’
ＴＪ１３１の制御信号Ｍ″１がｒＬＪであるオペコード
フエツテナイグルの間ゲート回路（１３を開き、ＣＰ　
’Ｕ　＋３１及び（４）（二ＲＯＭ１２４１＋＝記憶さ
れている同一のプログラムを供給する。

そこで、先ず２個の０ＰＵｉ３＋及び１４）が並列動作
する場合（二ついて説明する。

この場合、０ＰＵ１３１はグラフィ７クピデオラムの選
択を指示する［０ルベルのグラフィックビデオラムセレ
クト信号ＦＮｖＬ１″発生すると共（二、！ｉ１１副信
号ＦＳによりフリツプブ１０ツブ０りをセットする。こ
のため、フリップフロップ１１２のＱ出力はｒＨＪとな
り、マルチプレクサ（１Ｂでは入力端子ＡＯ１Ａ１側が
選択され、ＣＰＵ１３１から入力端子Ａ０、Ａｌ＋二人
力される書き込み制御信号ＭＴｉｉＭＷが出力端子ＹＯ
１Ｙ１よりグラフィックビデオラム（２１の偶数アドレ
ス１ｔｌｌｌ（２ａ　）と奇数アドレス側（２ｂ）の各
々に同時に与えられ、グラフィックビデオラム（２１へ
の書き込みが可能となる。

ところで、０ＰＵｉ３＋と（４）は前述したように同一
のプログラムにて動作し、キャラクタジェネレータ（１
１のＲＯＭ（１ａ）と（１１））ｌ：同一アドＬ／／Ｃ
にドツトパターンの対をなす８ピントデータが各々記憶
されているので、ＣＰＵ（３＋がホス）　＋２３）から
入出力制御回路＋２２を介して入力した文字コード（二
対して、対応するキャラクタジェネレータ（１］のアド
レスを指定することにより、ＯＰ　Ｕ　＋３１にはＲＯ
Ｍ（１＆）に記憶されている左半分のドツトパターンの
８ピツトデータが、セして０ＰＵ（４ＨにはＲ０Ｍ（１
１１）に記憶されている右半分のドツトパー−７（７）
８ｔ？７）シー７６、＠　Ｄｉｅ　ｌ：ｌ−ｍ　’）　
Ａ　ｔ　ｈ　６゜（ そして、並列処理時にＯＰ　Ｕ　（３１はグラフィ７ク
ピデオラムＣ）のアドレス指定として、偶数アドレスを
指定するため、アドレスデータＡＯが１０」となってゲ
ート回路■が開くと共に、フリップフロップ０乃のＱ出
力がｒＨＪであるためゲート回路１１ツが閉じて、ＯＰ
　Ｕ　＋３１とグラフィックビデオラム（２１の偶数ア
ドレス側（２ａ）が、そしてＣＰＵ（４１とグラフィッ
クビデオラム（２）の奇数アドレス側（２ｂ）がデータ
バスにて接続される。このため、０ＰＵ（３１に読み込
まれた左半分のドツトパターンの８ピツトデータがグラ
フィックビデオラム（２１の偶数アドレス側（２ａ）に
、ｃｐｕｔ４＋−二読み込まれた右半分のドツトパター
ンの８ピツトデータがグラフィックビデオラム（２）の
奇数アドレスＩＩＱ　（２ｋｌ）に同時に書き込まれる
。このように、キャラクタジェネレータ＋１１のドツト
パターンの一行分の１６ピツトデータは、２個のＱＰＵ
Ｉ３１及び１４）によりグラフィックビデオラム（２）
に８ピツトずつ同時に転送される。

次に、０ＰＵＩ３１がグラフィックビデオラム（２）の
偶数アドレス１１１１１　（２ａ　）と奇数アドレス１
ｌＩＩＩ（２ｂ）を別々にアクセスする場合について説
明する。

この場合、０ＰＵｆ３＋は並列処理時と同様に、「ＬＪ
のグラフィックピデオフムセレクト１、イ号ＳＥＬを発
生すると共（：、制御信号ＦＲにてフリップフロップ（
１りをリセットする。このためフリツブフ【ゴツプ（１
４のＱ出力はｒＬＪとなり、マルチプレクサ０１１では
入力端子ＡＯ１Ａ１に代わって入力端子ＢＯ１Ｂ１が選
択され、又、ブリップフロップ（１２１のｒＬＪのＱ出
力がＣＰＵ（４１の１「篩ｉ端子に入力されるため、デ
ータバス出力はへイイソビーダンスとんり、ＯＰ’Ｕ（
４１はデータバスからｈりり離される。

そこで、ＣＰＵ（３１が偶数アドレスを指定すると、ア
ドレスデータＡＯは「０］となるため、ＯＲゲート０優
を介して書き込み制拝信号ＭＥＭＷがマルチプレクサ０
ｕの入力端子Ｂ１に入力され、この信号が出力端子Ｙ１
よりグラフィックビデオラム悸１の偶数アドレス側（２
ａ）に与えられる。さらにＯＲゲー）＋１６１の出力は
「０」となり、ゲート回路ａ旬が開くと共に、インバー
タＱυの出力がＯＲゲー）（１７）及び１１８１を介し
てゲート回路１１５）に入力されるため、ゲート回路（
１５１は閉じることとなる。従って、０ＰＵ１３＋によ
りグラフィックビデオラム（２１の偶数アドレス側（２
ａ）をアクセスすることが可能となる。

又、ＣＰＵ（３）が奇数アドレスを指定すると、アドレ
スデータＡＯは「１」となるため、ＯＲアゲ−（２０）
を介して書き込み制御信号ＭＥＭＷがマルチプレクサ（
１１）の入力端子ＢＯに入力され、この信号が出力端子
ＹＯよりグラフィックビデオラム（２１の奇数アドレス
側（２１））に与えられる。さらに、ＯＲゲート（ＩＩ
の出力は「１」となり、ゲート回路１４Ｊが閉じると共
（二、ＯＲアゲ−ｉｌｌの出力が「０」となるため、ゲ
ート回路（１５）が開く。従ってＯＰ　Ｕ（３１（二よ
りグラフィックビデオラム（２１の奇数アドレス側（２
ｂ）をアクセスすることが可能となる。

ところで・グ９フイリ、トデオフリーのデータは、ＯＲ
Ｔコントローラ１６）′：のアドレス指定がマル１′。

テプレグナ（７）を介してグラフィックビデオラム（２
）に与えられることにより、ンフトレジスタ（８ａ）及
び（８ｂ）よりなる並直列変換器ｆ８１１ｍ読み出され
、変換された直列データかビデオ増幅器（１０１を介し
てＣＲＴｆ９１に供給されることにより、文字、記号又
は図形が表示される＠ 本発明によるグラフィックディスプレイ製置は上述の如
く、ＣＰＵを２個使用し、２個のＣＰＵを並列動作させ
ているので、キャラクタジェネレータに記憶されている
ドツトパターンをグラフィックビデオラムに転送するた
めの処理時間を極めて短縮させることがで考る。又、Ｏ
ＰＵを１個使用する場合（二比べ、ＯＰＵの他（二は筒
中な回路を追加するだけでよく、プし１グラムとしても
２個のＯＰＵで同一プログラムを１更用するので、ＯＰ
Ｕを２個１吏用することによりプログラムが複雑になる
こともない。史に、Ｏｌ）　Ｕ　ｉ　２個使用してい乙
が、一方のＣＰＵでグラフィックビデオラムの偶数アド
レス側及び奇数アドレス側を別々にアクセスできるので
、ＣＰＵを１個使用したグラフィックディスプレイ装装
置と同様、通常のグツフィッグビデオラムの制御を行な
うことができる。

【図面の簡単な説明】

第１図はドツトパターンの構成を示す肉、第２図は本発
明によるグラフィックディスプレイ’ｔｉｔ［の実施例
を示すブロック内である。 主な図番の説明 （１）・・・キャラクタジェネレータ、（２）・・・グ
ラフィックビデオラム、＋３１．　（４１・・・ＣＰＵ
、＋６１・・・ＯＲＴコントローラ、＋７１１１１１・
・・マルチプレクサ、１８）・・・並直列変換器、（９
）・・・ＯＲＴ、＋１２１・・・フリップフロップ、（
Ｉ漕１１４１＋１５）・・・ゲート回路、（２’ｌＪ・
・・入出力制御回路、（Ｂ・・・ホスト、１２４）・・
・ＲＯＭ。

Claims (1)

【特許請求の範囲】
1. １）文字　記号文び図形等を表わすコード（二対応する
   ドツトパターンが記憶されたドツトパターンメモリと、
   一画面分の容量を有し表示データを記憶するグラフィッ
   クビデオラムと、同一プログラムで動作する＠１及び第
   ２のＣＰＵと、該第１のＣＰＵからの＠１及び第２の＠
   列信号Ｃ：対応して各々第ルベル及び第２レベルの出力
   を発生し且つ該第２レベルの出力にて前記＄２０ＣＰＵ
   をデータバスから切り離すよう制御する状態検出回路と
   、該状態検出回路の出力が第ルベルのとき書き込み制別
   信号を前記グラフィックビデオラムの偶数アドレス側及
   び奇数アドレス側の両方（二供給し、第２レベルのとき
   は面記葛１のＣＰＵのアドレスデータに応じて前記グラ
   フィックビデオラムの偶数アドレス側及び奇数アドレス
   リ１１のいずれか一方のみに書き込み制別信号を供給す
   る書券込み制御回路と、前記グラフィックビデオラムの
   偶数アドレス側及び奇数アドレス側の各々と前記第１の
   ＯＰＵとを接続するデータバスに各々設けられ前記第１
   のＯＰＨのアドレスデータに応じて開閉する第１及び第
   ２のゲート回路とを百し、前記・潜１及び第２のＣＰＵ
   を並列Ｉｉ？ｈ作スせて前記ドツトパターンを前記グラ
   フィ７グビデオフムに転送すると共Ｃ二、第１のＯＰＵ
   により前記グラフィックビデオラムの偶数アドレス側及
   び奇数アドレス側を別々にアクセス可能としたことを特
   徴とするグラフィックディスプレイ装置。