JPS61272877A - 画像生成装置 - Google Patents
画像生成装置Info
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- JPS61272877A JPS61272877A JP60115045A JP11504585A JPS61272877A JP S61272877 A JPS61272877 A JP S61272877A JP 60115045 A JP60115045 A JP 60115045A JP 11504585 A JP11504585 A JP 11504585A JP S61272877 A JPS61272877 A JP S61272877A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/877—Regeneration of colour television signals by assembling picture element blocks in an intermediate memory
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- H04N9/00—Details of colour television systems
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- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
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- H—ELECTRICITY
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- H04N9/82—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only
- H04N9/8205—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only involving the multiplexing of an additional signal and the colour video signal
- H04N9/8233—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only involving the multiplexing of an additional signal and the colour video signal the additional signal being a character code signal
- H04N9/8244—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback the individual colour picture signal components being recorded simultaneously only involving the multiplexing of an additional signal and the colour video signal the additional signal being a character code signal involving the use of subcodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像生成装置に係り、伝送される画像情報内の
画像データを画像メモリに記憶し、この画像メモリより
読み出される画像データよりアナログの映像信号を得て
出力する画像生成装置に関する。
画像データを画像メモリに記憶し、この画像メモリより
読み出される画像データよりアナログの映像信号を得て
出力する画像生成装置に関する。
従来の技術
］ンパクトディスク上には第２図（Ａ）に示す如きフレ
ームφフォーマットでディジタル信号が記録されている
。第２図（Ａ）において、１フレームは５８８チヤンネ
ル・ビットよりなり、フレームの先頭には２４チヤンネ
ル・ビットのフレーム同期信号５ＹＮＣが設けられてい
る。フレーム同期信号５ＹＮＣに続いて各１４チヤンネ
ル・ビット構成のデータＤｏ〜Ｄ３２が設けられ、フレ
ーム周期信号５ＹＮＣ及びデータＤｏ−Ｄ３２夫々の間
には３チヤンネル・ビットの接続ビットＣが設けられて
いる。上記各１４チヤンネル・ビットのデ−夕Ｄｏ＝Ｄ
３２夫々はＦＦＭ（エイト・ツー・フォーティン）復調
されると８ビツトに変゛換され、この８ビツトはシンボ
ルと称ゼられている。上記のデータＤｏ〜Ｄ３２のうち
データＤ。には１シンボルのサブコードが記録され、残
りのデータＤ１〜Ｄ３２に２４シンボルのオーディオデ
ータと８シンボルの誤り訂正用データとが記録されてい
る。
ームφフォーマットでディジタル信号が記録されている
。第２図（Ａ）において、１フレームは５８８チヤンネ
ル・ビットよりなり、フレームの先頭には２４チヤンネ
ル・ビットのフレーム同期信号５ＹＮＣが設けられてい
る。フレーム同期信号５ＹＮＣに続いて各１４チヤンネ
ル・ビット構成のデータＤｏ〜Ｄ３２が設けられ、フレ
ーム周期信号５ＹＮＣ及びデータＤｏ−Ｄ３２夫々の間
には３チヤンネル・ビットの接続ビットＣが設けられて
いる。上記各１４チヤンネル・ビットのデ−夕Ｄｏ＝Ｄ
３２夫々はＦＦＭ（エイト・ツー・フォーティン）復調
されると８ビツトに変゛換され、この８ビツトはシンボ
ルと称ゼられている。上記のデータＤｏ〜Ｄ３２のうち
データＤ。には１シンボルのサブコードが記録され、残
りのデータＤ１〜Ｄ３２に２４シンボルのオーディオデ
ータと８シンボルの誤り訂正用データとが記録されてい
る。
上記のサブコードを構成する１シンボル（＝８ビット）
は１ビツト毎にｐ、Ｑ、Ｒ，Ｓ、Ｔ、Ｕ。
は１ビツト毎にｐ、Ｑ、Ｒ，Ｓ、Ｔ、Ｕ。
■、Ｗと称されている。ビットＰ、Ｑは従来よりタイム
コードして使用され、ビットＲ〜Ｗは従来使用されてい
なかったが最近グラフィック表示に利用する規格が決定
された。
コードして使用され、ビットＲ〜Ｗは従来使用されてい
なかったが最近グラフィック表示に利用する規格が決定
された。
サブコードは第２図（Ｂ）に示す如く９８フレ一ム分の
シンボルで１データブロツクを構成し、最初の２シンボ
ルはサブコードシンクＳｏ、８１とされている。残りの
９６シンボルのビットＰ。
シンボルで１データブロツクを構成し、最初の２シンボ
ルはサブコードシンクＳｏ、８１とされている。残りの
９６シンボルのビットＰ。
Ｑはタイムコードとして使用され、画像情報であるビッ
トＲ−Ｗは各２４シンボル毎に４つのバックに分割され
る。各バックは第２図（Ｃ）に示す如く、０番シンボル
の６ビツト（ビットＲ−Ｗ）がビットＲ−Ｗの使用状況
を表わすモード及びアイテムを表わす。このモード及び
アイテム夫々の各ビットが“００１ ００１”のときテ
レビジョン・グラフィック・モードを表わす。１番シン
ボルの６ビツトは命令（インストラクション）が入って
いる。この命令は単一色クリア、ボーダー色設定、フォ
ント単位の描画、スクロール、カラー・ルック・アップ
・テーブル（以下ｒｃＬＬＪＴＪと略す）書込等の描画
コマンドがある。次の２番。
トＲ−Ｗは各２４シンボル毎に４つのバックに分割され
る。各バックは第２図（Ｃ）に示す如く、０番シンボル
の６ビツト（ビットＲ−Ｗ）がビットＲ−Ｗの使用状況
を表わすモード及びアイテムを表わす。このモード及び
アイテム夫々の各ビットが“００１ ００１”のときテ
レビジョン・グラフィック・モードを表わす。１番シン
ボルの６ビツトは命令（インストラクション）が入って
いる。この命令は単一色クリア、ボーダー色設定、フォ
ント単位の描画、スクロール、カラー・ルック・アップ
・テーブル（以下ｒｃＬＬＪＴＪと略す）書込等の描画
コマンドがある。次の２番。
３？ｌシンボルは夫々の６ビツトは制御データである０
番、１番シンボルに対する誤り訂正用のパリティＱｏ
、Ｑ＋である。４番〜１９番シンボルの各６ビツトは画
像データが入るデータフィールドとして用いられる。・
例えば命令がフォント単位の描画コマンドである場合、
４番シンボルには背景色のデータが入り、５ｆｌシンボ
ルには前面色（例えば文字の色）のデータが入り、６番
シンボル。
番、１番シンボルに対する誤り訂正用のパリティＱｏ
、Ｑ＋である。４番〜１９番シンボルの各６ビツトは画
像データが入るデータフィールドとして用いられる。・
例えば命令がフォント単位の描画コマンドである場合、
４番シンボルには背景色のデータが入り、５ｆｌシンボ
ルには前面色（例えば文字の色）のデータが入り、６番
シンボル。
７１シンボル夫々に画面上の縦方向位置、横方向位置夫
々のデータが入る。また、８番〜１９番シンボルの１２
個のシンボル夫々の６ビツトには横６ドツト×縦１２ド
ツトで構成される１フォント分の画像データが入る。こ
の画像データは例えば“０″が背景色 ＋ｇ １Ｎが前
面色に対応するものである。更に２０番〜２３番シンボ
ル夫々の６ビツトは上記０番〜１９番シンボルに対する
誤り訂正用のパリティＰｏ 、Ｐ＋ 、Ｐ２ 、Ｐ３で
ある。
々のデータが入る。また、８番〜１９番シンボルの１２
個のシンボル夫々の６ビツトには横６ドツト×縦１２ド
ツトで構成される１フォント分の画像データが入る。こ
の画像データは例えば“０″が背景色 ＋ｇ １Ｎが前
面色に対応するものである。更に２０番〜２３番シンボ
ル夫々の６ビツトは上記０番〜１９番シンボルに対する
誤り訂正用のパリティＰｏ 、Ｐ＋ 、Ｐ２ 、Ｐ３で
ある。
コンパクトディスクプレーヤで再生され、かつ分離され
たインターリーブを受けている丈ブコードは画像生成装
置にシリアルに伝送される。画像生成装置では伝送され
たサブコードをまずディンターリーブして第２図（Ｃ）
に示す形式に変換する。更にパリティＰｏ”−Ｐ３及び
Ｑｏ、Ｑ＋による誤り検出及び誤り訂正が行なわれる。
たインターリーブを受けている丈ブコードは画像生成装
置にシリアルに伝送される。画像生成装置では伝送され
たサブコードをまずディンターリーブして第２図（Ｃ）
に示す形式に変換する。更にパリティＰｏ”−Ｐ３及び
Ｑｏ、Ｑ＋による誤り検出及び誤り訂正が行なわれる。
この後、バックの０番、１番シンボルに入っている命令
等の解読が行なわれる。例えば、上記フォント単位の描
画コマンドによって一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下ｒＶ−ＲＡＭ
Ｊと略す）に画像データが書き込まれる。このＶ−ＲＡ
Ｍから順次読み出される画像データはカラー・ルック・
アップ・テーブル（以下ｒｃＬＵＴＪと略す）で３つの
原色データに変換され、各原色データはＤ／Ａ変換され
てアナログの原色信号とされモニタ受像機に供給される
。
等の解読が行なわれる。例えば、上記フォント単位の描
画コマンドによって一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下ｒＶ−ＲＡＭ
Ｊと略す）に画像データが書き込まれる。このＶ−ＲＡ
Ｍから順次読み出される画像データはカラー・ルック・
アップ・テーブル（以下ｒｃＬＵＴＪと略す）で３つの
原色データに変換され、各原色データはＤ／Ａ変換され
てアナログの原色信号とされモニタ受像機に供給される
。
ところで第３図に示すモニタ受像機の画面上にはボーダ
一部１に囲まれて表示部２が表示される。
一部１に囲まれて表示部２が表示される。
表示部２は横方向に４８フォント分２８８ドツトで縦方
向に１６フオント分１９２ドツトが表示される。
向に１６フオント分１９２ドツトが表示される。
発明が解決しようとする問題点
上記の画像生成装置に類似するものとして、パーソナル
コンピュータがある。これはキーボードで入力された命
令を解読し、Ｖ−ＲＡＭに画像データを書き込み、また
ＣＬＵＴを書き換えて、■−ＲＡＭより順次読み出され
る画像データから画像表示用の原色信号を生成するもの
である。このようなパーソナルコンピュータにおいては
１台のＣＰＵで命令解読、Ｖ−ＲＡＭの書き込み、Ｃ１
−ＵＴの書き換え等を行なっている。この場合、ＣＰＬ
Ｊは−の命令による処理が行なわれた後、次の命令によ
る処理を行ない、前の命令の実行中に次に命令が入力さ
れると、この命令の実行は待たされる。
コンピュータがある。これはキーボードで入力された命
令を解読し、Ｖ−ＲＡＭに画像データを書き込み、また
ＣＬＵＴを書き換えて、■−ＲＡＭより順次読み出され
る画像データから画像表示用の原色信号を生成するもの
である。このようなパーソナルコンピュータにおいては
１台のＣＰＵで命令解読、Ｖ−ＲＡＭの書き込み、Ｃ１
−ＵＴの書き換え等を行なっている。この場合、ＣＰＬ
Ｊは−の命令による処理が行なわれた後、次の命令によ
る処理を行ない、前の命令の実行中に次に命令が入力さ
れると、この命令の実行は待たされる。
ところが上記の画像生成装置においては、コンパクトデ
ィスクプレーヤで再生されるサブコードが順次入来し、
このサブコードのディンターリーブ、誤り検出及び誤り
訂正をＣＰＵで行なう必要がある。従来の画像生成装置
は１台のＣＰＵで、上記サブコードのディンターリーブ
、誤り検出及び誤り訂正、命令解読、Ｖ−ＲＡＭの書き
込み。
ィスクプレーヤで再生されるサブコードが順次入来し、
このサブコードのディンターリーブ、誤り検出及び誤り
訂正をＣＰＵで行なう必要がある。従来の画像生成装置
は１台のＣＰＵで、上記サブコードのディンターリーブ
、誤り検出及び誤り訂正、命令解読、Ｖ−ＲＡＭの書き
込み。
ＣＬＵＴの書き換え等の処理を行なっている。このため
、サブコードとして入来する命令いかんによっては、リ
アルタイムで処理できないという問題点があった。また
、ＣＰＵの負担を軽減するためにＶ−ＲＡＭの書き込み
処理の大部分をグラフィック・ディスプレイ・プロセッ
サと呼ばれるハードウェアによって行なっている。この
グラフィック・ディスプレイ・プロセッサは主としてＶ
−ＲＡＭよりの画像データの読み出しを制御するもので
あり、上記Ｖ−ＲＡＭの書き込み処理機能が追加される
ことによりハードウェア構成が複雑化するという問題点
があった。
、サブコードとして入来する命令いかんによっては、リ
アルタイムで処理できないという問題点があった。また
、ＣＰＵの負担を軽減するためにＶ−ＲＡＭの書き込み
処理の大部分をグラフィック・ディスプレイ・プロセッ
サと呼ばれるハードウェアによって行なっている。この
グラフィック・ディスプレイ・プロセッサは主としてＶ
−ＲＡＭよりの画像データの読み出しを制御するもので
あり、上記Ｖ−ＲＡＭの書き込み処理機能が追加される
ことによりハードウェア構成が複雑化するという問題点
があった。
そこで、本発明はタイミング制御回路を設け、第１．第
２の中央処理装置夫々の第１のメモリに対する動作及び
第２の中央処理装置、メモリ制御回路夫々の画像メモリ
に対する動作を交互に行なわせることにより、上記の問
題点を解決した画像生成装置を提供することを目的とす
る。
２の中央処理装置夫々の第１のメモリに対する動作及び
第２の中央処理装置、メモリ制御回路夫々の画像メモリ
に対する動作を交互に行なわせることにより、上記の問
題点を解決した画像生成装置を提供することを目的とす
る。
問題点を解決するための手段
本発明においては、伝送される画像情報は第１の中央処
理装置で第１のメモリに所定の形式に並べられ誤りの検
出及び訂正が行なわれる。この所定の形式とされて第１
のメモリに記憶されている画像情報は第２の中央処理装
置で制御データが解読され画像情報の画像データが画像
メモリに書き込まれる。画像メモリはメモリ制御回路に
より画像データを読み出されてカラーデータに変換され
、このカラーデータからアナログの映像信号が得られる
。タイミング制御回路は第１の動作期間に第１の中央処
理装置の第１のメモリに対するアクセス及びメモリ制御
回路の画像メモリに対するアクセスを可能とし、第２の
動作期間に第２の中央処理装置の第１のメモリに対する
アクセス及び画像メモリに対するアクセスを可能とし、
上記第１゜第２の動作期間を交互に切換える。
理装置で第１のメモリに所定の形式に並べられ誤りの検
出及び訂正が行なわれる。この所定の形式とされて第１
のメモリに記憶されている画像情報は第２の中央処理装
置で制御データが解読され画像情報の画像データが画像
メモリに書き込まれる。画像メモリはメモリ制御回路に
より画像データを読み出されてカラーデータに変換され
、このカラーデータからアナログの映像信号が得られる
。タイミング制御回路は第１の動作期間に第１の中央処
理装置の第１のメモリに対するアクセス及びメモリ制御
回路の画像メモリに対するアクセスを可能とし、第２の
動作期間に第２の中央処理装置の第１のメモリに対する
アクセス及び画像メモリに対するアクセスを可能とし、
上記第１゜第２の動作期間を交互に切換える。
作用
本発明においては、第１の動作期間に第１の中央処理装
置による第１のメモリ内の画像情報の並べかえ、誤りの
検出及び訂正が行なわれると共に、メモリ制御回路によ
る画像メモリからの画像データの読み出しが行なわれ、
第２の動作期間に第２の中央処理装置による第１のメモ
リ内の画像情報の制御データの＠読及び画像メモリへの
画像データの書き込みが行なわれる。このため、第１．
第２の中央処理装置及びメモリ制御回路夫々が第１のメ
モリ、画像メモリ夫々をアクセスするとき持ち状態とな
ることが防止される。
置による第１のメモリ内の画像情報の並べかえ、誤りの
検出及び訂正が行なわれると共に、メモリ制御回路によ
る画像メモリからの画像データの読み出しが行なわれ、
第２の動作期間に第２の中央処理装置による第１のメモ
リ内の画像情報の制御データの＠読及び画像メモリへの
画像データの書き込みが行なわれる。このため、第１．
第２の中央処理装置及びメモリ制御回路夫々が第１のメ
モリ、画像メモリ夫々をアクセスするとき持ち状態とな
ることが防止される。
実施例
第１図は本発明装置の一実施例のブロック系統図を示す
。同図中、端子１０には第４図（Ａ）に示す如きシリア
ルのす・ブコード（画像情報）、同図（Ｂ）に示すピッ
トク［」ツク信号、同図（Ｃ）に示すワードクロック信
号、更にサブコードシンク信号が入来してインターフェ
ース回路１１に供給される。インターフェース回路１１
はピットクロック信号により入来するサブコードの各ビ
ットＷ〜Ｐをラッチする。ワードクロック信号は各ワー
ドのサブコードのラッチ終了時点を指示するものであり
、第１のＣＰＵ （中央処理装置）１２の割込指示信号
として用いられる。ＣＰＵ１２はワードクロック信号の
１−レベル時点でインターフェース回路１１より双方向
のデータパスコ３を介して６ビツトパラレルに供給され
る１シンボル分のサブコードＲ−Ｗを取り込む。なお、
サブコードシンク信号は第２図（Ｂ）示すサブコードシ
ンクＳｏ、８１の検出時にＨレベルとなる信号である。
。同図中、端子１０には第４図（Ａ）に示す如きシリア
ルのす・ブコード（画像情報）、同図（Ｂ）に示すピッ
トク［」ツク信号、同図（Ｃ）に示すワードクロック信
号、更にサブコードシンク信号が入来してインターフェ
ース回路１１に供給される。インターフェース回路１１
はピットクロック信号により入来するサブコードの各ビ
ットＷ〜Ｐをラッチする。ワードクロック信号は各ワー
ドのサブコードのラッチ終了時点を指示するものであり
、第１のＣＰＵ （中央処理装置）１２の割込指示信号
として用いられる。ＣＰＵ１２はワードクロック信号の
１−レベル時点でインターフェース回路１１より双方向
のデータパスコ３を介して６ビツトパラレルに供給され
る１シンボル分のサブコードＲ−Ｗを取り込む。なお、
サブコードシンク信号は第２図（Ｂ）示すサブコードシ
ンクＳｏ、８１の検出時にＨレベルとなる信号である。
ＣＰＵ１２はＲＯＭ１４に格納されているプログラムを
実行し、この際作業領域として第１のメモリであるＲＡ
Ｍ１５が用いられる。ＣＰｔＪ１２の出力するアドレス
はアドレスバス１６よりＲＯＭ１４．アドレスデコーダ
１７．セレクタ１８夫々に供給される。アドレスデコー
ダ１７はアドレスの上位ビットよりＲＯＭ１４．ＲＡＭ
１５のいずれがアクセスされているかを判別して、これ
らに制御信号を供給する。セレクタ１８はＣＰＵ１２の
アドレス及び制御信号と後述するＣＰＵ２０のアドレス
及び制御信号とを切換えてＲＡＭ１５に供給し、ＲＡＭ
１５はセレクタ１９によって双方向性のデータバス１３
又は双方向性のデータバス２１のいずれかと接続される
。 ゛第１のＣＰＵ１２は、インターフェース回路１
１より供給される各シンボルの６ピツトを蓄積して１バ
ツク（＝２４シンボル）毎に第５図示の処理を行なう。
実行し、この際作業領域として第１のメモリであるＲＡ
Ｍ１５が用いられる。ＣＰｔＪ１２の出力するアドレス
はアドレスバス１６よりＲＯＭ１４．アドレスデコーダ
１７．セレクタ１８夫々に供給される。アドレスデコー
ダ１７はアドレスの上位ビットよりＲＯＭ１４．ＲＡＭ
１５のいずれがアクセスされているかを判別して、これ
らに制御信号を供給する。セレクタ１８はＣＰＵ１２の
アドレス及び制御信号と後述するＣＰＵ２０のアドレス
及び制御信号とを切換えてＲＡＭ１５に供給し、ＲＡＭ
１５はセレクタ１９によって双方向性のデータバス１３
又は双方向性のデータバス２１のいずれかと接続される
。 ゛第１のＣＰＵ１２は、インターフェース回路１
１より供給される各シンボルの６ピツトを蓄積して１バ
ツク（＝２４シンボル）毎に第５図示の処理を行なう。
まず、ＣＰＵは上記１バツク分のサブコードのディンタ
ーリーブを行ない（ステップ４０）、第２図（Ｃ）に示
す形式に変換する。
ーリーブを行ない（ステップ４０）、第２図（Ｃ）に示
す形式に変換する。
次に２０番〜２３番シンボルのパリティＰｏ〜Ｐ３を用
いて０番〜１９番シンボルの誤り検出を行なう（ステッ
プ４１）。このＰパリティ・チェックで誤り有りと判別
される（ステップ４２）と、上記のパリティＰｏ−Ｐ３
により誤りビットの訂正が行なわれ（ステップ４３）、
Ｑパリティ・チェック（ステップ４４）を行なう。Ｐパ
リティ・チェックで誤りがない場合は直接ステップ４４
に移行する。
いて０番〜１９番シンボルの誤り検出を行なう（ステッ
プ４１）。このＰパリティ・チェックで誤り有りと判別
される（ステップ４２）と、上記のパリティＰｏ−Ｐ３
により誤りビットの訂正が行なわれ（ステップ４３）、
Ｑパリティ・チェック（ステップ４４）を行なう。Ｐパ
リティ・チェックで誤りがない場合は直接ステップ４４
に移行する。
ステップ４４では２番、３番シンボルのパリティＱｏ
、Ｑ＋を用いて０番及び１番シンボルの誤り検出が行な
われる。続いてＱパリティ・チェックにおける誤りの有
無が判別され（ステップ４５）、誤りがある場合にのみ
上記のパリティＱｏ 、Ｑ＋による誤りビットの訂正が
行なわれ（ステップ４６）、処理が終了する。
、Ｑ＋を用いて０番及び１番シンボルの誤り検出が行な
われる。続いてＱパリティ・チェックにおける誤りの有
無が判別され（ステップ４５）、誤りがある場合にのみ
上記のパリティＱｏ 、Ｑ＋による誤りビットの訂正が
行なわれ（ステップ４６）、処理が終了する。
このようにして得られた第２図（Ｃ）に示す如き１バツ
ク分のサブコードは第１のメモリであるＲＡＭ１５内の
ＣＰＵ１２．２０夫々が共にアクセス可能な領域に転送
されて記憶される。このサブコードは第２のＣＰＬＪ
（中央処理装置）２０により命令解読を行なわれる。Ｃ
ＰＵ２０はＲＯＭ２゛２に格納されているプログラムを
実行する。ＣＰＵ２０の出力するアドレスはアドレスバ
ス２３よりＲＯＭ２２．アドレスデコーダ２４．セレク
タ１８．２５．２６夫々に供給される。アドレスデコー
ダ２４はアドレスの上位ビットよりＲＯＭ２２、ＲＡＭ
１５．メモリ制御回路であるカソード・レイ・チューブ
・コントローラ（以下ｒＣＲＴＣＪと略す’）２７．Ｖ
−ＲＡＭ２８．ボーダーラッチ回路２９．ＣＩＵＴ３０
夫々の制御信号を生成して、夫々に供給する。ＣＰＬ１
２０のアドレス及び制御信号がセレクタ１８を介してＲ
ＡＭ１５に供給されてＲＡＭ１５より読み出された１バ
ツク分の画像情報はセレクタ１９及びデータバス２１を
介してＣＰＵ２０に供給される。ＣＰＵ２０はこの１バ
ツク分のサブコードの制御データである０番、１番シン
ボルを解読する。
ク分のサブコードは第１のメモリであるＲＡＭ１５内の
ＣＰＵ１２．２０夫々が共にアクセス可能な領域に転送
されて記憶される。このサブコードは第２のＣＰＬＪ
（中央処理装置）２０により命令解読を行なわれる。Ｃ
ＰＵ２０はＲＯＭ２゛２に格納されているプログラムを
実行する。ＣＰＵ２０の出力するアドレスはアドレスバ
ス２３よりＲＯＭ２２．アドレスデコーダ２４．セレク
タ１８．２５．２６夫々に供給される。アドレスデコー
ダ２４はアドレスの上位ビットよりＲＯＭ２２、ＲＡＭ
１５．メモリ制御回路であるカソード・レイ・チューブ
・コントローラ（以下ｒＣＲＴＣＪと略す’）２７．Ｖ
−ＲＡＭ２８．ボーダーラッチ回路２９．ＣＩＵＴ３０
夫々の制御信号を生成して、夫々に供給する。ＣＰＬ１
２０のアドレス及び制御信号がセレクタ１８を介してＲ
ＡＭ１５に供給されてＲＡＭ１５より読み出された１バ
ツク分の画像情報はセレクタ１９及びデータバス２１を
介してＣＰＵ２０に供給される。ＣＰＵ２０はこの１バ
ツク分のサブコードの制御データである０番、１番シン
ボルを解読する。
ＣＰＵ２０は、解読された命令が例えばフォント単位の
描画を指示するときＶ−ＲＡＭ２８の指定されたアドレ
スに第２図（Ｃ）の４番〜１９番シンボル夫々の６ビツ
トにある１フォント分の画像データをデータバス２１を
介して綱き込む。また命令がボーダー色設定を指示する
ときボーダーラッチ回路２９にボーダー色を指示する４
ビツトの画像データをラッチさせ、命令がＣＬＵＴ書込
を指示するどきＣＬＵＴ３０の指定されたアドレスのテ
ーブル内容を書き換える。更に命令がスクロールを指示
する場合ＣＲＴＣ２７に、Ｖ−ＲＡＭ２８の読み出し用
アドレスの初期値を設定する。
描画を指示するときＶ−ＲＡＭ２８の指定されたアドレ
スに第２図（Ｃ）の４番〜１９番シンボル夫々の６ビツ
トにある１フォント分の画像データをデータバス２１を
介して綱き込む。また命令がボーダー色設定を指示する
ときボーダーラッチ回路２９にボーダー色を指示する４
ビツトの画像データをラッチさせ、命令がＣＬＵＴ書込
を指示するどきＣＬＵＴ３０の指定されたアドレスのテ
ーブル内容を書き換える。更に命令がスクロールを指示
する場合ＣＲＴＣ２７に、Ｖ−ＲＡＭ２８の読み出し用
アドレスの初期値を設定する。
システムタイミング発生器３２は発振器を内蔵しており
、その発振出力よりＣＰＵ１２．２０夫々のり０ツク信
号を生成している。ＣＰＩＪ１２のクロック信号はＣＰ
Ｕ１２及びアドレスデコーダ１７に供給されると共に切
換信号としてセレクタ１８．１９夫々に供給されており
、ＣＰＵ２０のクロック信号はＣＰＵ２０及びアドレス
デコーダ２４に供給されている。また、システムタイミ
ング発生器３２はＣＰＬＪ１２のクロック信号とまった
く同一のドツトクロック信号（この信号の１周期は４ド
ツトに相当する）を生成してＣＲＴＣ２７に供給し、ま
たこのドツトクロック信号を切換信号としてセレクタ２
５に供給する。更に、システムタイミング発生器３２は
タイミング信号を生成してパラレル／シリアル変換器３
３に供給し、更にビデオタイミング発生器３４にりＯツ
ク信号を供給する。ビデオタイミング発生器３４はこの
クロック信号より水平同期信号、垂直同期信号を生成し
てＣＲＴＣ２７に供給し、また切換タイミング信号を生
成してセレクタ２６に供給し、更に上記水平同期信号、
垂直同期信号より得られる複合同期信号を端子３５に供
給する。
、その発振出力よりＣＰＵ１２．２０夫々のり０ツク信
号を生成している。ＣＰＩＪ１２のクロック信号はＣＰ
Ｕ１２及びアドレスデコーダ１７に供給されると共に切
換信号としてセレクタ１８．１９夫々に供給されており
、ＣＰＵ２０のクロック信号はＣＰＵ２０及びアドレス
デコーダ２４に供給されている。また、システムタイミ
ング発生器３２はＣＰＬＪ１２のクロック信号とまった
く同一のドツトクロック信号（この信号の１周期は４ド
ツトに相当する）を生成してＣＲＴＣ２７に供給し、ま
たこのドツトクロック信号を切換信号としてセレクタ２
５に供給する。更に、システムタイミング発生器３２は
タイミング信号を生成してパラレル／シリアル変換器３
３に供給し、更にビデオタイミング発生器３４にりＯツ
ク信号を供給する。ビデオタイミング発生器３４はこの
クロック信号より水平同期信号、垂直同期信号を生成し
てＣＲＴＣ２７に供給し、また切換タイミング信号を生
成してセレクタ２６に供給し、更に上記水平同期信号、
垂直同期信号より得られる複合同期信号を端子３５に供
給する。
次に、Ｖ−ＲＡＭ （画像メモリ）２８は第６図に示す
如く、表示画面（第３図示）に対応して横方向３００ド
ツトで縦方向２１６ドツト分の画像データを記憶するも
のである。上記３００ドツト×２１６ドツトの画像デー
タのうち２８８ドツト×１９２ビツト分の画像データが
第３図示の表示部２に表示される。このように表示部２
の表示を越える画像データを記憶するのはスクロールを
行なうためである。１ビツト分の画像データは４ビツト
より構成され、４ビツト分の１６ビツトを１ワードとし
てアドレスが付されている。つまりＶ−ＲＡＭ２８のア
ドレスＯには第６図示のドツトＤｏからドツトＤ３まで
の画像ｆ−タ１６ビツトが記憶される。
如く、表示画面（第３図示）に対応して横方向３００ド
ツトで縦方向２１６ドツト分の画像データを記憶するも
のである。上記３００ドツト×２１６ドツトの画像デー
タのうち２８８ドツト×１９２ビツト分の画像データが
第３図示の表示部２に表示される。このように表示部２
の表示を越える画像データを記憶するのはスクロールを
行なうためである。１ビツト分の画像データは４ビツト
より構成され、４ビツト分の１６ビツトを１ワードとし
てアドレスが付されている。つまりＶ−ＲＡＭ２８のア
ドレスＯには第６図示のドツトＤｏからドツトＤ３まで
の画像ｆ−タ１６ビツトが記憶される。
このＶ−ＲＡＭ２８にＣＰＬＩ２０により画像データを
書き込む場合には、データバス２１より供給される８ビ
ツト（２ビツト分）の画像データが、アドレスバス２３
よりセレクタ２５を介して供給されるアドレスと、アド
レスデコーダ２４より供給される上位８ビツト、下位８
ビツトを指示する制御信号で指示される場所に書き込ま
れる。また、Ｖ−ＲＡＭ２８よりの画像データの読み出
しはアドレス毎にワード（＝１６ビツト）単位で行なわ
れる。
書き込む場合には、データバス２１より供給される８ビ
ツト（２ビツト分）の画像データが、アドレスバス２３
よりセレクタ２５を介して供給されるアドレスと、アド
レスデコーダ２４より供給される上位８ビツト、下位８
ビツトを指示する制御信号で指示される場所に書き込ま
れる。また、Ｖ−ＲＡＭ２８よりの画像データの読み出
しはアドレス毎にワード（＝１６ビツト）単位で行なわ
れる。
メモリ制御回路であるＣＲＴＣ２７は水平カウンタと垂
直カウンタとより大略構成されている。
直カウンタとより大略構成されている。
水平カウンタはビデオタイミング発生器３４より供給さ
れる水平同期信号により水平走査期間の開始時点でリセ
ットされた後システムタイミング発生器３２より供給さ
れるドツトクロック信号をカウントして７ビツトのカウ
ント値を出力する。上記のドツトクロック信号は例えば
１周期が５６０ｎｓｅｃで表示画面の４ビツト分に相当
する周期である。また、垂直カウンタはビデオタイミン
グ発生器３４より供給される垂直同期信号により垂直走
査期間の開始時点でリセットされた後水平同期信号をカ
ウントして８ビツトのカウント値を出力する。この垂直
カウンタの８ビツトのカウント値を上位ビットとし、水
平カウンタの７ビツトのカウント値を下位ビットとする
計１５ビットの信号がＶ−ＲＡＭ２８の読み出しアドレ
スとして出力される。上記の水平カウンタ、垂直カウン
タ夫々のリセット値を可変することによりスクロールが
行なわれる。ＣＲＴＣ２７の出力するアドレスは、セレ
クタ２５を介してＶ−ＲＡＭ２８に供給され、上記の如
く、Ｖ−ＲＡＭ２Ｂより４ビツト分１６ビツトの画像デ
ータがパラレルに読み出される。
れる水平同期信号により水平走査期間の開始時点でリセ
ットされた後システムタイミング発生器３２より供給さ
れるドツトクロック信号をカウントして７ビツトのカウ
ント値を出力する。上記のドツトクロック信号は例えば
１周期が５６０ｎｓｅｃで表示画面の４ビツト分に相当
する周期である。また、垂直カウンタはビデオタイミン
グ発生器３４より供給される垂直同期信号により垂直走
査期間の開始時点でリセットされた後水平同期信号をカ
ウントして８ビツトのカウント値を出力する。この垂直
カウンタの８ビツトのカウント値を上位ビットとし、水
平カウンタの７ビツトのカウント値を下位ビットとする
計１５ビットの信号がＶ−ＲＡＭ２８の読み出しアドレ
スとして出力される。上記の水平カウンタ、垂直カウン
タ夫々のリセット値を可変することによりスクロールが
行なわれる。ＣＲＴＣ２７の出力するアドレスは、セレ
クタ２５を介してＶ−ＲＡＭ２８に供給され、上記の如
く、Ｖ−ＲＡＭ２Ｂより４ビツト分１６ビツトの画像デ
ータがパラレルに読み出される。
この画像データはパラレル／シリアル変換器３３に供給
される。パラレル／シリアル変換器３３は４ビツト分の
画像データをラッチし、システムタイミング発生器３４
よりのタイミング信号を用いてラッチされた画像データ
をシフトする。これによって１ビツト４ビツト単位の画
像データを順次取り出す。なおアドレスバス２１を介し
てＣＰＵ２０より供給されるデータはスクロールの際に
用いられる信号である。この１ビツト分４ビットの画像
データはセレクタ２６に供給される。。
される。パラレル／シリアル変換器３３は４ビツト分の
画像データをラッチし、システムタイミング発生器３４
よりのタイミング信号を用いてラッチされた画像データ
をシフトする。これによって１ビツト４ビツト単位の画
像データを順次取り出す。なおアドレスバス２１を介し
てＣＰＵ２０より供給されるデータはスクロールの際に
用いられる信号である。この１ビツト分４ビットの画像
データはセレクタ２６に供給される。。
セレクタ２６はビデオタイミング発生器３４よりの切換
タイミング信号に基づいて、第３図示の表示画面のボー
ダ一部１を表示する期間においてボーダーラッチ回路２
９より供給されるボーダー色の画像データ（４ビツト）
を取り出し、表示画面の表示部２を表示する期間にはパ
ラレル／シリアル変換器３３よりの４ビツトの画像デー
タを取り出し、取り出された画像データをＣＬ−ＬＩ
Ｔ ３０に読み出しアドレスとして供給する。ところで
、上記表示画面の垂直ブランキング期間にあってはアド
レスバス２３より４ビツトのアドレスが取り出されて書
き込みアドレスとしてＣＩ Ｕ Ｔ ３０に供給される
。
タイミング信号に基づいて、第３図示の表示画面のボー
ダ一部１を表示する期間においてボーダーラッチ回路２
９より供給されるボーダー色の画像データ（４ビツト）
を取り出し、表示画面の表示部２を表示する期間にはパ
ラレル／シリアル変換器３３よりの４ビツトの画像デー
タを取り出し、取り出された画像データをＣＬ−ＬＩ
Ｔ ３０に読み出しアドレスとして供給する。ところで
、上記表示画面の垂直ブランキング期間にあってはアド
レスバス２３より４ビツトのアドレスが取り出されて書
き込みアドレスとしてＣＩ Ｕ Ｔ ３０に供給される
。
ＣＬ、 Ｕ Ｔ ３０は４ビツトのアドレスを有し、各
アドレスに３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を
４ビツトで表わす計１２ビットのカラーデ−タが記憶さ
れたＲＡＭである。この４ビツトで指定される各アドレ
スのカラーデータは上記の如く垂直ブランキング期間に
アクセスされて書き換えが可能である。垂直走査期間に
おいてはセレクタ２６より供給される４ビツトの画像デ
ータでアクセスが行なわれてカラーデータの読み出しが
行なわれ、これによって読み出された３原色Ｒ，Ｇ。
アドレスに３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を
４ビツトで表わす計１２ビットのカラーデ−タが記憶さ
れたＲＡＭである。この４ビツトで指定される各アドレ
スのカラーデータは上記の如く垂直ブランキング期間に
アクセスされて書き換えが可能である。垂直走査期間に
おいてはセレクタ２６より供給される４ビツトの画像デ
ータでアクセスが行なわれてカラーデータの読み出しが
行なわれ、これによって読み出された３原色Ｒ，Ｇ。
Ｂ夫々４ビットのカラーデータがＤ／Ａ変換器３６に供
給される。Ｄ／Ａ変換器３６は各原色毎にカラーデータ
をＤ／Ａ変換し、これによって得られたアナログの赤の
原色映像信号、緑の原色映像信号、青の原色映像信号夫
々を端子３７，３８゜３９より別々に出力する。上記の
端子３７．３８゜３９よりの赤、緑、前夫々の原色映像
信号及び端子３５よりの複合同期信号がモニタ受像１（
図示せず）に供給されて、第３図に示す如ぎ画面の表示
が行なわれる。
給される。Ｄ／Ａ変換器３６は各原色毎にカラーデータ
をＤ／Ａ変換し、これによって得られたアナログの赤の
原色映像信号、緑の原色映像信号、青の原色映像信号夫
々を端子３７，３８゜３９より別々に出力する。上記の
端子３７．３８゜３９よりの赤、緑、前夫々の原色映像
信号及び端子３５よりの複合同期信号がモニタ受像１（
図示せず）に供給されて、第３図に示す如ぎ画面の表示
が行なわれる。
また、第１のＣＰＵ１２でサブコードのディンターリー
ブ、誤り検出及び誤り訂正を行ない、第２のＣＰＬＩ２
０Ｃ−命令！読、Ｖ−ＲＡＭ２Ｂ（７）自き込み、ＣＬ
Ｕ ｒ３０の宙き換えを行なっている。
ブ、誤り検出及び誤り訂正を行ない、第２のＣＰＬＩ２
０Ｃ−命令！読、Ｖ−ＲＡＭ２Ｂ（７）自き込み、ＣＬ
Ｕ ｒ３０の宙き換えを行なっている。
コノタメ、ＣＲＴ Ｃ２７ハＶ −ＲＡ Ｍ ２８の読
み出しアドレスを生成するだけであり、従来のグラフィ
ック・ディスプレイ・プロセッサの如＜Ｖ−ＲＡＭの書
き込み制御機能をもたせる必要がなく、２つのカウンタ
という極めて簡単な構成となる。
み出しアドレスを生成するだけであり、従来のグラフィ
ック・ディスプレイ・プロセッサの如＜Ｖ−ＲＡＭの書
き込み制御機能をもたせる必要がなく、２つのカウンタ
という極めて簡単な構成となる。
ここで、システムタイミング発生器３２が発生する第１
のＣＰＵ１２のりＤツク信号は第７図（Ａ）に示す如き
、例えば周期５６０ｎｓｅｃで５０％デユーティのパル
ス信号である。これによってＣＰＵ１２は同図（Ｂ）に
示すマシンサイクルで動作を行なう。また、アドレス・
デコーダ１７は同図（Ａ）のクロック信号のＨレベル期
間に能動状態となり、セレクタ１８．１９夫々はこのク
ロック信号のＨレベル期間にアドレスバス１６及びアド
レスデコーダ１７．データバス１３夫々をＲＡＭ１５に
接続する。これによって第１のＣＰＵ１２は同図（Ｂ）
に示すマシンサイクルの斜線の期間（第１の動作期間）
においてＲＡＭ１５をアクセスし、ディンターリーブ処
理、誤り検出及び誤り訂正処理を行なう。なお、一般に
ＲＡＭのアクセスタイムは１００ｎｓｅｃ程度であり、
斜線の期間（略２８０ｎｓｅｃ ）で充分ＲＡＭ１５を
アクセスすることが可能である。
のＣＰＵ１２のりＤツク信号は第７図（Ａ）に示す如き
、例えば周期５６０ｎｓｅｃで５０％デユーティのパル
ス信号である。これによってＣＰＵ１２は同図（Ｂ）に
示すマシンサイクルで動作を行なう。また、アドレス・
デコーダ１７は同図（Ａ）のクロック信号のＨレベル期
間に能動状態となり、セレクタ１８．１９夫々はこのク
ロック信号のＨレベル期間にアドレスバス１６及びアド
レスデコーダ１７．データバス１３夫々をＲＡＭ１５に
接続する。これによって第１のＣＰＵ１２は同図（Ｂ）
に示すマシンサイクルの斜線の期間（第１の動作期間）
においてＲＡＭ１５をアクセスし、ディンターリーブ処
理、誤り検出及び誤り訂正処理を行なう。なお、一般に
ＲＡＭのアクセスタイムは１００ｎｓｅｃ程度であり、
斜線の期間（略２８０ｎｓｅｃ ）で充分ＲＡＭ１５を
アクセスすることが可能である。
また、システムタイミング発生＠３２が発生ずる第２の
ＣＰＬＩ２０のクロック信号は上記第１のＣＰＵ１２の
クロック信号を反転した第７図（Ｃ）に示す如きパルス
信号である。このクロック信号によってＣＰＵ２０は同
図（Ｄ）に示すマシンサイクルで動作を行なう。アドレ
スデコーダ２４は同図（Ｃ）のクロック信号のＨレベル
期間に能動状態となり、セレクタ１８．１９夫々は同図
（Ａ）のクロック信号のＬレベル期間つまり同図（Ｃ）
のクロック信号のＨレベル期間においてアドレスバス２
３及びアドレスデコーダ２４．データバス２１夫々をＲ
ＡＭ１５に接続する。これによって第２のＣＰＵ２０は
同図（Ｄ）に示すマシンサイクルの斜線の期間（第２の
動作期間）においてＲＡＭ１５をアクセスし、命令解読
等の処理を行なう。このようにして第１のＣＰＵ１２．
第２のＣＰＵ２０夫々でＲＡＭ１５が順次アクセスされ
、ＣＰＵ１２，２０夫々は互いに相手の動作状態（ＲＡ
Ｍ１５のアクセス有無）を判別することなしに、互いに
競合することなく自由にＲＡＭ１５をアクセスすること
ができる。つまりＣＰＵ１２゜２０間でステータス信号
の授受を行なう必要がない。
ＣＰＬＩ２０のクロック信号は上記第１のＣＰＵ１２の
クロック信号を反転した第７図（Ｃ）に示す如きパルス
信号である。このクロック信号によってＣＰＵ２０は同
図（Ｄ）に示すマシンサイクルで動作を行なう。アドレ
スデコーダ２４は同図（Ｃ）のクロック信号のＨレベル
期間に能動状態となり、セレクタ１８．１９夫々は同図
（Ａ）のクロック信号のＬレベル期間つまり同図（Ｃ）
のクロック信号のＨレベル期間においてアドレスバス２
３及びアドレスデコーダ２４．データバス２１夫々をＲ
ＡＭ１５に接続する。これによって第２のＣＰＵ２０は
同図（Ｄ）に示すマシンサイクルの斜線の期間（第２の
動作期間）においてＲＡＭ１５をアクセスし、命令解読
等の処理を行なう。このようにして第１のＣＰＵ１２．
第２のＣＰＵ２０夫々でＲＡＭ１５が順次アクセスされ
、ＣＰＵ１２，２０夫々は互いに相手の動作状態（ＲＡ
Ｍ１５のアクセス有無）を判別することなしに、互いに
競合することなく自由にＲＡＭ１５をアクセスすること
ができる。つまりＣＰＵ１２゜２０間でステータス信号
の授受を行なう必要がない。
また、システムタイミング発生器３２が発生するＣＲＴ
Ｃ２７に供給する４ドツト単位のドツトクロック信号は
第７図（Ｅ）示す如く第１のＣＰＬ１１２のクロック信
号同一の信号である。ＣＲＴＣ２７はこのドツトクロッ
ク信号によって同図（Ｆ）に示すサイクルで動作を行な
う。セレクタ２５は上記ドツトクロック信号のＨレベル
期間にＣＲＴＣ２７の出力アドレスをＶ−ＲＡＭ２８に
供給し、Ｌレベル期間にアドレスバス２３とＶ−ＲＡＭ
２８を接続してＣＰＵ２０のアドレスをＶ−ＲＡＭ２８
に供給する。これによってＣＲＴＣ２７は同図（Ｆ）の
サイクルの斜線の期間（第１の動作期間）においてＶ
−ＲＡ Ｍ ２８を読み出しのだめにアクセスする。こ
れは第１のＣＰＵ１２がＲＡＭ１５をアクセスするのと
同一タ・イミノジである。また、第２のＣＰＵ２０は同
図（Ｄ）のマシンサイクルの斜線の期間（第２の動作期
間）においてＶ−ＲＡＭ２８を■き込みのためにアクセ
スする。つまり第２のＣＰＵ２０．ＣＲＴＣ２７夫々で
Ｖ−ＲＡＭ２８が順次アクセスされ、ＣＰＵ２０．ＣＲ
ＴＣ２７夫々ハ互イニ相手ノｖ−ＲＡＭ２８に対する動
作状態を判別する必要がない。
Ｃ２７に供給する４ドツト単位のドツトクロック信号は
第７図（Ｅ）示す如く第１のＣＰＬ１１２のクロック信
号同一の信号である。ＣＲＴＣ２７はこのドツトクロッ
ク信号によって同図（Ｆ）に示すサイクルで動作を行な
う。セレクタ２５は上記ドツトクロック信号のＨレベル
期間にＣＲＴＣ２７の出力アドレスをＶ−ＲＡＭ２８に
供給し、Ｌレベル期間にアドレスバス２３とＶ−ＲＡＭ
２８を接続してＣＰＵ２０のアドレスをＶ−ＲＡＭ２８
に供給する。これによってＣＲＴＣ２７は同図（Ｆ）の
サイクルの斜線の期間（第１の動作期間）においてＶ
−ＲＡ Ｍ ２８を読み出しのだめにアクセスする。こ
れは第１のＣＰＵ１２がＲＡＭ１５をアクセスするのと
同一タ・イミノジである。また、第２のＣＰＵ２０は同
図（Ｄ）のマシンサイクルの斜線の期間（第２の動作期
間）においてＶ−ＲＡＭ２８を■き込みのためにアクセ
スする。つまり第２のＣＰＵ２０．ＣＲＴＣ２７夫々で
Ｖ−ＲＡＭ２８が順次アクセスされ、ＣＰＵ２０．ＣＲ
ＴＣ２７夫々ハ互イニ相手ノｖ−ＲＡＭ２８に対する動
作状態を判別する必要がない。
ところで端子１０に入来するサブコードはインターリー
ブされているが、便宜上第８図（Ａ）に示す如く１（ｉ
は正整数）番目のパック、ｉ＋１番目のパックとパック
単位で入来すると考えることができる。この１パック分
のサブコードが入来するに要する時間は略３．３１Ｓｅ
Ｃである。上記のｉ番目のパックの入来が終了すると、
ＲＡＭ１５のＣＰＵ１２のディンターリーブ用の専有記
憶領域の蓄積領域に蓄積されたサブコードはやはりＣＰ
ｔＪ１２の専有記憶領域内の作業領域に所定の順序で転
送されてディンターリーブされる。このようにして得ら
れたｉ番目のパックの誤り検出及び誤り訂正の処理は第
８図（Ｂ）に示す如くｉ＋１番目のパックの入来期間に
実行される。誤り検出及び誤り訂正の処理が終了したｉ
番目のパックは上記の作業領域からＲＡＭ１２内のＣＰ
Ｕ１２゜２０夫々がアクセス可能な共有領域に転送され
、ＣＰＵ２０によってこのｉ番目のパックの命令解読が
行なわれ、命令が例えばフォント単位の描画を指示する
場合等においては共有領域のｉ番目のパックの画像デー
タがＶ−ＲＡＭ２８に転送される。この第２のＣＰＵ２
０によるｉ番目のパラ、りの命令解読等の処理は、第８
図（Ｃ）に示す如く、第１のＣＰＵ１２によるｉ＋１番
目のパックの誤り検出及び誤り訂正の処理期間に行なわ
れる。この期間には端子１０にｉ＋２番目のパックのサ
ブコードが入来している。この１番目のパックの命令を
反映した画像は第８図（Ｄ）に示す如く、ＣＰＵ２０の
ｉ番目のパックの命令解読より僅かに遅れて表示される
。これはパラレル／シリアル変換器３３．ＣＬＵＴ３０
．Ｄ／Ａ変換器３６等による時間遅れである。
ブされているが、便宜上第８図（Ａ）に示す如く１（ｉ
は正整数）番目のパック、ｉ＋１番目のパックとパック
単位で入来すると考えることができる。この１パック分
のサブコードが入来するに要する時間は略３．３１Ｓｅ
Ｃである。上記のｉ番目のパックの入来が終了すると、
ＲＡＭ１５のＣＰＵ１２のディンターリーブ用の専有記
憶領域の蓄積領域に蓄積されたサブコードはやはりＣＰ
ｔＪ１２の専有記憶領域内の作業領域に所定の順序で転
送されてディンターリーブされる。このようにして得ら
れたｉ番目のパックの誤り検出及び誤り訂正の処理は第
８図（Ｂ）に示す如くｉ＋１番目のパックの入来期間に
実行される。誤り検出及び誤り訂正の処理が終了したｉ
番目のパックは上記の作業領域からＲＡＭ１２内のＣＰ
Ｕ１２゜２０夫々がアクセス可能な共有領域に転送され
、ＣＰＵ２０によってこのｉ番目のパックの命令解読が
行なわれ、命令が例えばフォント単位の描画を指示する
場合等においては共有領域のｉ番目のパックの画像デー
タがＶ−ＲＡＭ２８に転送される。この第２のＣＰＵ２
０によるｉ番目のパラ、りの命令解読等の処理は、第８
図（Ｃ）に示す如く、第１のＣＰＵ１２によるｉ＋１番
目のパックの誤り検出及び誤り訂正の処理期間に行なわ
れる。この期間には端子１０にｉ＋２番目のパックのサ
ブコードが入来している。この１番目のパックの命令を
反映した画像は第８図（Ｄ）に示す如く、ＣＰＵ２０の
ｉ番目のパックの命令解読より僅かに遅れて表示される
。これはパラレル／シリアル変換器３３．ＣＬＵＴ３０
．Ｄ／Ａ変換器３６等による時間遅れである。
第８図に示す如く、端子１０に入来するサブコード（画
像情報）は第１のＣＰＬＪ１２．第２のＣＰｔＪ２０及
びＣＲＴＣ２７等によりパイプライン処理されるため、
画像情報を高速に処理でき、入来するサブコードで指示
されるグラフィック表示をリアルタイムで行なうことが
できる。
像情報）は第１のＣＰＬＪ１２．第２のＣＰｔＪ２０及
びＣＲＴＣ２７等によりパイプライン処理されるため、
画像情報を高速に処理でき、入来するサブコードで指示
されるグラフィック表示をリアルタイムで行なうことが
できる。
なお、ＣＰＬＪ１２とＣＰＬＪ２０とは、単一のチップ
上に２つのＣＰＵが構成され、かつ共通のデータバスを
有する時分割型のＣＰＵであっても良い。この場合いず
れのＣＰＵもデータバスの状態を判別する必要がなくＲ
ＡＭ１５等の自由なアクセスが可能である。
上に２つのＣＰＵが構成され、かつ共通のデータバスを
有する時分割型のＣＰＵであっても良い。この場合いず
れのＣＰＵもデータバスの状態を判別する必要がなくＲ
ＡＭ１５等の自由なアクセスが可能である。
発明の効果
上述の如く、本発明になる画像生成装置は、第１の中央
処理装置による第１のメモリ内の画像情報の誤り検出及
び訂正等の処理及びメモリ制御回路による画像メモリか
らの画像データの読み出しと、第２の中央処理装置によ
る第１のメモリ内の画像情報の制御データの解読及び画
像メモリへの画像データの書き込みとが交互に行なわれ
るので、メモリ制御回路の構成が従来に比して簡単にな
り、第１．第２の中央処理装置及びメモリ制御回路夫々
は互いの動作状態を判別する必要なく自由に第１のメモ
リ、画像メモリ夫々をアクセスでき画像情報の高速処理
が可能となり、伝送される画像情報をリアルタイムに処
理することができる等の特長を有している。
処理装置による第１のメモリ内の画像情報の誤り検出及
び訂正等の処理及びメモリ制御回路による画像メモリか
らの画像データの読み出しと、第２の中央処理装置によ
る第１のメモリ内の画像情報の制御データの解読及び画
像メモリへの画像データの書き込みとが交互に行なわれ
るので、メモリ制御回路の構成が従来に比して簡単にな
り、第１．第２の中央処理装置及びメモリ制御回路夫々
は互いの動作状態を判別する必要なく自由に第１のメモ
リ、画像メモリ夫々をアクセスでき画像情報の高速処理
が可能となり、伝送される画像情報をリアルタイムに処
理することができる等の特長を有している。
第１図は本発明装置の一実施例のブロック系統図、第２
図はサブコードを説明するだめの図、第３図は表示画面
を説明するための図、第４図は第１図示の装置に入来す
る信号の一例のタイムチャート、第５図は第１図示の第
１のＣＰＬＪの実行する処理の一実施例のフローチャー
ト、第６図は第１図示のＶ−ＲＡＭの画像データの記憶
状態を説明するだめの図、第７−図、第８図夫々は第１
図示の各回路の動作状態を説明するための図である。 １１・・・イン、ターフエース回路、１２．２０・・・
ＣＰＵ、１５・・・ＲＡＭ、２７・・・カソード・レイ
・チューブ・コントローラ（ＣＲＴＣ） 、２８・・・
ビデオ・ランダム・アクセス・メモリ（Ｖ−ＲＡＭ）、
３０・・・カラー・ルック・アップ・テーブル（ＣＬＵ
Ｔ）、３２・・・システムタイミング発生器、３３・・
・パラレル／シリアル変換器、３４・・・ビデオタイミ
ング発生器、３６・・・Ｄ／Ａ変換器。 特許出願人 日本ビクター株式会社 第２因 第５図 第７図 第８図 −一−−リ町
図はサブコードを説明するだめの図、第３図は表示画面
を説明するための図、第４図は第１図示の装置に入来す
る信号の一例のタイムチャート、第５図は第１図示の第
１のＣＰＬＪの実行する処理の一実施例のフローチャー
ト、第６図は第１図示のＶ−ＲＡＭの画像データの記憶
状態を説明するだめの図、第７−図、第８図夫々は第１
図示の各回路の動作状態を説明するための図である。 １１・・・イン、ターフエース回路、１２．２０・・・
ＣＰＵ、１５・・・ＲＡＭ、２７・・・カソード・レイ
・チューブ・コントローラ（ＣＲＴＣ） 、２８・・・
ビデオ・ランダム・アクセス・メモリ（Ｖ−ＲＡＭ）、
３０・・・カラー・ルック・アップ・テーブル（ＣＬＵ
Ｔ）、３２・・・システムタイミング発生器、３３・・
・パラレル／シリアル変換器、３４・・・ビデオタイミ
ング発生器、３６・・・Ｄ／Ａ変換器。 特許出願人 日本ビクター株式会社 第２因 第５図 第７図 第８図 −一−−リ町
Claims (1)
- 伝送される画像情報を第１の中央処理装置で処理して第
１のメモリに所定の形式に並べかつ誤りの検出及び訂正
を行ない、該第１のメモリに記憶されている所定形式の
画像情報の制御データを解読し該制御データに応じて該
画像情報の画像データを画像メモリに書き込み、メモリ
制御回路により該画像メモリから読み出される画像デー
タをカラーデータに変換し、該カラーデータよりアナロ
グの映像信号を得る画像生成装置であつて、第１の動作
期間に該第１の中央処理装置を該第１のメモリに対して
機能させ、かつ該メモリ制御回路を該画像メモリに対し
て機能させ、第２の動作期間に該第２の中央処理装置を
該第１のメモリ及び画像メモリに対して機能させ、該第
１の動作期間と第２の動作期間とを交互に切換え制御す
るタイミング制御回路を設けたことを特徴とする画像生
成成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115045A JPS61272877A (ja) | 1985-05-28 | 1985-05-28 | 画像生成装置 |
| US06/867,235 US4853876A (en) | 1985-05-28 | 1986-05-23 | Picture producing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115045A JPS61272877A (ja) | 1985-05-28 | 1985-05-28 | 画像生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61272877A true JPS61272877A (ja) | 1986-12-03 |
| JPH0260030B2 JPH0260030B2 (ja) | 1990-12-14 |
Family
ID=14652821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115045A Granted JPS61272877A (ja) | 1985-05-28 | 1985-05-28 | 画像生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4853876A (ja) |
| JP (1) | JPS61272877A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212181B1 (en) * | 1989-03-20 | 2007-05-01 | Hitachi, Ltd. | Multi-tone display device |
| US5437464A (en) * | 1991-08-30 | 1995-08-01 | Kabushiki Kaisha Sega Enterprises | Data reading and image processing system for CD-ROM |
| JPH05108043A (ja) * | 1991-10-16 | 1993-04-30 | Pioneer Video Corp | グラフイツクスデコーダ |
| KR100223628B1 (ko) * | 1995-12-20 | 1999-10-15 | 윤종용 | 화상처리시스템에 있어서 n x n 윈도우 처리방법 및시스템 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4364037A (en) * | 1981-06-15 | 1982-12-14 | Cromemco Inc. | Transition data image processor |
| US4417336A (en) * | 1981-06-18 | 1983-11-22 | The Bendix Corporation | Method of testing with computers |
| US4437092A (en) * | 1981-08-12 | 1984-03-13 | International Business Machines Corporation | Color video display system having programmable border color |
| US4570217A (en) * | 1982-03-29 | 1986-02-11 | Allen Bruce S | Man machine interface |
| US4691295A (en) * | 1983-02-28 | 1987-09-01 | Data General Corporation | System for storing and retreiving display information in a plurality of memory planes |
| US4556955A (en) * | 1983-05-27 | 1985-12-03 | Allied Corporation | Single crystal dual microprocessor computing system |
| US4587605A (en) * | 1984-01-19 | 1986-05-06 | Matsushita Electric Industrial Co., Ltd. | Inverter-drive controlling apparatus |
| JPS60165696A (ja) * | 1984-02-08 | 1985-08-28 | 株式会社アスキ− | デイスプレイコントロ−ラ |
| US4685144A (en) * | 1984-10-29 | 1987-08-04 | Environmental Research Institute Of Michigan | Image processing system with transformation detection |
| US4663619A (en) * | 1985-04-08 | 1987-05-05 | Honeywell Inc. | Memory access modes for a video display generator |
| US4713757A (en) * | 1985-06-11 | 1987-12-15 | Honeywell Inc. | Data management equipment for automatic flight control systems having plural digital processors |
| JP3935242B2 (ja) * | 1997-06-16 | 2007-06-20 | ヤンマー産業株式会社 | 複合シャワー水栓 |
-
1985
- 1985-05-28 JP JP60115045A patent/JPS61272877A/ja active Granted
-
1986
- 1986-05-23 US US06/867,235 patent/US4853876A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260030B2 (ja) | 1990-12-14 |
| US4853876A (en) | 1989-08-01 |
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