JPH0260030B2

JPH0260030B2 -

Info

Publication number: JPH0260030B2
Application number: JP60115045A
Authority: JP
Inventors: Chitoshi Hibino; Atsushi Arimoto; Kenji Yoshihara
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-05-28
Filing date: 1985-05-28
Publication date: 1990-12-14
Also published as: JPS61272877A; US4853876A

Description

【発明の詳細な説明】産業上の利用分野本発明は画像生成装置に係り、伝送される画像
情報内の画像データを画像メモリに記憶し、この
画像メモリより読み出される画像データよりアナ
ログの映像信号を得て出力する画像生成装置に関
する。

従来の技術コンパクトデイスク上には第２図Ａに示す如き
フレーム・フオーマツトでデイジタル信号が記録
されている。第２図Ａにおいて、１フレームは
588チヤンネル・ビツトよりなり、フレームの先
頭には24チヤンネル・ビツトのフレーム同期信号
SYNCが設けられている。フレーム同期信号
SYNCに続いて各14チヤンネル・ビツト構成のデ
ータD₀〜D₃₂が設けられ、フレーム同期信号
SYNC及びデータD₀〜D₃₂夫々の間には３チヤン
ネル・ビツトの接続ビツトＣが設けられている。
上記各14チヤンネル・ビツトのデータD₀〜D₃₂
夫々はEFM（エイト・ツー・フオーテイン）復調
されると８ビツトに変換され、この８ビツトはシ
ンボルと称せられている。上記のデータD₀〜D₃₂
のうちデータD₀には１シンボルのサブコードが
記録され、残りのデータD₁〜D₃₂に24シンボルの
オーデイオデータと８シンボルの誤り訂正用デー
タとが記録されている。上記のサブコードを構成
する１シンボル（＝８ビツト）は１ビツト毎に
Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗと称されてい
る。ビツトＰ，Ｑは従来よりタイムコードして使
用され、ビツトＲ〜Ｗは従来使用されていなかつ
たが最近グラフイツク表示に利用する規格が決定
された。

サブコードは第２図Ｂに示す如く98フレーム分
のシンボルで１データブロツクを構成し、最初の
２シンボルはサブコードシンクＳ０，Ｓ１とされ
ている。残りの96シンボルのビツトＰ，Ｑはタイ
ムコードとして使用され、画像情報であるビツト
Ｒ〜Ｗは各24シンボル毎に４つのパツクに分割さ
れる。各パツクは第２図Ｃに示す如く、０番シン
ボルの６ビツト（ビツトＲ〜Ｗ）がビツトＲ〜Ｗ
の使用状況を表わすモード及びアイテムを表わ
す。このモード及びアイテム夫々の各ビツトが
“001 001”のときテレビジヨン・グラフイツク・
モードを表わす。１番シンボルの６ビツトは命令
（インストラクシヨン）が入つている。この命令
は単一色クリア、ボーダー色設定、フオント単位
の描画、スクロール、カラー・ルツク・アツプ・
テーブル（以下「CLUT」と略す）書込等の描画
コマンドがある。次の２番、３番シンボルは夫々
の６ビツトは制御データである０番、１番シンボ
ルに対する誤り訂正用のパリテイQ₀，Q₁である。
４番〜19番シンボルの各６ビツトは画像データが
入るデータフイールドとして用いられる。例えば
命令がフオント単位の描画コマンドである場合、
４番シンボルには背景色のデータが入り、５番シ
ンボルには前面色（例えば文字の色）のデータが
入り、６番シンボル、７番シンボル夫々に画面上
の縦方向位置、横方向位置夫々のデータが入る。
また、８番〜19番シンボルの12個のシンボル夫々
の６ビツトには横６ドツト×縦12ドツトで構成さ
れる１フオント分の画像データが入る。この画像
データは例えば“０”が背景色、“１”が前面色
に対応するものである。更に20番〜23番シンボル
夫々の６ビツトは上記０番〜19番シンボルに対す
る誤り訂正用のパリテイP₀，P₁，P₂，P₃である。

コンパクトデイスクプレーヤで再生され、かつ
分離されたインターリーブを受けているサブコー
ドは画像生成装置にシリアルに伝送される。画像
生成装置では伝送されたサブコードをまずデイン
ターリーブして第２図Ｃに示す形式に変換する。
更にパリテイP₀〜P₃及びQ₀，Q₁による誤り検出
及び誤り訂正が行なわれる。この後、パツクの０
番、１番シンボルに入つている命令等の解読が行
なわれる。例えば、上記フオント単位の描画コマ
ンドによつて一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下「Ｖ−
RAM」と略す）に画像データが書き込まれる。
このＶ−RAMから順次読み出される画像データ
はカラー・ルツク・アツプ・テーブル（以下
「CLUT」と略す）で３つの原色データに変換さ
れ、各原色データはＤ／Ａ変換されてアナログの
原色信号とされモニタ受像機に供給される。

ところで第３図に示すモニタ受像機の画面上に
ボーダー部１に囲まれて表示部２が表示される。
表示部２は横方向に48フオント分288ドツトで縦
方向に16フオント分192ドツトが表示される。

発明が解決しようとする問題点上記の画像生成装置に類似するものとして、パ
ーソナルコンピユータがある。これはキーボード
で入力された命令を解読し、Ｖ−RAMに画像デ
ータを書き込み、またCLUTを書き換えて、Ｖ−
RAMより順次読み出される画像データから画像
表示用の原色信号を生成するものである。このよ
うなパーソナルコンピユータにおいては１台の
CPUで命令解読、Ｖ−RAMの書き込み、CLUT
の書き換え等を行なつている。この場合、CPU
は一の命令により処理が行なわれた後、次の命令
による処理を行ない、前の命令の実行中に次に命
令が入力されると、この命令の実行は待たされ
る。

ところが上記の画像生成装置においては、コン
パクトデイスクプレーヤで再生されるサブコード
が順次入来し、このサブコードのデインターリー
ブ、誤り検出及び誤り訂正をCPUで行なう必要
がある。従来の画像生成装置は１台のCPUで、
上記サブコードのデインターリーブ、誤り検出及
び誤り訂正、命令解読、Ｖ−RAMの書き込み、
CLUTの書き換え等の処理を行なつている。この
ため、サブコードとして入来する命令いかんによ
つては、リアルタイムで処理できないという問題
点があつた。また、CPUの負担を軽減するため
にＶ−RAMの書き込み処理の大部分をグラフイ
ツク・デイスプレイ・プロセツサと呼ばれるハー
ドウエアによつて行なつている。このグラフイツ
ク・デイスプレイ・プロセツサは主としてＶ−
RAMよりの画像データの読み出しを制御するも
のであり、上記Ｖ−RAMの書き込み処理機能が
追加されることによりハードウエア構成が複雑化
するという問題点があつた。

そこで、本発明はタイミング制御回路を設け、
第１、第２の中央処理装置夫々の第１のメモリに
対する動作及び第２の中央処理装置、メモリ制御
回路夫々の画像メモリに対する動作を交互に行な
わせることにより、上記の問題点を解決した画像
生成装置を提供することを目的とする。

問題点を解決するための手段本発明においては、伝送される画線情報は第１
の中央処理装置で第１のメモリに所定の形式に並
べられ誤りの検出及び訂正が行なわれる。この所
定の形式とされて第１のメモリに記憶されている
画像情報は第２の中央処理装置で制御データが解
読され画像情報の画像データが画像メモリに書き
込まれる。画像メモリはメモリ制御回路により画
像データを読み出されてカラーデータに変換さ
れ、このカラーデータからアナログの映像信号が
得られる。タイミング制御回路は第１の動作期間
に第１の中央処理装置の第１のメモリに対するア
クセス及びメモリ制御回路の画像メモリに対する
アクセスを可能とし、第２の動作期間に第２の中
央処理装置の第１のメモリに対するアクセス及び
画像メモリに対するアクセスを可能とし、上記第
１、第２の動作期間を交互に切換える。

作用本発明においては、第１の動作期間に第１の中
央処理装置による第１のメモリ内の画像情報の並
べかえ、誤りの検出及び訂正が行なわれると共
に、メモリ制御回路による画像メモリからの画像
データの読み出しが行なわれ、第２の動作期間に
第２の中央処理装置による第１のメモリ内の画像
情報の制御データの解読及び画像メモリへの画像
データの書き込みが行なわれる。このため、第
１、第２の中央処理装置及びメモリ制御回路夫々
が第１のメモリ、画像メモリ夫々をアクセスする
とき待ち状態となることが防止される。

実施例第１図は本発明装置の一実施例のブロツク系統
図を示す。同図中、端子１０には第４図Ａに示す
如きシリアルのサブコード（画像情報）、同図Ｂ
に示すビツトクロツク信号、同図Ｃに示すワード
クロツク信号、更にサブコードシンク信号が入来
してインターフエース回路１１に供給される。イ
ンターフエース回路１１はビツトクロツク信号に
より入来するサブコードの各ビツトＷ〜Ｐをラツ
チする。ワードクロツク信号は各ワードのサブコ
ードのラツチ終了時点を指示するものであり、第
１のCPU（中央処理装置）１２の割込指示信号と
して用いられる。CPU１２はワードクロツク信
号のＬレベル時点でインターフエース回路１１よ
り双方向のデータバス１３を介して６ビツトパラ
レルに供給される１シンボル分のサブコードＲ〜
Ｗを取り込む。なお、サブコードシンク信号は第
２図Ｂ示すサブコードシンクＳ０，Ｓ１の検出時
にＨレベルとなる信号である。

CPU１２はROM１４に格納されているプログ
ラムを実行し、この際作業領域として第１のメモ
リであるRAM１５が用いられる。CPU１２の出
力するアドレスはアドレスバス１６よりROM１
４、アドレスデコーダ１７、セレクタ１８夫々に
供給される。アドレスデコーダ１７はアドレスの
上位ビツトよりROM１４、RAM１５のいずれ
がアクセスされているかを判別して、これらに制
御信号を供給する。セレクタ１８はCPU１２の
アドレス及び制御信号と後述するCPU２０のア
ドレス及び制御信号とを切換えてRAM１５に供
給し、RAM１５はセレクタ１９によつて双方向
性のデータバス１３又は双方向性のデータバス２
１のいずれかと接続される。

第１のCPU１２は、インターフエース回路１
１より供給される各シンボルの６ビツトを蓄積し
て１パツク（＝24シンボル）毎に第５図示の処理
を行なう。まず、CPUは上記１パツク分のサブ
コードのデインターリーブを行ない（ステツプ４
０）、第２図Ｃに示す形式に変換する。次に20番
〜23番シンボルのパリテイP₀〜P₃を用いて０番
〜19番シンボルの誤り検出を行なう（スチツプ４
１）。このＰパリテイ・チエツクで誤り有りと判
別される（ステツプ４２）と、上記のパリテイ
P₀〜P₃により誤りビツトの訂正が行なわれ（ス
テツプ４３）、Ｑパリテイ・チエツク（ステツプ
４４）を行なう。Ｐパリテイ・チエツクで誤りが
ない場合は直接ステツプ４４に移行する。

ステツプ４４では２番、３番シンボルのパリテ
イQ₀，Q₁を用いて０番及び１番シンボルの誤り
検出が行なわれる。続いてＱパリテイ・チエツク
における誤りの有無が判別され（ステツプ４５）、
誤りがある場合にのみ上記のパリテイQ₀，Q₁に
よる誤りビツトの訂正が行なわれ（ステツプ４
６）、処理が終了する。

このようにして得られた第２図Ｃに示す如き１
パツク分のサブコードは第１のメモリである
RAM１５内のCPU１２，２０夫々が共にアクセ
ス可能な領域に転送されて記憶される。このサブ
コードは第２のCPU（中央処理装置）２０により
命令解読を行なわれる。CPU２０はROM２２に
格納されているプログラムを実行する。CPU２
０の出力するアドレスはアドレスバス２３より
ROM２２、アドレスデコーダ２４、セレクタ１
８，２５，２６夫々に供給される。アドレスデコ
ーダ２４はアドレスの上位ビツトよりROM２
２、RAM１５、メモリ制御回路であるカソー
ド・レイ・チユーブ・コントローラ（以下
「CRTC」と略す）２７、Ｖ−RAM２８、ボー
ダーラツチ回路２９、CLUT３０夫々の制御信号
を生成して、夫々に供給する。CPU２０のアド
レス及び制御信号がセレクタ１８を介してRAM
１５に供給されてRAM１５より読み出された１
パツク分の画像情報はセレクタ１９及びデータバ
ス２１を介してCPU２０に供給される。CPU２
０はこの１パツク分のサブコードの制御データで
ある０番、１番シンボルを解読する。

CPU２０は、解読された命令が例えばフオン
ト単位の描画を指示するときＶ−RAM２８の指
定されたアドレスに第２図Ｃの４番〜19番シンボ
ル夫々の６ビツトにある１フオント分の画像デー
タをデータバス２１を介して書き込む。また命令
がボーダー色設定を指定するときボーダーラツチ
回路２９にボーダー色を指示する４ビツトの画像
データをラツチさせ、命令がCLUT書込を指示す
るときCLUT３０の指定されたアドレスのテーブ
ル内容を書き換える。更に命令がスクロールを指
示する場合CRTC２７に、Ｖ−RAM２８の読み
出し用アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵
しており、その発振出力よりCPU１２，２０
夫々のクロツク信号を生成している。CPU１２
のクロツク信号はCPU１２及びアドレスデコー
ダ１７に供給されると共に切換信号としてセレク
タ１８，１９夫々に供給されており、CPU２０
のクロツク信号はCPU２０及びアドレスデコー
ダ２４に供給されている。また、システムタイミ
ング発生器３２はCPU１２のクロツク信号とま
つたく同一のドツトクロツク信号（この信号の１
周期は４ドツトに相当する）を生成してCRTC２
７に供給し、またこのドツトクロツク信号を切換
信号としてセレクタ２５に供給する。更に、シス
テムタイミング発生器３２はタイミング信号を生
成してパラレル／シリアル変換器３３に供給し、
更にビデオタイミング発生器３４にクロツク信号
を供給する。ビデオタイミング発生器３４はこの
クロツク信号より水平同期信号、垂直同期信号を
生成してCRTC２７に供給し、また切換タイミン
グ信号を生成してセレクタ２６に供給し、更に上
記水平同期信号、垂直同期信号より得られる複合
同期信号を端子３５に供給する。

次に、Ｖ−RAM（画像メモリ）２８は第６図
に示す如く、表示画面（第３図示）に対応して横
方向300ドツトで縦方向216ドツト分の画像データ
を記憶するものである。上記300ドツト×216ドツ
トの画像データのうち288ドツト×192ドツト分の
画像データが第３図示の表示部２に表示される。
このように表示部２の表示を越える画像データを
記憶するのはスクロールを行なうためである。１
ドツト分の画像データは４ビツトより構成され、
４ドツト分の16ビツトを１ワードとしてアドレス
が付されている。つまりＶ−RAM２８のアドレ
ス０には第６図示のドツトD₀からドツトD₃まで
の画像データ16ビツトが記憶される。

このＶ−RAM２８にCPU２０により画像デー
タを書き込む場合には、データバス２１より供給
される８ビツト（２ドツト分）の画像データが、
アドレスバス２３よりセレクタ２５を介して供給
されるアドレスと、アドレスデコーダ２４より供
給される上位８ビツト、下位８ビツトを指示する
制御信号で指示される場所に書き込まれる。ま
た、Ｖ−RAM２８よりの画像データの読み出し
はアドレス毎にワード（＝16ビツト）単位で行な
われる。

メモリ制御回路であるCRTC２７は、水平カウ
ンタと垂直カウンタとより大略構成されている。
水平カウンタはビデオタイミング発生器３４より
供給される水平同期信号により水平走査期間の開
始時点でリセツトされた後システムタイミング発
生器３２より供給されるドツトクロツク信号をカ
ウントして７ビツトのカウント値を出力する。上
記のドツトクロツク信号は例えば１周期が
560nsecで表示画面の４ドツト分に相当する周期
である。また、垂直カウンタはビデオタイミング
発生器３４より供給される垂直同期信号により垂
直走査期間の開始時点でリセツトされた後水平同
期信号をカウントして８ビツトのカウント値を出
力する。この垂直カウンタの８ビツトのカウント
値を上位ビツトとし、水平カウンタの７ビツトの
カウント値を下位ビツトとする計15ビツトの信号
がＶ−RAM２８の読み出しアドレスとして出力
される。上記の水平カウンタ、垂直カウンタ夫々
のリセツト値を可変することによりスクロールが
行なわれる。CRTC２７の出力するアドレスは、
セレクタ２５を介してＶ−RAM２８に供給さ
れ、上記の如く、Ｖ−RAM２８より４ドツト分
16ビツトの画像データがパラレルに読み出され
る。この画像データはパラレル／シリアル変換器
３３に供給される。パラレル／シリアル変換器３
３は４ドツト分の画像データをラツチし、システ
ムタイミング発生器３４よりのタイミング信号を
用いてラツチされた画像データをシフトする。こ
れによつて１ドツト４ビツト単位の画像データを
順次取り出す。なおアドレスバス２１を介して
CPU２０より供給されるデータはスクロールの
際に用いられる信号である。この１ドツト分４ビ
ツトの画像データはセレクタ２６に供給される。

セレクタ２６はビデオタイミング発生器３４よ
りの切換タイミング信号に基づいて、第３図示の
表示画面のボーダー部１を表示する期間において
ボーダーラツチ回路２９より供給されるボーダー
色の画像データ（４ビツト）を取り出し、表示画
面の表示部２を表示する期間にはパラレル／シリ
アル変換器３３よりの４ビツトの画像データを取
り出し、取り出された画像データをCLUT３０に
読み出しアドレスとして供給する。ところで、上
記表示画面の垂直ブランキング期間にあつてはア
ドレスバス２３より４ビツトのアドレスが取り出
されて書き込みアドレスとしてCLUT３０に供給
される。

CLUT３０は４ビツトのアドレスを有し、各ア
ドレスに３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を
４ビツトで表わす計12ビツトのカラーデータが記
憶されたRAMである。この４ビツトで指定され
る各アドレスのカラーデータは上記の如く垂直ブ
ランキング期間にアクセスされて書き換えが可能
である。垂直走査期間においてはセレクタ２６よ
り供給される４ビツトの画像データでアクセスが
行なわれてカラーデータの読み出しが行なわれ、
これによつて読み出された３原色Ｒ，Ｇ，Ｂ夫々
４ビツトのカラーデータがＤ／Ａ変換器３６に供
給される。Ｄ／Ａ変換器３６は各原色毎にカラー
データをＤ／Ａ変換し、これによつて得られたア
ナログの赤の原色映像信号、緑の原色映像信号、
青の原色映像信号夫々を端子３７，３８，３９よ
り別々に出力する。上記の端子３７，３８，３９
よりの赤、緑、青夫々の原色映像信号及び端子３
５よりの複合同期信号がモニタ受像機（図示せ
ず）に供給されて、第３図に示す如き画面の表示
が行なわれる。

また、第１のCPU１２でサブコードのデイン
ターリーブ、誤り検出及び誤り訂正を行ない、第
２のCPU２０で命令解読、Ｖ−RAM２８の書き
込み、CLUT３０の書き換えを行なつている。こ
のため、CRTC２７はＶ−RAM２８の読み出し
アドレスを生成するだけであり、従来のグラフイ
ツク・デイスプレイ・プロセツサの如くＶ−
RAMの書き込み制御機能をもたせる必要がな
く、２つのカウンタという極めて簡単な構成とな
る。

ここで、システムタイミング発生器３２が発生
する第１のCPU１２のクロツク信号は第７図Ａ
に示す如き、例えば周期560nsecで50％デユーテ
イのパルス信号である。これによつてCPU１２
は同図Ｂに示すマシンサイクルで動作を行なう。
また、アドレス・デコーダ１７は同図Ａのクロツ
ク信号のＨレベル期間に能動状態となり、セレク
タ１８，１９夫々はこのクロツク信号のＨレベル
期間にアドレスバス１６及びアドレスデコーダ１
７、データバス１３夫々をRAM１５に接続す
る。これによつて第１のCPU１２は同図Ｂに示
すマシンサイクルの斜線の期間（第１の動作期
間）においてRAM１５をアクセス、し、デイン
ターリーブ処理、誤り検出及び誤り訂正処理を行
なう。なお、一般にRAMのアクセスタイムは
100nsec程度であり、斜線の期間（略280nsec）で
充分RAM１５をアクセスすることが可能であ
る。

また、システムタイミング発生器３２が発生す
る第２のCPU２０のクロツク信号は上記第１の
CPU１２のクロツク信号を反転した第７図Ｃに
示す如きパルス信号である。このクロツク信号に
よつてCPU２０は同図Ｄに示すマシンサイクル
で動作を行なう。アドレスデコーダ２４は同図Ｃ
のクロツク信号のＨレベル期間に能動状態とな
り、セレクタ１８，１９夫々は同図Ａのクロツク
信号のＬレベル期間つまり同図Ｃのクロツク信号
のＨレベル期間においてアドレスバス２３及びア
ドレスデコーダ２４、データバス２１夫々を
RAM１５に接続する。これによつて第２のCPU
２０は同図Ｄに示すマシンサイクルの斜線の期間
（第２の動作期間）においてRAM１５をアクセ
スし、命令解読等の処理を行なう。このようにし
て第１のCPU１２、第２のCPU２０夫々でRAM
１５が順次アクセスされ、CPU１２，２０夫々
は互いに相手の動作状態（RAM１５のアクセス
有無）を判別することなしに、互いに競合するこ
となく自由にRAM１５をアクセスすることがで
きる。つまりCPU１２，２０間でステータス信
号の授受を行なう必要がない。

また、システムタイミング発生器３２が発生す
るCRTC２７に供給する４ドツト単位のドツトク
ロツク信号は第７図Ｅに示す如く第１のCPU１
２のクロツク信号同一の信号である。CRTC２７
はこのドツトクロツク信号によつて同図Ｆに示す
サイクルで動作を行なう。セレクタ２５は上記ド
ツトクロツク信号のＨレベル期間にCRTC２７の
出力アドレスをＶ−RAM２８に供給し、Ｌレベ
ル期間にアドレスバス２３とＶ−RAM２８を接
続してCPU２０のアドレスをＶ−RAM２８に供
給する。これによつてCRTC２７は同図Ｆのサイ
クルの斜線の期間（第１の動作期間）においてＶ
−RAM２８を読み出しのためにアクセスする。
これは第１のCPU１２がRAM１５をアクセスす
るのと同一タイミングである。また、第２の
CPU２０は同図Ｄのマシンサイクルの斜線の期
間（第２の動作期間）においてＶ−RAM２８を
書き込みのためにアクセスする。つまり第２の
CPU２０、CRTC２７夫々でＶ−RAM２８が順
次アクセスされ、CPU２０、CRTC２７夫々は
互いに相手のＶ−RAM２８に対する動作状態を
判別する必要がない。

ところで端子１０に入来するサブコードはイン
ターリーブされているが、便宜上第８図Ａに示す
如くｉ（ｉは正整数）番目のパツク、ｉ＋１番目
のパツクとパツク単位で入来すると考えることが
できる。この１パツク分のサブコードが入来する
に要する時間は略3.3ｍsecである。上記のｉ番目
のパツクの入来が終了すると、RAM１５のCPU
１２のデインターリーブ用の専有記憶領域の蓄積
領域に蓄積されたサブコードはやはりCPU１２
の専有記憶領域内の作業領域に所定の順序で転送
されてデインターリーブされる。このようにして
得られたｉ番目のパツクの誤り検出及び誤り訂正
の処理は第８図Ｂに示す如くｉ＋１番目のパツク
の入来期間に実行される。誤り検出及び誤り訂正
の処理が終了したｉ番目のパツクは上記の作業領
域からRAM１２内のCPU１２，２０夫々がアク
セス可能な共有領域に転送され、CPU２０によ
つてこのｉ番目のパツクの命令解読が行なわれ、
命令が例えばフオント単位の描画を指示する場合
等においては共有領域のｉ番目のパツクの画像デ
ータがＶ−RAM２８に転送される。この第２の
CPU２０によるｉ番目のパツクの命令解読等の
処理は、第８図Ｃに示す如く、第１のCPU１２
によるｉ＋１番目のパツクの誤り検出及び誤り訂
正の処理期間に行なわれる。この期間には端子１
０にｉ＋２番目のパツクのサブコードが入来して
いる。このｉ番目のパツクの命令を反映した画像
は第８図Ｄに示す如く、CPU２０のｉ番目のパ
ツクの命令解読より僅かに遅れて表示される。こ
れはパラレル／シリアル変換器３３、CLUT３
０、Ｄ／Ａ変換器３６等による時間遅れである。

第８図に示す如く、端子１０に入来するサブコ
ード（画像情報）は第１のCPU１２、第２の
CPU２０及びCRTC２７等によりパイプライン
処理されるため、画像情報を高速に処理でき、入
来するサブコードで指示されるグラフイツク表示
をリアルタイムで行なうことができる。

なお、CPU１２とCPU２０とは、単一のチツ
プ上に２つのCPUが構成され、かつ共通のデー
タバスを有する時分割型のCPUであつても良い。
この場合いずれのCPUもデータバスの状態を判
別する必要がなくRAM１５等の自由なアクセス
が可能である。

発明の効果上述の如く、本発明になる画像生成装置は、第
１の中央処理装置による第１のメモリ内の画像情
報の誤り検出及び誤り訂正等の処理及びメモリ制
御回路による画像メモリからの画像データの読み
出しと、第２の中央処理装置による第１のメモリ
内の画像情報の制御データの解読及び画像メモリ
への画像データの出き込みとが交互に行なわれる
ので、メモリ制御回路の構成が従来に比して簡単
になり、第１、第２の中央処理装置及びメモリ制
御回路夫々は互いの動作状態を判別する必要なく
自由に第１のメモリ、画像メモリ夫々をアクセス
でき画像情報の高速処理が可能となり、伝送され
る画像情報をリアルタイムに処理することができ
る等の特長を有している。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロツク系統
図、第２図はサブコードを説明するための図、第
３図は表示画面を説明するための図、第４図は第
１図示の装置に入来する信号の一例のタイムチヤ
ート、第５図は第１図示の第１のCPUの実行す
る処理の一実施例のフローチヤート、第６図は第
１図示のＶ−RAMの画像データの記憶状態を説
明するための図、第７図、第８図夫々は第１図示
の各回路の動作状態を説明するための図である。１１……インターフエース回路、１２，２０…
…CPU、１５……RAM、２７……カソード・レ
イ・チユーブ・コントローラ（CRTC）、２８…
…ビデオ・ランダム・アクセス・メモリ（Ｖ−
RAM）、３０……カラー・ルツク・アツプ・テ
ーブル（CLUT）、３２……システムタイミング
発生器、３３……パラレル／シリアル変換器、３
４……ビデオタイミング発生器、３６……Ｄ／Ａ
変換器。

Claims

【特許請求の範囲】

１伝送される画像情報を第１の中央処理装置で
処理して第１のメモリに所定の形式に並べかつ誤
りの検出及び訂正を行ない、該第１のメモリに記
憶されている所定形式の画像情報の制御データを
解読し該制御データに応じて該画像情報の画像デ
ータを画像メモリに書き込み、メモリ制御回路に
より該画像メモリから読み出される画像データを
カラーデータに変換し、該カラーデータよりアナ
ログの映像信号を得る画像生成装置であつて、第
１の動作期間に該第１の中央処理装置を該第１の
メモリに対して機能させ、かつ該メモリ制御回路
を該画像メモリに対して機能させ、第２の動作期
間に該第２の中央処理装置を該第１のメモリ及び
画像メモリに対して機能させ、該第１の動作期間
と第２の動作期間とを交互に切換え制御するタイ
ミング制御回路を設けたことを特徴とする画像生
成装置。