JPH0260029B2

JPH0260029B2 -

Info

Publication number: JPH0260029B2
Application number: JP60115044A
Authority: JP
Inventors: Chitoshi Hibino; Atsushi Arimoto; Kenji Yoshihara
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-05-28
Filing date: 1985-05-28
Publication date: 1990-12-14
Also published as: JPS61272876A

Description

【発明の詳細な説明】産業上の利用分野本発明は画像生成装置に係り、伝送される画像
情報内の画像データを画像メモリに記憶し、この
画像メモリより読み出される画像データよりアナ
ログの映像信号を得て出力する画像生成装置に関
する。

従来の技術コンパクトデイスク上には第２図Ａに示す如き
フレーム・フオーマツトでデイジタル信号が記録
されている。第２図Ａにおいて、１フレームは
588チヤンネル・ビツトよりなり、フレームの先
頭には24チヤンネル・ビツトのフレーム同期信号
SYNCが設けられている。フレーム同期信号
SYNCに続いて各14チヤンネル・ビツト構成のデ
ータD₀〜D₃₂が設けられ、フレーム同期信号
SYNC及びデータD₀〜D₃₂夫々の間には３チヤン
ネル・ビツトの接続ビツトＣが設けられている。
上記各14チヤンネル・ビツトのデータD₀〜D₃₂
夫々はEFM（エイト・ツー・フオーテイン）復調
されると８ビツトに変換され、この８ビツトはシ
ンボルと称せられている。上記のデータD₀〜D₃₂
のうちデータD₀には１シンボルのサブコードが
記録され、残りのデータD₁〜D₃₂に24シンボルの
オーデイオデータと８シンボルの誤り訂正用デー
タとが記録されている。上記サブコードを構成す
る１シンボル（＝８ビツト）は１ビツト毎にＰ，
Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗと称されている。ビ
ツトＰ，Ｑは従来よりタイムコードして使用さ
れ、ビツトＲ〜Ｗは従来使用されていなかつたが
最近グラフイツク表示に利用する規格が決定され
た。

サブコードは第２図Ｂに示す如く98フレーム分
のシンボルで１データブロツクを構成し、最初の
２シンボルはサブコードシンクＳ０，Ｓ１とされ
ている。残りの96シンボルのビツトＰ，Ｑはタイ
ムコードとして使用され、画像情報であるビツト
Ｒ〜Ｗは各24シンボル毎に４つのパツクに分割さ
れる。各パツクは第２図Ｃに示す如く、０番シン
ボルの６ビツト（ビツトＲ〜Ｗ）がビツトＲ〜Ｗ
の使用状況を表わすモード及びアイテムを表わ
す。このモード及びアイテム夫々の各ビツトが
“001 001”のときテレビジヨン・グラフイツク・
モードを表わす。１番シンボルの６ビツトは命令
（インストラクシヨン）が入つている。この命令
は単一色クリア、ボーダー色設定、フオント単位
の描画、スクロール、カラー・ルツク・アツプ・
テーブル（以下「CLUT」と略す）書込等の描画
コマンドがある。次の２番、３番シンボルは夫々
の６ビツトは制御データである０番、１番シンボ
ルに対する誤り訂正用のパリテイQ₀，Q₁である。
４番〜19番シンボルの各６ビツトは画像データが
入るデータフイールドとして用いられる。例えば
命令がフオント単位の描画コマンドである場合、
４番シンボルには背景色のデータが入り、５番シ
ンボルには前面色（例えば文字の色）のデータが
入り、６番シンボル、７番シンボル夫々に画面上
の縦方向位置、横方向位置夫々のデータが入る。
また、８番〜19番シンボルの12個のシンボル夫々
の６ビツトには横６ドツト×縦12ドツトで構成さ
れる１フオント分の画像データが入る。この画像
データは例えば“０”が背景色、“１”が前面色
に対応するものである。更に20番〜23番シンボル
夫々の６ビツトは上記０番〜19番シンボルに対す
る誤り訂正用のパリテイP₀，P₁，P₂，P₃である。

コンパクトデイスクプレーヤで再生され、かつ
分離されたインターリーブを受けているサブコー
ドは画像生成装置にシリアルに伝送される。画像
生成装置では伝送されたサブコードをまずデイン
ターリーブして第２図Ｃに示す形式に変換する。
更にパリテイP₀〜P₃及びQ₀，Q₁による誤り検出
及び誤り訂正が行なわれる。この後、パツクの０
番、１番シンボルに入つている命令等の解読が行
なわれる。例えば、上記フオント単位の描画コマ
ンドによつて一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下「Ｖ−
RAM」と略す）に画像データが書き込まれる。
このＶ−RAMから順次読み出される画像データ
はカラー・ルツク・アツプ・テーブル（以下
「CLUT」と略す）で３つの原色データに変換さ
れ、各原色データはＤ／Ａ変換されてアナログの
原色信号とされモニタ受像機に供給される。

ところで第３図に示すモニタ受像機の画面上に
はボーダー部１に囲まれて表示部２が表示され
る。表示部２は横方向に48フオント分288ドツト
で縦方向に16フオント分192ドツトが表示される。

発明が解決しようとする問題点上記の画像生成装置に類似するものとして、パ
ーソナルコンピユータがある。これはキーボード
で入力された命令を解読し、Ｖ−RAMに画像デ
ータを書き込み、またCLUTを書き換えて、Ｖ−
RAMより順次読み出される画像データから画像
表示用の原色信号を生成するものである。このよ
うなパーソナルコンピユータにおいては１台の
CPUで命令解読、Ｖ−RAMの書き込み、CLUT
の書き換え等を行なつている。この場合、CPU
は一の命令による処理が行なわれた後、次の命令
による処理を行ない、前の命令の実行中に次に命
令が入力されると、この命令の実行は待たされ
る。

ところが上記の画像生成装置においては、コン
パクトデイスクプレーヤで再生されるサブコード
が順次入来し、このサブコードのデインターリー
ブ、誤り検出及び誤り訂正をCPUで行なう必要
がある。従来の画像生成装置は１台のCPUで、
上記サブコードのデインターリーブ、誤り検出及
び誤り訂正、命令解読、Ｖ−RAMの書き込み、
CLUTの書き換え等の処理を行なつている。この
ため、サブコードとして入来する命令いかんによ
つては、リアルタイムで処理できないという問題
点があつた。また、CPUの負担を軽減するため
にＶ−RAMの書き込み処理の大部分をグラフイ
ツク・デイスプレイ・プロセツサと呼ばれるハー
ドウエアによつて行なつている。このグラフイツ
ク・デイスプレイ・プロセツサは主としてＶ−
RAMよりの画像データの読み出しを制御するも
のであり、上記Ｖ−RAMの書き込み処理機能が
追加されることによりハードウエア構成が複雑化
するという問題点があつた。

そこで、本発明は第１及び第２の中央処理装置
と画像メモリとメモリ制御回路とカラー変換回路
とＤ／Ａ変換器とにより上記の問題点を解決した
画像生成装置を提供することを目的とする。

問題点を解決するための手段本発明においては、伝送される画像情報は第１
の中央処理装置で所定の形式に並べられ誤りの検
出及び訂正が行なわれる。この所定の形式とされ
た画像情報は第２の中央処理装置で制御データが
解読され画像情報の画像データが画像メモリに書
き込まれる。画像メモリはメモリ制御回路により
画像データを読み出され、この画像データはカラ
ー変換回路でカラーデータに変換される。更にこ
のカラーデータはＤ／Ａ変換器でアナログの映像
信号に変換されて出力される。

作用本発明においては、第１の中央処理装置で伝送
される画像情報の並べかえ、誤りの検出及び訂正
が行なわれる。また、第２の中央処理装置は第１
の中央処理装置で処理された所定の形式の画像情
報の制御データを解読して画像情報の画像データ
を画像メモリに書き込み、またカラー変換回路を
制御する。このように第１、第２の中央処理装置
で処理を分担しており、かつ画像メモリの書き込
み処理を行なつている。

実施例第１図は本発明装置の一実施例のブロツク系統
図を示す。同図中、端子１０には第４図Ａに示す
如きシリアルのサブコード（画像情報）、同図Ｂ
に示すビツトクロツク信号、同図Ｃに示すワード
クロツク信号、更にサブコードシンク信号が入来
してインターフエース回路１１に供給される。イ
ンターフエース回路１１はビツトクロツク信号に
より入来するサブコードの各ビツトＷ〜Ｐをラツ
チする。ワードクロツク信号は各ワードのサブコ
ードのラツチ終了時点を指示するものであり、第
１のCPU（中央処理装置）１２の割込指示信号と
して用いられる。CPU１２はワードクロツク信
号のＬレベル時点でインターフエース回路１１よ
り双方向のデータバス１３を介して６ビツトパラ
レルに供給される１シンボル分のサブコードＲ〜
Ｗを取り込む。なお、サブコードシンク信号は第
２図Ｂ示すサブコードシンクＳ０，Ｓ１の検出時
にＨレベルとなる信号である。

CPU１２はROM１４に格納されているプログ
ラムを実行し、この際作業領域としてRAM１５
が用いられる。CPU１２の出力するアドレスは
アドレスバス１６よりROM１４、アドレスデコ
ーダ７、セレクタ１８夫々に供給される。アドレ
スデコーダ１７はアドレスの上位ビツトより
ROM１４、RAM１５のいずれがアクセスされ
ているかを判別して、これらに制御信号を供給す
る。セレクタ１８はCPU１２のアドレス及び制
御信号と後述するCPU２０のアドレス及び制御
信号とを切換えてRAM１５に供給し、RAM１
５はセレクタ１９によつて双方向性のデータバス
１３又は双方向性のデータバス２１のいずれかと
接続される。

第１のCPU１２は、インターフエース回路１
１より供給される各シンボルの６ビツトを蓄積し
て１パツク（＝24シンボル）毎に第５図示の処理
を行なう。まず、CPUは上記１パツク分のサブ
コードのデインターリーブを行ない（ステツプ４
０）、第２図Ｃに示す形試に変換する。次に20番
〜23番シンボルのパリテイP₀〜P₃を用いて０番
〜９番シンボルの誤り検出を行なう（ステツプ４
１）。このＰパリテイ・チエツクで誤り有りと判
別される（ステツプ４２）と、上記のパリテイ
P₀〜P₃により誤りビツトの訂正が行なわれ（ス
テツプ４３）、Ｑパリテイ・チエツク（ステツプ
４４）を行なう。Ｐパリテイ・チエツクで誤りが
ない場合は直接ステツプ４４に移行する。

ステツプ４４では２番、３番シンボルのパリテ
イQ₀，Q₁を用いて０番及び１番シンボルの誤り
検出が行なわれる。続いてＱパリテイ・チエツク
における誤りの有無が判別され（ステツプ４５）、
誤りがある場合にのみ上記のパリテイQ₀，Q₁に
よる誤りビツトの訂正が行なわれ（ステツプ４
６）、処理が終了する。

このようにして得られた第２図Ｃに示す如き１
パツク分のサブコードはRAM１５内のCPU１
２，２０夫々が共にアクセス可能な領域に転送さ
れて記憶される。このサブコードは第２のCPU
（中央処理装置）２０により命令解読を行なわれ
る。CPU２０はROM２２に格納されているプロ
グラムを実行する。CPU２０の出力するアドレ
スはアドレスバス２３よりROM２２、アドレス
デコーダ２４、セレクタ１８，２５，２６夫々に
供給される。アドレスデコーダ２４はアドレスの
上位ビツトよりROM２２、RAM１５、メモリ
制御回路であるカソード・レイ・チユーブ・コン
トローラ（以下「CRTC」と略す）２７、Ｖ−
RAM２８、ボーダーラツチ回路２９、カラー変
換回路であるCLUT３０夫々の制御信号を生成し
て、夫々に供給する。CPU２０のアドレス及び
制御信号がセレクタ１８を介してRAM１５に供
給されてRAM１５より読み出された１パツク分
の画像情報はセレクタ１９及びデータバス２１を
介してCPU２０に供給される。CPU２０はこの
１パツク分のサブコードの制御データである０
番、１番シンボルを解読する。

CPU２０は、解読された命令が例えばフオン
ト単位の描画を指示するときＶ−RAM２８の指
定されたアドレスに第２図Ｃの４番〜19番シンボ
ル夫々の６ビツトにある１フオント分の画像デー
タをデータバス２１を介して書き込む。また命令
がボーダー色設定を指示するときボーダーラツチ
回路２９にボーダー色を指示する４ビツトの画像
データをラツチさせ、命令がCLUT書込を指示す
るときCLUT３０の指定されたアドレスのテーブ
ル内容を書き換える。更に命令がスクロールを指
示する場合CRTC２７に、Ｖ−RAM２８の読み
出し用アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵
しており、この発振出力よりCPU１２，２０
夫々のクロツク信号を生成している。CPU１２
のクロツク信号はCPU１２及びアドレスデコー
ダ１７に供給されると共に切換信号としてセレク
タ１８，１９夫々に供給されており、CPU２０
のクロツク信号はCPU２０及びアドレスデコー
ダ２４に供給されている。また、システムタイミ
ング発生器３２はCPU１２のクロツク信号とま
つたく同一のドツトクロツク信号（この信号の１
周期は４ドツトに相当する）と生成してCRTC２
７に供給し、またこのドツトクロツク信号を切換
信号としてセレクタ２５に供給する。更に、シス
テムタイミング発生器３２はタイミング信号を生
成してパラレル／シリアル変換器３３に供給し、
更にビデオタイミング発生器３４にクロツク信号
を供給する。ビデオタイミング発生器３４はこの
クロツク信号より水平同期信号、垂直同期信号を
生成してCRTC２７に供給し、また切換タイミン
グ信号を生成してセレクタ２６に供給し、更に上
記水平同期信号、垂直同期信号より得られる複合
同期信号を端子３５に供給する。

次に、Ｖ−RAM（画像メモリ）２８は第６図
に示す如く、表示画面（第３図示）に対応して横
方向300ドツトで縦方向216ドツト分の画像データ
を記憶するものである。上記300ドツト×216ドツ
トの画像データのうち288ドツト×192ドツト分の
画像データが第３図示の表示部２に表示される。
このように表示部２の表示を越える画像データを
記憶するのはスクロールを行なうためである。１
ドツト分の画像データは４ビツトより構成され、
４ドツト分の16ビツトを１ワードとしてアドレス
が付されている。つまりＶ−RAM２８のアドレ
ス０には第６図示のドツトD₀からドツトD₃まで
の画像データ16ビツトが記憶される。

このＶ−RAM２８にCPU２０により画像デー
タを書き込む場合には、データバス２１より供給
される８ビツト（２ドツト分）の画像データが、
アドレスバス２３よりセレクタ２５を介して供給
されるアドレスと、アドレスデコーダ２４より供
給される上位８ビツト、下位８ビツトを指示する
制御信号で指示される場所に書き込まれる。ま
た、Ｖ−RAM２８よりの画像データの読み出し
はアドレス毎にワード（＝16ビツト）単位で行な
われる。

メモリ制御回路であるCRTC２７は水平カウン
タと垂直カウンタとより大略構成されている。水
平カウンタはビデオタイミング発生器３４より供
給される水平同期信号により水平走査期間の開始
時点でリセツトされた後システムタイミング発生
器３２より供給されるドツトクロツク信号をカウ
ントして７ビツトのカウント値を出力する。上記
のドツトクロツク信号は例えば１周期が560nsec
で表示画面の４ドツト分に相当する周期である。
また、垂直カウンタはビデオタイミング発生器３
４より供給される垂直同期信号により垂直走査期
間の開始時点でリセツトされた後水平同期信号を
カウントして８ビツトのカウント値を出力する。
この垂直カウンタの８ビツトのカウント値を上位
ビツトとし、水平カウンタの７ビツトのカウント
値を下位ビツトとする計15ビツトの信号がＶ−
RAM２８の読み出しアドレスとして出力され
る。上記の水平カウンタ、垂直カウンタ夫々のリ
セツト値を可変することによりスクロールが行な
われる。CRTC２７の出力するアドレスは、セレ
クタ２５を介してＶ−RAM２８に供給され、上
記の如く、Ｖ−RAM２８より４ドツト分16ビツ
トの画像データがパラレルに読み出される。この
画像データはパラレル／シリアル変換器３３に供
給される。パラレル／シリアル変換器３３は４ド
ツト分の画像データをラツチし、システムタイミ
ング発生器３４よりのタイミング信号を用いてラ
ツチされた画像データをシフトする。これによつ
て１ドツト４ビツト単位の画像データを順次取り
出す。なおアドレスバス２１を介してCPU２０
より供給されるデータはスクロールの際に用いら
れる信号である。この１ドツト分４ビツトの画像
データはセレクタ２６に供給される。

セレクタ２６はビデオタイミング発生器３４よ
りの切換タイミング信号に基づいて、第３図示の
表示画面のボーダー部１を表示する期間において
ボーダーラツチ回路２９より供給されるボーダー
色の画像データ（４ビツト）を取り出し、表示画
面の表示部２を表示する期間にはパラレル／シリ
アル変換器３３よりの４ビツトの画像データを取
り出し、取り出された画像データをCLUT３０に
読み出しアドレスとして供給する。ところで、上
記表示画面の垂直ブランキング期間にあつてはア
ドレスバス２３より４ビツトのアドレスが取り出
されて書き込みアドレスとしてCLUT３０に供給
される。

カラー変換回路であるCLUT３０は４ビツトの
アドレスを有し、各アドレスに３原色Ｒ（赤）、Ｇ
（緑）、Ｂ（青）夫々を４ビツトで表わす計12ビツ
トのカラーデータが記憶されたRAMである。こ
の４ビツトで指定される各アドレスのカラーデー
タは上記の如く垂直ブランキング期間にアクセス
されて書き換えが可能である。垂直走査期間にお
いてはセレクタ２６より供給される４ビツトの画
像データでアクセスが行なわれてカラーデータの
読み出しが行なわれ、これによつて読み出された
３原色Ｒ，Ｇ，Ｂ夫々４ビツトのカラーデータが
Ｄ／Ａ変換器３６に供給される。Ｄ／Ａ変換器３
６は各原色毎にカラーデータをＤ／Ａ変換し、こ
れによつて得られたアナログの赤の原色映像信
号、緑の原色映像信号、青の原色映像信号夫々を
端子３７，３８，３９より別々に出力する。上記
の端子３７，３８，３９よりの赤、緑、青夫々の
原色映像信号及び端子３５よりの複合同期信号が
モニタ受像機（図示せず）に供給されて、第３図
に示す如き画面の表示が行なわれる。

このように、第１のCPU１２でサブコードの
デインターリーブ、誤り検出及び誤り訂正を行な
い、第２のCPU２０で命令解読、Ｖ−RAM２８
の書き込み、CLUT３０の書き換えを行なつてい
る。このため、CRTC２７はＶ−RAM２８の読
み出しアドレスを生成するだけであり、従来のグ
ラフイツク・デイスプレイ・プロセツサの如くＶ
−RAMの書き込み制御機能をもたせる必要がな
く、２つのカウンタという極めて簡単な構成とな
る。また、２台のCPU１２，２０で処理を分担
しているためサブコードとして入来する命令が複
雑な処理を要求する場合であつても、その処理を
高速に実行できリアルタイム処理が可能となり、
入来するサブコードで指示されるグラフイツク表
示を遅滞なく行なうことができる。

発明の効果上述の如く、本発明になる画像生成装置は第１
の中央処理装置で画像情報を所定形式に並べその
誤り検出及び訂正を行ない、また第２の中央処理
装置で画像情報の制御データの解読、画像メモリ
への画像データの書き込み、カラー変換回路の制
御を行なつているため、メモリ制御回路の構成が
従来に比して簡単になり、画像情報の処理を高速
で実行でき伝送される画像情報のリアルタイム処
理が可能である等の特長を有している。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロツク系統
図、第２図はサブコードを説明するための図、第
３図は表示画面を説明するための図、第４図は第
１図示の装置に入来する信号の一例のタイムチヤ
ート、第５図は第１図示の第１のCPUの実行す
る処理の一実施例のフローチヤート、第６図は第
１図示のＶ−RAMの画像データの記憶状態を説
明するための図である。１１……インターフエース回路、１２，２０…
…CPU、１５……RAM、２７……カソード・レ
イ・チユーブ・コントローラ（CRTC）、２８…
…ビデオ・ランダム・アクセス・メモリ（Ｖ−
RAM）、３０……カラー・ルツク・アツプ・テ
ーブル（CLUT）、３２……システムタイミング
発生器、３３……パラレル／シリアル変換器、３
４……ビデオタイミング発生器、３６……Ｄ／Ａ
変換器。

Claims

【特許請求の範囲】

１伝送される画像情報を所定の形式に並べ誤り
の検出及び訂正を行なう第１の中央処理装置と、
少なくとも１画面分の画像データを記憶する画像
メモリと、該画像メモリから画像データの読み出
しを行なうメモリ制御回路と、該画像メモリより
読み出される画像データをカラーデータに変換す
るカラー変換回路と、該第１の中央処理装置で処
理された所定形式の画像情報の制御データを解読
しこの制御データに応じて該所定形式の画像情報
の画像データを該画像メモリに書き込みまた該カ
ラー変換回路の制御を行なう第２の中央処理装置
と、該カラー変換回路よりのカラーデータをアナ
ログの映像信号に変換するＤ／Ａ変換器とよりな
ることを特徴とする画像生成装置。