JPS61272876A

JPS61272876A - 画像生成装置

Info

Publication number: JPS61272876A
Application number: JP60115044A
Authority: JP
Inventors: Chitoshi Hibino; 日比野　千俊; Atsushi Arimoto; 有本　篤; Kenji Yoshihara; 吉原　健司
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-05-28
Filing date: 1985-05-28
Publication date: 1986-12-03
Also published as: JPH0260029B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は画像生成装置に係り、伝送される画像情報内の
画像データを画像メモリに記憶し、この画像メモリより
読み出される画像データよりアナログの映像信号を得て
出力する画像生成装置に関する。

従来の技術］ンパクトディスク上には第２図（Ａ）に示す如きフレ
ーム・フォーマットでディジタル信号が記録されている
。第２図（Ａ）において、１フレームは５８８チヤンネ
ル・ビットよりなり、フレームの先頭には２４チヤンネ
ル・ビットのフレーム同期信号５ＹＮＣが設けられてい
る。フレーム同期信号５ＹＮＣに続いて各１４チヤンネ
ル・ビット構成のデータＤ。−０３２が設けられ、フレ
ーム同期信号５ＹＮＣ及びデータＤ。−０３２夫々の間
には３チヤンネル・ビットの接続ビットＣが設けられて
いる。上記各１４チヤンネル・ビットのデータＤｏ−Ｄ
３２夫々はＥＦＭ（エイト・ツー・フォーティン）復調
されると８ビツトに変換され、この８ビツトはシンボル
と称せられている。上記のデータＤｏ”Ｄ３７のうちデ
ータＤｏには１シンボルのサブコードが記録され、残り
のデータＤ１〜Ｄ３２に２４シンボルのオーディオデー
タと８シンボルの誤り訂正用データとが記録されている
。

上記のサブコードを構成する１シンボル（＝８ビット）
は１ビツト毎にＰ、Ｑ、Ｒ，Ｓ、Ｔ、Ｕ。

■、Ｗと称されている。ビットＰ、Ｑは従来よりタイム
コードして使用され、ビットＲ−Ｗは従来使用されてい
なかったが最近グラフィック表示に利用する規格が決定
された。

サブコードは第２図（Ｂ）に示す如く９８フレ一ム分の
シンボルで１データブロツクを構成し、最初の２シンボ
ルはサブコードシンクｓｏ、ｓｉとされている。残りの
９６シンボルのビットＰ。

Ｑはタイムコードとして使用され、画像情報であるビッ
トＲ−Ｗは各２４シンボル毎に４つのパックに分割され
る。各パックは第２図（Ｃ）に示す如く、０番シンボル
の６ビツト（ビットＲ−Ｗ）がビットＲ−Ｗの使用状況
を表わすモード及びアイテムを表わす。このモード及び
アイテム夫々の各ビットが“００１　００１”のときテ
レビジョン・グラフィック・モードを表わす。１番シン
ボルの６ビツトは命令（インストラクション）が入って
いる。この命令は単一色クリア、ボーダー色設定、フォ
ント単位の描画、スクロール、カラー・ルック・アップ
・テーブル（以下ｒｃＬＬＪＴＪと略す）書込等の描画
コマンドがある。次の２番。

３番シンボルは夫々の６ビツトは制御データである０番
、１番シンボルに対する誤り、訂正用のパリティＱｏ　
、Ｑ＋である。４番〜１９番シンボルの各６ビツトは画
像データが入るデータフィールドとして用いられる。例
えば命令がフォント単位の描画コマンドである場合、４
番シンボルには背景色のデータが入り、５番シンボルに
は前面色（例えば文字の色）のデータが入り、６番シン
ボル。

７番シンボル夫々に画面上の縦方向位置、横方向位置夫
々のデータが入る。また、８番〜１９番シンボルの１２
個のシンボル夫々の６ビツトには横６ドツトＸ１［１２
ドツトで構成される１フォント分の画像データが入る。

この画像データは例えば１１０　ＩＩが背景色、“１”
が前面色に対応するものである。更に２０番〜２３番シ
ンボル夫々の６ビツ］・は上記０番〜１９番シンボルに
対する誤り訂正用のパリティＰｏ　、Ｐ＋　、Ｐ２　、
Ｐｓである。

コンパクトディスクプレーヤで再生され、かつ、分離さ
れたインターリーブを受けているサブコードは画像生成
装置にシリアルに伝送される。画像生成装置では伝送さ
れたサブコードをまずディンターリーブして第２図（Ｃ
）に示す形式に変換する。更にパリティＰａ−Ｐ３及び
Ｑｏ、Ｑ＋による誤り検出及び誤り訂正が行なわれる。

この後、パックの０番、１番シンボルに入っている命令
等の解読が行なわれる。例えば、上記フォント単位の描
画コマンドによって一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下ＩＶ−ＲＡＭ
Ｊと略す）に画像データが書き込まれる。このＶ−ＲＡ
Ｍから順次読み出される画像データはカラー・ルック・
アップ・テーブル（以下ｒｃＬＵＴＪと略す）で３つの
原色データに変換され、各原色データはＤ／Ａ変換され
てアナログの原色信号とされモニタ受像機に供給される
。

ところで第３図に示すモニタ受像機の画面上にはボーダ
一部１に囲まれて表示部２が表示される。

表示部２は横方向に４８フォント分２８８ドツトで縦方
向に１６フオント分１９２ドツトが表示される。

発明が解決しようとする問題点上記の画像生成装置に類似するものとして、パーソナル
コンピュータがある。これはキーボードで入力された命
令を解読し、Ｖ−ＲＡＭに画像データを書ぎ込み、また
ＣＬＵＴを書き換えて、■−ＲＡＭより順次読み出され
る画像データから画像表示用の原色信号を生成するもの
である。このようなパーソナルコンピュータにおいては
１台のＣＰＵで命令解読、Ｖ−ＲＡＭの書き込み、ＣＬ
ＵＴの書き換え等を行なっている。この場合、ＣＰＵは
−の命令による処理が行なわれた後、次の命令による処
理を行ない、前の命令の実行中に次に命令が入力される
と、この命令の実行は待たされる。

ところが上記の画像生成装置においては、コンパクトデ
ィスクプレーヤで再生されるサブコードが順次入来し、
このサブコードのディンターリーブ、誤り検出及び誤り
訂正をＣＰＵで行なう必要がある。従来の画像生成装置
は１台のＣＰＵで、上記サブコードのディンターリーブ
、誤り検出及び誤り訂正、命令解読、Ｖ−ＲＡＭの書き
込み。

ＣＬＵＴの書き換え等の処理を行なっている。このため
、サブコードとして入来する命令いかんによっては、リ
アルタイムで処理できないという問題点があった。また
、ＣＰＵの負担を軽減するためにＶ−ＲＡＭの書き込み
処理の大部分をグラフィック・ディスプレイ・プロセッ
サと呼ばれるハードウェアによって行なっている。この
グラフィック・ディスプレイ・プロセッサは主として■
−ＲＡＭよりの画像データの読み出しを制御するもので
あり、上記Ｖ−ＲＡＭの書き込み処理機能が追加される
ことによりハードウェア構成が１１ｍ化するという問題
点があった。

そこで、本発明は第１及び第２の中央処理装置と画像メ
モリとメモリ制御回路とカラー変換回路とＤ／Ａ変換器
とにより上記の問題点を解決した画像生成装置を提供す
ることを目的とする。

問題点を解決するための手段本発明においては、伝送される画像情報は第１の中央処
理装置で所定の形式に並べられ誤りの検出及び訂正が行
なわれる。この所定の形式とされた画像情報は第２の中
央処理装置で制御データが解読され画像情報の画像デー
タが画像メモリに書き込まれる。画像メモリはメモリ制
御回路により画像データを読み出され、この画像データ
はカラー変換回路でカラーデータに変換される。更にこ
のカラーデータはＤ／Ａ変換器でアナログの映像信号に
変換されて出力される。

作用本発明においては、第１の中央処理装置で伝送、きれる
画像情報の並べかえ、誤りの検出及び訂正が行なわれる
。また、第２の中央処理装置は第１の中央処理装置で処
理された所定の形式の画像情報の制御データを解読して
画像情報の画像データを画像メモリに古き込み、またカ
ラー変換回路を制御する。このように第１．第２の中央
処理装；１“°？で処理を分担しており、かつ画像メモ
リの書き込み処理を行なっている。

実施例第１図は本発明装置の一実施例のブロック系統図を示す
。同図中、端子１０には第４図（Ａ）に示す如きシリア
ルのサブコード（画像情報）、同図（Ｂ）に示すビット
クロック信号、同図（Ｃ）に示すワードクロック信号、
更にサブコードシンク信号が入来してインターフェース
回路１１に供給される。、インターフェース回路１１は
ビットクロック信号により入来するサブコードの各ビッ
トＷ−Ｐをラッチする。ワードクロック信号は各ワード
のサブコードのラッチ終了時点を指示するものであり、
第１のＣＰＵ　（中央処理装置）１２の割込指示信号と
して用いられる。ＣＰｔＪ１２はワードクロック信号の
Ｌレベル時点でインターフェース回路１１より双方向の
データバス１３を介して６ビツトパラレルに供給される
１シンボル分のサブコードＲ−Ｗを取り込む。なお、サ
ブコードシンク信号は第２図（Ｂ）示すサブコードシン
クＳｏ、８１の検出時にＨレベルとなる信号である。

ＣＰＬＪ１２はＲＯＭ１４に格納されているプログラム
を実行し、この際作業領域としてＲＡＭ１５が用いられ
る。ＣＰＵ１２の出力するアドレスはアドレスバス１６
よりＲＯＭ１４．アドレスデコーダ１７．セレクタ１８
夫々に供給される。

アドレスデコーダ１７はアドレスの上位ビットよりＲＯ
Ｍ１４．ＲＡＭ１５のいずれがアクセスされているかを
判別して、これらに制御信号を供給する。セレクタ１８
はＣＰＵ１２のアドレス及び制御信号と後述するＣＰＬ
Ｊ２０のアドレス及び制御信号とを切換えてＲＡＭ１５
に供給し、ＲＡＭ１５はセレクタ１９によって双方向性
のデータバス１３又は双方向性のデータバス２１のいず
れかと接続される。

第１のＣＰＵ１２は、インターフェース回路１１より供
給される各シンボルの６ビツトを蓄積して１パツク（＝
２４シンボル）毎に第５図示の処理を行なう。まず、Ｃ
ＰＵは上記１パック分のサブコードのディンターリーブ
を行ない・（ステップ４０）、第２図（Ｃ）に示す形式
に変換する。

次に２０番〜２３番シンボルのパリティＰｏ〜Ｐ３を用
いて０番〜１９番シンボルの誤り検出を行なう（ステッ
プ４１）。このＰパリティ・チェックで誤り有りと判別
される（ステップ４２）と、上記のパリティＰｏ〜Ｐ３
により誤りビットの訂正が行なわれ（ステップ４３）、
Ｑパリティ・チェック（ステップ４４）を行なう。Ｐパ
リティ・チェックで誤りがない場合は直接ステップ４４
に移行する。

ステップ４４では２番、３番シンボルのパリティＱｏ、
Ｑ＋を用いて０番及び１番シンボルの誤り検出が行なわ
れる。続いてＱパリティ・チェックにおける誤りの有無
が判別され（ステップ４５）、誤りがある場合にのみ上
記のパリティＱｏ　、Ｑ＋による誤りビットの訂正が行
なわれ（ステップ４６）、処理が終了する。

このようにして得られた第２図（Ｃ）に示す如き１バッ
ク分のザブコードはＲＡＭ１５内のＣＰＵ１２．２０夫
々が共にアクセス可能な領域に転送されて記憶される。

このサブコードは第２のＣＰＬＪ（中央処理装置）２０
により命令１１ｉ’読を行なわれる。ＣＰＵ２０はＲＯ
Ｍ２２に格納されているブ［１グラムを実行する。ＣＰ
Ｕ２０の出力するアドレスはアドレスバス２３よりＲＯ
Ｍ２２．アドレスデコーダ２４．セレクタ１８，２５．
２６夫々に供給される。アドレスデコーダ２４はアドレ
スの上位ビットよりＲＯＭ２２．ＲＡＭ１５゜メモリ制
御回路であるカソード・レイ・チューブ・コントローラ
（以下ｒｃＲＴｃＪと略す）２７゜Ｖ−ＲＡＭ２８．ボ
ーダーラッチ回路２９．カラー変換回路であるＣＬＬＪ
Ｔ３０夫々の制御信号を生成して、夫々に供給する。Ｃ
ＰｔＪ２０のアドレス及び制御信号がセレクタ１８を介
してＲＡＭ１５に供給されてＲＡＭ１５より読み出され
た１パック分の画像情報はセレクタ１９及びデータバス
２１を介してＣＰｔＪ２０に供給される。ＣＰＵ２０は
この１パック分のサブコードの制御データである０番、
１番シンボルを解読する。

ＣＰＩＪ２０は、解読された命令が例えばフォント単位
の描画を指示するときＶ−ＲＡＭ２８の指定されたアド
レスに第２図（Ｃ）の４番〜１９番シンボル夫々の６ビ
ツトにある１フォント分の画像データをデータバス２１
を介して書き込む。ま・た命令がボーダー色設定を指示
するときボーダーラッチ回路２９にボーダー色を指示す
る４ビツトの画像データをラッチさせ、命令がＣＬ、　
Ｕ　Ｔ　１込を指示するときＣＬＵＴ３０の指定された
アドレスのテーブル内容を書き換える。更に命令がスク
ロールを指示する場合ＣＲＴ　Ｃ２７に、Ｖ−ＲＡＭ２
Ｂの読み出し用アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵しており
、その発振出力よりＣＰＵ１２．２０夫々のクロック信
号を生成している。ＣＰＵ１２のクロック信号はＣＰＬ
１１２及びアドレスデコーダ１７に供給されると共に切
換信号としてセレクタ１８．１９夫々に供給されており
、ＣＰＬＩ２０のクロック信号はＣＰＵ２０及びアドレ
スデコーダ２４に供給されでいる。また、システムタイ
ミング発生器３２はＣＰＬＪ１２のクロック信号とまっ
たく同一のドツトクロック信号（この信号の１周期は４
ドツトに相当する）を生成してＣＲＴＣ２７に供給し、
またこのドツトクロック信号を切換信号としてセレクタ
２５に供給する。更に、システムタイミング発生器３２
はタイミング信号を生成してパラレル／シリアル変換器
３３に供給し、更にビデオタイミング発生器３４にクロ
ック信号を供給する。ビデオタイミング発生器３４はこ
のクロック信号より水平同期信号、垂直同期信号を生成
してＣＲＴＣ２７に供給し、また切換タイミング信号を
生成してセレクタ２６に供給し、更に上記水平同期信号
、垂直同期信号より得られる複合同期信号を端子３５に
供給する。

次に、Ｖ−ＲＡＭ　（画像メモリ）２８は第６図に示す
如（、表示画面（第３図示）に対応して横方向３００ド
ツトで縦方向２１６ドツト分の画像データを記憶するも
のである。上記３００ドツト×２１６ドツトの画像デー
タのうち２８８ドツト×１９２ドツト分の画像データが
第３図示の表示部２に表示される。このように表示部２
の表示を越える画像データを記憶するのはスクロールを
行なうためである。１ビツト分の画像データは４ビツト
より構成され、４ビツト分の１６ビツトを１ワードとし
てアドレスが付されている。つまりＶ　−ＲＡ　Ｍ　２
８のアドレス０には第６図示のドツトＤ。からドツトＤ
３までの画像データ１６ビツトが記憶される。

このＶ−ＲＡＭ２８にＣＰＵ２０により画像データを川
ぎ込む場合には、データバス２１より供給される８ビツ
ト（２ビツト分）の画像データが、アドレスバス２３よ
りセレクタ２５を介して供給されるアドレスと、アドレ
スデコーダ２４より供給される上位８ビツト、下位８ビ
ツトを指示する制御信号で指示される場所に書き込まれ
る。また、Ｖ−ＲＡＭ２８よりの画像データの読み出し
はアドレス毎にワード（＝１６ビツト）単位で行なわれ
る。

メモリ制御回路であるＣＲＴＣ２７は水平カウンタと垂
直カウンタとより大略構成されている。

水平カウンタはビデオタイミング発生器３４より供給さ
れる水平同期信号により水平走査期間の開始時点でリセ
ツＩ−された後システムタイミング発生器３２より供給
されるドツトクロック信号をカウントして７ビツトのカ
ークント値を出力する。上記のドツトクロック信号は例
えば１周期が５６０ｎｓｅｃで表示画面の４ビツト分に
相当する周期である。また、垂直カウンタはビデオタイ
ミング発生器３４より供給される垂直同期信号により垂
直走査期間の開始時点でリセットされた後水平同期信号
をカウントして８ビツトのカウント値を出力する。この
垂直カウンタの８ビツトのカウント値を上位ビットとし
、水平カウンタの７ビツトのカウント値を下位ビットと
する譜１５ビットの信号がＶ−ＲＡＭ２８の読み出しア
ドレスとして出力される。上記の水平カウンタ、垂直カ
ウンタ夫々のリセット値を可変することによりスクロー
ルが行なわれる。ＣＲＴＣ２７の出力するアドレスは、
セレクタ２５を介してＶ−ＲＡＭ２８に供給され、上記
の如く、Ｖ−ＲＡＭ２８より４ビツト分１６ビツトの画
像データがパラレルに読み出される。

この画像データはパラレル／シリアル変換器３３に供給
される。パラレル／シリアル変換器３３は４ビツト分の
画像データをラッチし、システムタイミング発生器３４
よりのタイミング信号を用いてラッチされた画像データ
をシフトする。これによって１ドツｌ−４ビット単位の
画像データを順次取り出す。なおアドレスバス２１を介
してＣＰＬＪ２０より供給されるデータはスクロールの
際に用いられる信号である。この１ビツト分４ビットの
画像データはセレクタ２６に供給される。

セレクタ２６はビデオタイミング発生器３４よりの切換
タイミング信号に基づいて、第３図示の表示画面のボー
ダ一部１を表示する期間においてボーダーラッチ回路２
９より供給されるボーダー色の画像データ（４ビツト）
を取り出し、表示画面の表示部２を表示する期間にはパ
ラレル／シリアル変換器３３よりの４ビツトの画像デー
タを取り出し、取り出された画像データをＣＬＬＩＴ３
０に読み出しアドレスとして供給する。ところで、上記
表示画面の垂直ブランキング期間にあってはアドレスバ
ス２３より４ビツトのアドレスが取り出されて書き込み
アドレスとしてＣＬ、　Ｕ　Ｔ　３０に供給される。

カラー変換回路であるＣＬＵＴ３０は４ビツトのアドレ
スを有し、各アドレスに３原色Ｒ（赤）。

Ｇ（緑）、Ｂ（青）夫々を４ビツトで表わす計１２ビッ
トのカラーデータが記憶されたＲＡＭである。この４ビ
ツトで指定される各アドレスのカラーデータは上記の如
く垂直ブランキング期間にアクセスされて書き換えが可
能である。垂直走査期間においてはセレクタ２６より供
給される４ビツトの画像データでアクセスが行なわれて
カラーデータの読み出しが行なわれ、これによって読み
出された３原色Ｒ，Ｇ、Ｂ夫々４ビットのカラーデータ
がＤ／Ａ変換器３６に供給される。Ｄ／Ａ変換器３６は
各原色毎にカラーデータをＤ／Ａ変換し、これによって
１１．Ｉられたアナログの赤の原色映像信号、緑の原色
映像信号、青の原色映像信号夫々を端子３７．３８．３
９より別々に出力する。

上記の端子３７．３８．３９よりの赤、緑、前夫々の原
色映像信号及び端子３５よりの複合同期信号がモニタ受
像機（図示せず）に供給されて、第３図に示す如き画面
の表示が行なわれる。

このように、第１のＣＩ）Ｕ１２でり°ブコードのディ
ンターリーブ、誤り検出及び誤り訂正を行ない、第２の
ＣＰＵ２０で命令解読、Ｖ−ＲＡＭ２８の書き込み、Ｃ
ＬＬＩＴ３０の書き換えを行なッテイル。コノため、Ｃ
ＲＴＣ２７はＶ−ＲＡＭ２８の読み出しアドレスを生成
するだけであり、従来のグラフィック・ディスプレイ・
プロセッサの如＜Ｖ−ＲＡＭの書き込み制御機能をもた
せる必要がなく、２つのカウンタという極めて簡単な構
成となる。また、２台のＣＰＬ１１２．２０で処理を分
担しているためサブコードとして入来する命令が複雑な
処理を要求する場合であっても、その処理を高速に実行
できリアルタイム処理が可能となり、入来するザブコー
ドで指示されるグラフィック表示を遅滞なく行なうこと
ができる。

発明の効果上述の如く、本発明になる画像生成装置は第１の中央処
理装置で画像情報を所定形式に並べその誤り検出及び訂
正を行ない、また第２の中央処理装置で画像情報の制御
データの解読０画像メモリへの画像データの書き込み、
カラー変換回路の制御を行なっているため、メモリ制Ｗ
１１回路の構成が従来に比して簡単になり、画像情報の
処理を高速で実行でき伝送される画像情報のリアルタイ
ム処理が可能である等の特長を有している。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロック系統図、第２
図はサブコードを説明するための図、第３図は表示画面
を説明するための図、第４図は第１図示の装置に入来す
る信号の一例のタイムチャート、第５図は第１図示の第
１のＣＰＵの実行する処理の一実施例のフローチャート
、第６図は第１図示のＶ−ＲＡＭの画像データの記憶状
態を説明するための図である。１１・・・インターフェース回路、１２．２０・・・Ｃ
ＰＵ、１５−ＲＡＭ、２７・・・カソード・レイ・チュ
ーブ・コントローラ（ＣＲＴＣ）　、２Ｂ−・・ビデオ
・ランダム・アクセス・メモリ（Ｖ−ＲＡＭ）、３０・
・・カラー・ルック・アップ・テーブル（ＣＬＵＴ）、
３２・・・システムタイミング発生器、３３・・・パラ
レル／シリアル変換器、３４・・・ビデオタイミング発
生器、３６・・・Ｄ／Ａ変換器。特許出願人　日本ビクター株式会社第２図Ｃム）

Claims

【特許請求の範囲】

伝送される画像情報を所定の形式に並べ誤りの検出及び
訂正を行なう第１の中央処理装置と、少なくとも１画面
分の画像データを記憶する画像メモリと、該画像メモリ
から画像データの読み出しを行なうメモリ制御回路と、
該画像メモリより読み出される画像データをカラーデー
タに変換するカラー変換回路と、該第１の中央処理装置
で処理された所定形式の画像情報の制御データを解読し
この制御データに応じて該所定形式の画像情報の画像デ
ータを該画像メモリに書き込みまた該カラー変換回路の
制御を行なう第２の中央処理装置と、該カラー変換回路
よりのカラーデータをアナログの映像信号に変換するＤ
／Ａ変換器とよりなることを特徴とする画像生成装置。