JPH0260032B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像生成装置に係り、伝送される画像
情報内の画像データを画像メモリに記憶し、この
画像メモリより読み出される画像データよりアナ
ログの映像信号を得て出力する画像生成装置に関
する。

従来の技術 コンパクトデイスク上には第２図Ａに示す如き
フレーム・フオーマツトでデイジタル信号が記録
されている。第２図Ａにおいて、１フレームは
588チヤンネル・ビツトよりなり、フレームの先
頭には24チヤンネル・ビツトのフレーム同期信号
SYNCが設けられている。フレーム同期信号
SYNCに続いて各14チヤンネル・ビツト構成のデ
ータD₀〜D₃₂が設けられ、フレーム同期信号
SYNC及びデータD₀〜D₃₂夫々の間には３チヤン
ネル・ビツトの接続ビツトＣが設けられている。
上記各14チヤンネル・ビツトのデータD₀〜D₃₂
夫々はEFM（エイト・ツー・フオーテイン）復調
されると８ビツトに変換され、この８ビツトはシ
ンボルと称せられている。上記のデータD₀〜D₃₂
のうちデータD₀には１シンボルのサブコードが
記録され、残りのデータD₁〜D₃₂に24シンボルの
オーデイオデータと８シンボルの誤り訂正用デー
タとが記録されている。上記のサブコードを構成
する１シンボル（＝８ビツト）は１ビツト毎に
Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗと称されてい
る。ビツトＰ，Ｑは従来よりタイムコードして使
用され、ビツトＲ〜Ｗは従来使用されていなかつ
たが最近グラフイツク表示に利用する規格が決定
された。

サブコードは第２図Ｂに示す如く98フレーム分
のシンボルで１データブロツクを構成し、最初の
２シンボルはサブコードシンクＳ０，Ｓ１とされ
ている。残りの96シンボルのビツトＰ，Ｑはタイ
ムコードとして使用され、画像情報であるビツト
Ｒ〜Ｗは各24シンボル毎に４つのパツクに分割さ
れる。各パツクは第２図Ｃに示す如く、０番シン
ボルの６ビツト（ビツトＲ〜Ｗ）がビツトＲ〜Ｗ
の使用状況を表わすモード及びアイテムを表わ
す。このモード及びアイテム夫々の各ビツトが
“001 001”のときテレビジヨン・グラフイツク・
モードを表わす。１番シンボルの６ビツトは命令
（インストラクシヨン）が入つている。この命令
は単一色クリア、ボーダー色設定、フオント単位
の描画、スクロール、カラー・ルツク・アツプ・
テーブル（以下「CLUT」と略す）書込等の描画
コマンドがある。次の２番、３番シンボルは夫々
の６ビツトは制御データである０番、１番シンボ
ルに対する誤り訂正用のパリテイQ₀，Q₁である。
４番〜19番シンボルの各６ビツトは画像データが
入るデータフイールドとして用いられる。例えば
命令がフオント単位の描画コマンドである場合、
４番シンボルには背景色のデータが入り、５番シ
ンボルには前面色（例えば文字の色）のデータが
入り、６番シンボル、７番シンボル夫々に画面上
の縦方向位置、横方向位置夫々のデータが入る。
また、８番〜19番シンボルの12個のシンボル夫々
の６ビツトには横６ドツト×縦12ドツトで構成さ
れる１フオント分の画像データが入る。この画像
データは例えば“０”が背景色、“１”が前面色
に対応するものである。更に20番〜23番シンボル
夫々の６ビツトは上記０番〜19番シンボルに対す
る誤り訂正用のパリテイP₀，P₁，P₂，P₃である。

コンパクトデイスクプレーヤで再生され、かつ
分離されたインターリーブを受けているサブコー
ドは画像生成装置にシリアルに伝送される。画像
生成装置では伝送されたサブコードをまずデイン
ターリーブして第２図Ｃに示す形式に変換する。
更にパリテイP₀〜P₃及びQ₀，Q₁による誤り検出
及び誤り訂正が行なわれる。この後、パツクの０
番、１番シンボルに入つている命令等の解続が行
なわれる。例えば、上記フオント単位の描画コマ
ンドによつて一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下「Ｖ−
RAM」と略す）に画像データが書き込まれる。
このＶ−RAMから順次読み出される画像データ
はカラー・ルツク・アツプ・テーブル（以下
「CLUT」と略す）で３つの原色データに変換さ
れ、各原色データはＤ／Ａ変換されてアナログの
原色信号とされモニタ受像機に供給される。

ところで第３図に示すモニタ受像機の画面上に
はボーダー部１に囲まれて表示部２が表示され
る。表示部２は横方向に48フオント分288ドツト
で縦方向に16フオント分192ドツトが表示される。

発明が解決しようとする問題点 従来の画像生成装置におけるＶ−RAMには少
なくとも288×192ドツト分の画像データが記憶さ
れている。この際、Ｖ−RAMには第３図示の表
示部２の最上位ラインの画像データが左端部より
右方向に順に記憶され、続いて次の下位ラインの
画像データが同様にして順次記憶されている。従
来の画像生成装置においても、上記Ｖ−RAMの
読み出し開始アドレスを変更することによりスク
ロールつまり画像移動を行なうものがある。

しかし、従来装置においては、Ｖ−RAMの読
み出しアドレスを生成するアドレスカウンタは、
スクロール時においても表示画像の水平同期信号
とは無関係にアドレス生成用のクロツク信号をカ
ウントするだけである。このため、第３図示の表
示部２を横方向例えば右方向にスクロールした場
合、通常表示（非スクロール）時において１ライ
ンとして表示されるｉ番目のラインＬ(i)が前期部
Ｌ(i)ａと後期部Ｌ(i)ｂとに分割され、これらが第
３図に示す如く２つのラインにまたがつて表示さ
れる。そして前期部Ｌ(i)ａの左方には（ｉ−１）
番目のラインＬ（ｉ−１）の後期部Ｌ（ｉ−１）ｂ
がが位置し、後期部Ｌ(i)ｂの右方には（ｉ＋１）
番目のラインＬ（ｉ＋１）の前期部Ｌ（ｉ＋１）ａ
が位置する。このように横方向スクロール時に表
示部２が右側と左側とで垂直方向に１ライン分ず
れてしまうという。

これを解決するには、本出願人がこの出願と同
日付で提案した特許願(1)、発明の名称「画像生成
装置」の明細書に記載した如く水平同期信号に応
じてプリセツトされる水平アドレス発生器と、垂
直同期信号に応じてプリセツトされる垂直アドレ
ス発生器とによりＶ−RAMの読み出しアドレス
を発生すれば良い。しかし、上記の装置において
はＶ−RAMの使用効率が悪く、大容量のＶ−
RAMを必要とし、アドレス線の本数が多いとい
う問題点があつた。

そこで、本発明は、水平カウンタと垂直カウン
タとアドレス演算回路とにより上記の問題点を解
決した画像生成装置を提供することを目的とす
る。

問題点を解決するための手段 本発明においては、伝送される画像情報は所定
の形式に並べられ誤りの検出及び訂正が行なわれ
る。この画像情報の制御データが解読されて画像
情報の画像データが画像メモリの表示画面に対応
したアドレスに書き込まれる。プリセツト後クロ
ツク信号をカウントした水平カウンタの出力カウ
ンタ値は、プリセツト後水平同期信号をカウント
した垂直カウンタの出力カウント値と共にアドレ
ス演算器に供給されて、ここで読み出しアドレス
が生成される。この読み出しアドレスによつて上
記画像メモリから画像データが順次読み出され、
カラーデータに変換された後アナログの映像信号
に変換される。

作 用 本発明においては、画像メモリの表示画面に対
応したアドレスに画像データが記憶されている。
また水平アドレス発生器は水平同期信号に応じて
プリセツトされてクロツク信号のカウントを行な
い、垂直アドレス発生器は垂直同期信号に応じて
プリセツトされて水平同期信号のカウントを行な
う。垂直カウンタの出力カウント値はアドレス演
算回路において水平カウンタの最大カウント数と
乗算された後水平カウンタの出力カウント値と加
算されて画像メモリの読み出しアドレスが生成さ
れる。このように垂直カウンタは水平カウンタと
無関係に水平同期信号をカウントし、かつアドレ
ス演算回路で読み出しアドレスが生成されるため
に、横方向のスクロール時においても分割された
各ラインが上下に１ライン分ずれることがなく、
また画像メモリを有効利用できる。

実施例 第１図は本発明装置の一実施例のブロツク系統
図を示す。同図中、端子１０には第４図Ａに示す
如きシリアルのサブコード（画像情報）、同図Ｂ
に示すビツトクロツク信号、同図Ｃに示すワード
クロツク信号、更にサブコードシンク信号が入来
してインターフエース回路１１に供給される。イ
ンターフエース回路１１はビツトクロツク信号に
より入来するサブコードの各ビツトＷ〜Ｐをラツ
チする。ワードクロツク信号は各ワードのサブコ
ードのラツチ終了時点を指示するものであり、第
１のCPU（中央処理装置）１２の割込指示信号と
して用いられる。CPU１２はワードクロツク信
号のＬレベル時点でインターフエース回路１１よ
り双方向のデータバス１３を介して６ビツトパラ
レルに供給される１シンボル分のサブコードＲ〜
Ｗを取り込む。なお、サブコードシンク信号は第
２図Ｂ示すサブコードシンクＳ０，Ｓ１の検出時
にＨレベルとなる信号である。

CPU１２はROM１４に格納されているプログ
ラムを実行し、この際作業領域としてRAM１５
が用いられる。CPU１２の出力するアドレスは
アドレスバス１６よりROM１４、アドレスデコ
ーダ１７、セレクタ１８夫々に供給される。アド
レスデコーダ１７はアドレスの上位ビツトより
ROM１４、RAM１５のいずれかがアクセスさ
れているかを判別して、これらに制御信号を供給
する。セレクタ１８はCPU１２のアドレス及び
制御信号と後述するCPU２０のアドレス及び制
御信号とを切換えてRAM１５に供給し、RAM
１５はセレクタ１９によつて双方向性のデータバ
ス１３又は双方向性のデータバス２１のいずれか
と接続される。

第１のCPU１２は、インターフエース回路１
１より供給される各シンボルの６ビツトを蓄積し
て１パツク（＝24シンボル）毎に第５図示の処理
を行なう。まず、CPUは上記１パツク分のサブ
コードのデインターリーブを行ない（ステツプ４
０）、第２図Ｃに示す形式に変換する。次に20番
〜23番シンボルのパリテイP₀〜P₃を用いて０番
〜19番シンボルの誤り検出を行なう（ステツプ４
１）。このＰパリテイ・チエツクで誤り有りと判
別される（ステツプ４２）と、上記パリテイP₀
〜P₃により誤りビツトの訂正が行なわれ（ステ
ツプ４３）、Ｑパリテイ・チエツク（ステツプ４
４）を行なう。Ｐパリテイ・チエツクで誤りがな
い場合は直接ステツプ４４に移行する。

ステツプ４４では２番、３番シンボルのパリテ
イQ₀，Q₁を用いて０番及び１番シンボルの誤り
検出が行なわれる。続いてＱパリテイ・チエツク
における誤りの有無が判別され（ステツプ４５）、
誤りがある場合にのみ上記のパリテイQ₀，Q₁に
よる誤りビツトの訂正が行なわれ（ステツプ４
６）、処理が終了する。

このようにして得られた第２図Ｃに示す如き１
パツク分のサブコードはRAM１５内のCPU１
２，２０夫々が共にアクセス可能な領域に転送さ
れて記憶される。このサブコードは第２のCPU
（中央処理装置）２０により命令解読を行なわれ
る。CPU２０はROM２２に格納されているプロ
グラムを実行する。CPU２０の出力するアドレ
スはアドレスバス２３よりROM２２、アドレス
デコーダ２４、セレクタ１８，２５，２６夫々に
供給される。アドレスデコーダ２４はアドレスの
上位ビツトよりROM２２、RAM１５、カソー
ド・レイ・チユーブ・コントローラ（以下
「CRTC」と略す）２７、Ｖ−RAM２８、ボー
ダーラツチ回路２９、CLUT３０夫々の制御信号
を生成して、夫々に供給する。CPU２０のアド
レス及び制御信号がセレクタ１８を介してRAM
１５に供給されてRAM１５より読み出された１
パツク分の画像情報はセレクタ１９及びデータバ
ス２１を介してCPU２０に供給される。CPU２
０はこの１パツク分のサブコードの制御データで
ある０番、１番シンボルを解読する。

CPU２０は、解読された命令が例えばフオン
ト単位の描画を指示するときＶ−RAM２８の指
定されたアドレスに第２図Ｃの４番〜19番シンボ
ル夫々の６ビツトにある１フオント分の画像デー
タをデータバス２１を介して書き込む。また命令
がボーダー色設定を指示するときポーダーラツチ
回路２９にボーダー色を指示する４ビツトの画像
データをラツチさせ、命令がCLUT書込を指示す
るときCLUT３０の指定されたアドレスのテーブ
ル内容を書き換える。更に命令がスクロールを指
示する場合CRTC２７に、Ｖ−RAM２８の読み
出し用アドレスの初期値を設定する。

システムタイミング発生器３２は発振器を内蔵
しており、その発振出力よりCPU１２，２０
夫々のクロツク信号を生成している。CPU１２
のクロツク信号はCPU１２及びアドレスデコー
ダ１７に供給されると共に切換信号としてセレク
タ１８，１９夫々に供給されており、CPU２０
のクロツク信号はCPU２０及びアドレスデコー
ダ２４に供給されている。また、システムタイミ
ング発生器３２はCPU１２のクロツク信号とま
つたく同一のドツトクロツク信号（この信号の１
周期は４ドツトに相当する）と生成してCRTC２
７に供給し、またこのドツトクロツク信号を切換
信号としてセレクタ２５に供給する。更に、シス
テムタイミング発生器３２はタイミング信号を生
成してパラレル／シリアル変換器３３に供給し、
更にビデオタイミング発生器３４にクロツク信号
を供給する。ビデオタイミング発生器３４はこの
クロツク信号より水平同期信号、垂直同期信号を
生成してCRTC２７に供給し、また切換タイミン
グ信号を生成してセレクタ２６に供給し、更に上
記水平同期信号、垂直同期信号より得られる複合
同期信号を端子３５に供給する。

次に、Ｖ−RAM（画像メモリ）２８は第６図
Ａに示す如く、表示画面（第３図示）に対応して
横方向300ドツトで縦方向216ドツト分の画像デー
タを記憶するものである。上記300ドツト×216ド
ツトの画像データのうち288ドツト×192ドツト分
の画像データが第３図示の表示部２に表示され
る。このように表示部２の表示を越える画像デー
タを記憶するのはスクロールを行なうためであ
る。１ドツト分の画像データは４ビツトより構成
され、４ドツト分の16ビツトを１ワードとし、表
示画面の水平方向を左端から右端方向でかつ垂直
方向を上端から下端方向の順に16200（＝75×216
＜2¹⁴）のアドレスが上記Ｖ−RAM２８に付され
ている。つまりＶ−RAM２８のアドレス０には
第６図Ａに示すドツトD₀からドツトD₃までの画
像データ16ビツトが記憶される。

このＶ−RAM２８にCPU２０により画像デー
タを書き込む場合には、データバス２１より供給
される８ビツト（２ドツト分）の画像データが、
アドレスバス２３よりセレクタ２５を介して供給
されるアドレスと、アドレスデコーダ２４より供
給される上位８ビツト、下位８ビツトを指示する
制御信号で指示される場所に書き込まれる。ま
た、Ｖ−RAM２８よりの画像データの読み出し
はアドレス毎にワード（＝16ビツト）単位で行な
われる。

CRTC２７は第７図に示す構成である。第７図
中、第１図と同一部分には同一符号を付す。
CRTC２７はラツチ回路５０，５１、水平カウン
タ５２、垂直カウンタ５３、加算器５４及び乗算
回路５５より構成されている。ラツチ回路５０は
端子５６を介してアドレスデコーダ２４よりラツ
チ指示の制御信号が入来すると、データバス２１
を介してCPU２０より供給される７ビツトの水
平位置データをラツチする。またラツチ回路５１
は端子５７を介してアドレスデコーダ２４よりラ
ツチ指示の制御信号が入来すると、データバス２
１を介してCPU２０より供給される８ビツトの
垂直位置データをラツチする。

ところで、第２図Ｃに示すパツクの１番シンボ
ルの６ビツトの命令のうち、スクロール（画面移
動）を指示する描画コマンドには２種類がある。
これは、スクロールにより画面が例えば右方向に
移動したとき画面の右端に消える画像が画面の左
端より出現して画面がシリンダ状に連続したもの
となるスクロール・ウイズ・コピーと、画面の右
端に消える画像は消去され画面の左端からは消去
された画像が出るスクロール・ウイズ・プリセツ
トの２種類である。スクロール・ウイズ・コピー
及びスクロール・ウイズ・プリセツトの両者共に
各６ビツトの４番〜19番シンボル内に、縦の移動
方向（上又は下）、横の移動方向（左又は右）、縦
の移動ドツト数、横の移動ドツト数等がパラメー
タとして設けられており、更にスクロール・ウイ
ズ・プリセツトの場合画像を消去する色のパラメ
ータが設けられている。単一のスクロール命令に
よる横方向移動は最大11ドツトであり縦方向移動
は最大23ドツトである。

スクロールが指示されていない通常時において
は、ラツチ回路５０の値は十進数の１であり、ラ
ツチ回路５１の値は十進数の12である。CPU２
０は単一のスクロール命令が入来する毎に第８図
示の処理を実行する。まず、横の移動方向を判別
し（ステツプ６０）、左方向移動ドツト数を加算、
右方向移動ドツト数を減算して横方向ドツト数を
求め（ステツプ６１，６２）、この横方向ドツト
数を４で割つた商の整数値に１を加算して水平位
置データｉを求める（ステツプ６３）。この際横
方向ドツト数の０と300とがラツプ・アラウンド
処理される。また、縦の移動方向が判別され（ス
テツプ６４）、上方向移動ドツト数は加算、下方
向移動ドツト数は減算されて縦方向ドツト数が求
められ（ステツプ６５，６６）、この縦方向ドツ
ト数に12を加算して垂直位置データｊを求める
（ステツプ６７）。この際、縦方向ドツト数の０と
216とがラツプ・アラウンド処理される。この後
ビデオタイミング発生器３４よりの垂直同期信号
により垂直ブランキング期間かどうかを判別し
（ステツプ６８）、垂直ブランキング期間であれば
水平位置データｉ、垂直位置データｊをラツチ回
路５０，５１夫々に供給しラツチさせる（ステツ
プ６９）。

このように、通常時のラツチ回路５０，５１
夫々を値（水平位置データ、垂直位置データ）を
１，12とし、これを基準にスクロール時の値を変
化させるのは、Ｖ−RAM２８に横方向50フオン
ト分（＝300ドツト＝75ワード）、縦方向18フオン
ト分（＝216ドツト）の画像データが記憶され、
表示画面上には横方向48フオント、縦方向16フオ
ントが表示されるため、Ｖ−RAM２８に記憶さ
れた画像データのうち第６図Ｂに示す周縁部２８
Ａの画像データを除く中央部２８Ｂの画像データ
のみを通常時に読み出して表示に使用し、周縁部
２８Ａの画像データをスクロール時に読み出して
表示に使用するためのである。

第７図に戻つて説明するに、水平カウンタ５２
は75進のカウンタであり、第９図Ａに示す水平同
期信号に対して所定の位相遅れを有する水平走査
周波数のロードパルス（同図Ｂ）がビデオタイミ
ング発生器３４より供給されると、ラツチ回路５
０より供給される水平位置データをロードする。
この後水平カウンタ５２はシステムタイミング発
生器３２より供給される水平方向の表示速度に対
応して４ドツトにつき１パルスの割合の同図Ｃに
示す如きドツトクロツク信号をカウントする。上
記のロードパルスは第３図示の表示画面における
表示部２の水平方向の開始位置（左端）に対応す
るものである。従つて、水平カウンタ５２はスク
ロール時に水平位置データとして例えば十進の
「20」がロードされると、ドツトクロツク信号の
入来と共に「20」から順に「74」までカウントし
た後「０」となり、この後「19」までカウントす
る。

垂直カウンタ５３は216進のカウンタであり、
第１０図Ａに示す垂直同期信号に対して所定の水
平同期周期だけ遅れた垂直走査周波数の同図Ｂに
示すロードパルスがビデオタイミング発生器３４
より供給されると、ラツチ回路５１より供給され
る垂直位置データをロードする。この後ビデオタ
イミング発生器３４より供給される水平同期信号
をカウントする。このロードパルスは第３図示の
表示部２の垂直方向の開始位置（上端）に対応す
るものである。従つて、垂直カウンタ５３はスク
ロール時に垂直位置データとして例えば十進の
「100」がロードされると水平同期信号の入来と共
に「100」から順に「215」までカウントした後
「０」となり、この後「99」までカウントする。

垂直カウンタ５３の出力する８ビツトのカウン
ト値は、加算器４５と共にアドレス演算回路を構
成する乗算回路５５に供給される。乗算回路５５
は垂直カウンタ５３の出力カウント値を75（これ
は十進の「０」〜「74」をカウントする水平カウ
ンタ５２の最大カウント数である。）倍して出力
するものである。例えば予め入力値に対応した出
力値が格納されたROMで構成されている。勿
論、乗算回路５５はプログラマブル・ロジツク・
アレイ（PLA）、加算回路等にて構成しても良
い。上記垂直カウンタ５３のカウント値は十進の
最大「215」であるので乗算回路５５は14ビツト
の値を出力する。乗算回路５５の出力値は加算器
５４において水平カウンタ５２の出力カウント値
と加算される。これによつて得られる14ビツトの
Ｖ−RAM２８の読み出しアドレスが端子５８よ
り出力される。

つまり、上記水平カウンタ５２の出力する７ビ
ツトのカウント値を下位アドレスとし、垂直カウ
ンタ５３の出力する８ビツトのカウント値を上位
アドレスとして計15ビツトでＶ−RAM２８をア
クセスする場合には、Ｖ−RAM２８中の画像デ
ータが記憶される領域は第６図Ｃの梨地部分だけ
であり、残りの斜線部分は未使用の領域である。
これに対して第７図に示す如く乗算回路５５及び
加算器５４を用いて14ビツトでＶ−RAM２８を
アクセスする場合にはＶ−RAM２８中の画像デ
ータが記憶される部分は第６図Ｄの略全域に近い
梨地部分であり、残りの僅かの斜線部分が未使用
の領域である。このようにしてＶ−RAM２８の
記憶容量を最小限に留めると共にこれを有効利用
できる。また、CRTC２７の出力アドレス線数を
減少させることができる。

また、垂直カウンタ５３は、水平カウンタ５２
とは無関係に水平同期信号をカウントする。この
ため第３図示の表示部２を横方向例えば右方向に
スクロールした場合、通常表示時（非スクロール
時）に１ラインとして表示されるｊ番目のライン
Ｌ(j)が前期部Ｌ(j)ａと後期部Ｌ(j)ｂとに分割さ
れ、前期部Ｌ(j)ａと同一ライン上の左側に後期部
Ｌ(j)ｂが位置する。これはラインＬ（ｊ＋１）等
の他のラインについても同様である。従つて横方
向スクロール時に表示部２が右側と左側とで垂直
方向にずれることがない。

また、第８図に示す如く、ラツチ回路５０，５
１への水平位置データ、垂直位置データのラツ
チ、つまり水平アドレスカウンタ、垂直アドレス
カウンタ夫々のプリセツトは垂直ブランキング期
間に行なわれるので、表示画像が水平方向又は垂
直方向にゆらぐことがない。

上記のCRTC２７の出力するアドレスは、セレ
クタ２５を介してＶ−RAM２８に供給され、こ
のアドレスに従つてＶ−RAM２８より４ドツト
分16ビツトの画像データがパラレルに読み出され
る。例えばアドレス０で読み出される16ビツトの
画像データは、ドツトD₀の４ビツトを上位ビツ
トとし、以下ドツトD₁，D₂，D₃の順に４ビツト
ずつ並んでいる。このようにして読み出された画
像データはパラレル／シリアル変換器３３に供給
される。

パラレル／シリアル変換器３３は第１１図に示
す如き構成である。同図中、ラツチ回路７０には
第１２図Ａに示す如きＶ−RAM２８より読み出
された４ドツト分16ビツトの画像データのうち各
ドツトについて１ビツトの計４ビツトのデータが
端子７１より入来する。この４ビツトデータは例
えばドツトD₀の１ビツトをMSBとし、ドツトD₃
の１ビツトをLSBとするよう並んでいる。上記
のラツチ回路７０及び後述のシフトレジスタ７２
については夫々４組設けられ、これら４組夫々は
各ドツトにつき１ビツト計４ビツトのシリアル／
パラレル変換を行なつている。ラツチ回路７０に
はシステムタイミング発生器３２より第１２図Ｂ
に示すラツチパルスが端子７３を介して入来し、
上記の４ビツトがラツチされる。ラツチ回路７０
はラツチした４ビツトのデータをシフトレジスタ
７２に供給する。シフトレジスタ７２は第１２図
Ｃに示すシフトクロツクをシステムタイミング発
生器３２より端子７４を介して供給されており、
また比較器７５よりロードパルスを供給されてい
る。

比較器７５にはシステムタイミング発生器３２
より端子７６を介して第１２図Ｄ，Ｅ夫々に示す
２ビツトのタイミング信号が供給されている。ま
た、ラツチ回路７７にはCPU２０よりデータバ
ス２１及び端子７８を介して２ビツトのタイミン
グ指示データが供給されている。このタイミング
指示データは、第８図に示す処理のステツプ６３
において、横方向ドツト数を４で割つたときの剰
余が十進の「２」のとき第１ビツト、第２ビツト
が共に“０”となり、剰余が「３」のとき第１ビ
ツト、第２ビツトが夫々“１”，“０”となり、剰
余が「０」のとき第１ビツト、第２ビツト夫々が
“０”，“１”となり、剰余が「１」のとき第１ビ
ツト、第２ビツトが共に“１”となるデータであ
る。このCPU２０よりのタイミング指示データ
はラツチ回路７７にラツチされて常時比較器７５
に供給される。比較器７５は第１２図Ｄ，Ｅに示
す２ビツトのタイミング信号と２ビツトのタイミ
ング指示データとを比較して両者が一致したとき
ロードパルスを生成してシフトレジスタに供給す
る。シフトレジスタ７２はロードパルスによりラ
ツチ回路７０からパラレルに供給される４ビツト
のデータを取り込み、シフトクロツクでシフトさ
せてMSBより順に出力する。シフトレジスタ７
２より端子７９を介して出力されたシリアルデー
タは他の３回路のシフトレジスタの出力シリアル
データと共に１ドツト分４ビツトの画像データを
構成しており、この４ビツトパラレルの画像デー
タがセレクタ２６に供給される。

つまり、第１１図示の回路はラツチ回路７０の
ラツチパルスに対するシフトレジスタ７２のロー
ドパルスのタイミングをCPU２０よりのタイミ
ング指示信号に応じて可変することにより、シフ
トレジスタ７２の出力するデータの出力タイミン
グを可変する可変長シフトレジスタを構成してい
る。これによりＶ−RAM２８から４ドツト単位
で画像データが読み出されるにも拘らず、１ドツ
ト単位の横方向スクロールが可能となる。

セレクタ２６はビデオタイミング発生器３４よ
りの切換タイミング信号に基づいて、第３図示の
表示画面のボーダー部１を表示する期間において
ボーダーラツチ回路２９より供給されるボーダー
色の画像データ（４ビツト）を取り出し、表示画
面の表示部２を表示する期間にはパラレル／シリ
アル変換器３３よりの４ビツトの画像データを取
り出し、取り出された画像データをCLUT３０に
読み出しアドレスとして供給する。ところで、上
記表示画面の垂直ブランキング期間にあつてはア
ドレスバス２３より４ビツトのアドレスが取り出
されて書き込みアドレスとしてCLUT３０に供給
される。

CLUT３０は４ビツトのアドレスを有し、各ア
ドレスに３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青）夫々を
４ビツトで表わす計12ビツトのカラーデータが記
憶されたRAMである。この４ビツトで指定され
る各アドレスのカラーデータは上記の如く垂直ブ
ランキング期間にアクセスされて書き換えが可能
である。垂直走査期間においてはセレクタ２６よ
り供給される４ビツトの画像データでアクセスが
行なわれてカラーデータの読み出しが行なわれ、
これによつて読み出された３原色Ｒ，Ｇ，Ｂ夫々
４ビツトのカラーデータがＤ／Ａ変換器３６に供
給される。Ｄ／Ａ変換器３６は各原色毎にカラー
データをＤ／Ａ変換し、これによつて得られたア
ナログの赤の原色映像信号、緑の原色映像信号、
青の原色映像信号夫々を端子３７，３８，３９よ
り別々に出力する。上記の端子３７，３８，３９
よりの赤、緑、青夫々の原色映像信号及び端子３
５よりの複合同期信号がモニタ受像機（図示せ
ず）に供給されて、第３図に示す如き画面の表示
が行なわれる。

発明の効果 上述の如く、本発明になる画像生成装置は、水
平同期信号に応じてプリセツトされる水平カウン
タと垂直同期信号に応じてプリセツトされる垂直
カウンタ夫々のプリセツト値を可変すると共に、
上記水平カウンタ、垂直カウンタ夫々の出力カウ
ント値を用いてアドレス演算回路で画像メモリの
読み出しアドレスを生成するため、横方向の画像
移動（スクロール）時においても分割された各ラ
インが上下にずれることを防止できると共に、画
像メモリ読み出しアドレスのアドレス線数を減少
させることができ、画像メモリを有効に利用して
その容量を小さくすることができる等の特長を有
している。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロツク系統
図、第２図はサブコードを説明するための図、第
３図は表示画面を説明するための図、第４図は第
１図示の装置に入来する信号の一例のタイムチヤ
ート、第５図は第１図示の第１のCPUの実行す
る処理の一実施例のフローチヤート、第６図は第
１図示のＶ−RAMの画像データの記憶状態を説
明するための図、第７図、第１１図夫々は第１図
示の装置の各部回路の夫々の一実施例の回路系統
図、第８図は第１図示の第２のCPUの実行する
一部の処理の一実施例のフローチヤート、第９
図、第１０図夫々は第７図示の回路に入来する信
号の一実施例のタイムチヤート、第１２図は第１
１図示の回路に入来する信号の一実施例のタイム
チヤートである。 １１……インターフエース回路、１２，２０…
…CPU、１５……RAM、２７……カソード・レ
イ・チユーブ・コントローラ（CRTC）、２８…
…ビデオ・ランダム・アクセス・メモリ（Ｖ−
RAM）、３０……カラー・ルツク・アツプ・テ
ーブル（CLUT）、３２……システムタイミング
発生器、３３……パラレル／シリアル変換器、３
４……ビデオタイミング発生器、３６……Ｄ／Ａ
変換器、４０〜４６，６０〜６９……ステツプ、
５０，５１，７０，７７……ラツチ回路、５２…
…水平カウンタ、５３……垂直カウンタ、５４…
…加算器、５５……乗算回路、７２……シフトレ
ジスタ、７５……比較器。

Claims (1)

【特許請求の範囲】
1. １ 伝送された画像情報を所定の形式に並べかつ
   誤りの検出及び訂正を行なつた後画像情報の制御
   データを解読し、該制御データに応じて該画像情
   報の画像データを画像メモリの表示画面に対応し
   たアドレスに書き込み、該画像メモリから読み出
   した画像データをカラーデータに変換し、該カラ
   ーデータよりアナログの映像信号を得る画像生成
   装置であつて、該映像信号を画面に表示する際の
   水平同期信号に応じてプリセツトされ水平方向の
   表示速度に対応したクロツク信号をカウントする
   水平カウンタと、垂直同期信号に応じてプリセツ
   トされ該水平同期信号をカウントする垂直カウン
   タと、該垂直カウンタの出力カウント値に該水平
   カウンタの最大カウント数を乗算した後該水平カ
   ウンタの出力カウント値を加算して該画像メモリ
   の読み出しアドレスを生成するアドレス演算回路
   とよりなり、該水平カウンタ及び垂直カウンタ
   夫々のプリセツト値を可変して表示画面上の画像
   移動を行なうことを特徴とする画像生成装置。