JPS60230691A

JPS60230691A - Ｃｒｔデイスプレイ装置

Info

Publication number: JPS60230691A
Application number: JP8751884A
Authority: JP
Inventors: 田中　和佳; 山本　昌克
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1984-04-30
Filing date: 1984-04-30
Publication date: 1985-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、陰極線管（以下ＣＲＴと称する）を用いたデ
ィスプレイ装置にかかり、特に英数、漢字、カナ文字表
示に使用されるＣＲＴディスプレイ装置に関する。

従来の技術従来、ＣＲＴを用いたディスプレイ装置において罫線を
表示する場合、行と行の行間ピッチが存在しているため
、単にキャラクタジェネレータ内に罫線のパターンを有
していても垂直方向には行間ピンチだけ切れていた。丑
だこれをなくすには行間ピッチをなくすか、画素ごとの
ぼり大な容量のビデオラムを持ち、ソフト処理によって
切れ目を埋ていく必要があった。

発明が解決しようとする問題点本発明は、前述のようなソフト処理及びビデオラムを省
き、適正な行間ピッチを保ちながらも垂直方向に切れ目
のない罫線を表示可能とする装置を提供しようとするも
のである。

問題点を解決するだめの手段本発明は、ＣＲＴとこれに表示すべき文字、図形の収納
されるキャラクタジェネレータと、これを直接アクセス
し文字及び罫線の表示を行う論理回路と、表示すべき文
字、図形等を指定するＣＰＵと、両者間のインターフェ
イスを行うディスプレイコントローラによって構成され
る。

実施例第１図は本発明の一実施例における倍角表示回路の構成
図を示し、１は文字等を指定する（！ＰＵ。

２は同文字等を収納しておくためのラム、３は同文字等
をＣＰＵより得て表示回路へ出力し、かつＣＲＴ用の同
期信号等を出力するディスプレイコントローラ、４は３
よシデータを受け文字及び罫線の判定をしてキャラクタ
ジェネレータへアドレス、制御線等を出力する論理回路
、５は３，４及びキャラクタジェネレータよりの出力を
ラッチするシフトレジスタへクロックを供給するための
発掘回路、６はキャラクタジェネレータ、７は６よりの
データをラッチするシフトレジスタ、８はＣＲＴ以下、
このような構成の実施例装置の各部動作を第１図の構成
図、及び第２図の回路図、第３図タイミングチャート、
第４図データ型式図によって説明する。

ＣＲＴ画面に文字等を表示する場合、まずＣＰＵ１は第
１図に示すビデオラム２上に指定コードを収納する。こ
の際、指定される文字の大きさにより同コードのＭＳＢ
を第４図のごとく指定する。

すなわち、全角文字（通常文字）の場合には第４図（イ
）のように２Ｂｙｔｅめの５ｂｉｔ目をＩｏｌに、罫線
の場合には第４図（ロ）のように２Ｂｙｔｅめの５　ｂ
ｉｔ目を１１１に指定する。

このように順次ビデオラム２上に収納されたコードはＤ
ＭＡ　（ダイレクトメモリアクセス）によってディスプ
レイコントローラ３へ転送される。

ディスプレイコントローラ３は発振回路５より出力され
るクロックに従って上記コードを順次出力する。発振回
路５は原発振クロック信号を適宜分周して得るクロック
出力と、原発振クロック信号を適宜デコードして得るク
ロック出力とを発生する。第３図タイミングチャートに
おいて■が上記クロック、■が上記出力コードである。

出力コード■はラッチパルス■及び■によってラッチｃ
、ｄにラッチされる。判定ラッチｄの出力が■でこれに
は文字と罫線の判定ｂｉｔがランチされる。

一方、ディスプレイコントローラ３からは上記出力コー
ド■の他水平同期信号■及び垂直方向ライン出力■が出
力される。■は■を順次カウントした出力でＣＰＵ１の
プログラム処理によシ３〜３２までの値を設定できる。

この実施例では２０（５ビツト）を設定する。すなわち
垂直方向１６ドツト（４ビツト）のキャラクタジェネレ
ータ６を使用した場合、行間ピッチは４ラインとなる。

さらにフォントの上側に１ライン下側に３ラインピツチ
を取ることにする。第２図で第１および第２ラッチｅ、
ｆおよびデコーダｇはこれを実現させるだめの回路であ
る。■のライン出力（５ビツト）を■の同期信号で第１
ラツチｅにラッチした出力が［相］である。さらに［株
］、を次の■で第２ラツチｆにラッチすると■のごとく
なる。したがって、第１ラツチｅでラッチされたカウン
ト値Ｎに対して第２ラツチｆは（Ｎ−１）のカウント値
をラッチする。ここでＯのカウント値Ｎをデコーダｇで
デコードし、カラン斗イ直ｌｏｌ＋および１７〜１９’
でアクティブとなる信号がＱである。同信号Ｏはキャラ
クタジェネレータ６の出力のラッチ用シフトレジスタｊ
のクリア端子に入力される。すると０−１のごとく、Ｏ
の”０〜１５”（４ビツト）以外のラインカウント時に
は、キャラクタジェネレータ６の出力はクリアされ、１
６ライン（ドツト）分（４ビツト）のみのアクセスが有
効となる。一方、ｔｏ−２の場合にはＯと同じであるか
ら、“０〜１９”のラインカウント（５ビツト）時すな
わち全ラインのキャラクタジェネレータ６の出力が有効
となる。上記Ｑ−１とＱ−２の切替えは前述の■の信号
によってセレクタｈにより行われるので、通常文字の場
合はＯ−１がアドレスとして与えられ、罫線の場合には
Ｑ−２がキャラクタジェネレータ６のアドレスとして与
えられる。しだがって、罫線のコードが指定された場合
には全ラインにわたつてキャラクタジェネレータ６の出
力が表示される。

発明の効果本発明によれば、わずかなノ・−ド構成の論理回路によ
ってキャラクタジェネレータを用いてＣＲ１画面上に縦
および横方向の罫線を切れ目なく表示することができる
。したがって、大容量のビデオラムを要せず、ＣＰＵの
負担を軽減することができるとともに、従来と同様な行
間ピッチをも維持することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図中特に４の部分の実施回路図、第３図は第２図の実施
回路におけるタイムチャート、第４図は第２図実施回路
における指定コードの型式％式％イコントローラ、４・・・論理回路、５・・・発振回路
、６・・・キャラクタジェネレータ、７・・・シフトレ
ジスタ、８・・・ＣＲＴ、ｄ・・・判定ラッチ回路、ｅ
・・・第１ラッチ回路、ｆ・・・第２ラッチ回路、ｈ・
・・セレクタ、ｇ・・・デコーダ、ｊ・・・レジスタ。特許出願人

Claims

【特許請求の範囲】英数、漢字等のパターン出力を発生し、かつ後段のレジ
スタにセットするキャラクタジェネレータと、このキャラクタジェネレータに対しＭＳＢコードを出力
して直接アクセスするディスプレイコントローラであっ
て、前記ＭＳＢコードの予め定めた位置の少なくとも１
ビツトに、全角文字指定のときには０゛を設定し、罫線
指定のときには１７に設定した出力を生成するディスプ
レイコントローラと、このコントローラから出力される水平同期信号をカウン
トすることによって得る垂直方向のライン数Ｎが前記水
平同期信号によってラッチされる第１ラッチ回路と、この第１ランチ回路でラッチされた前記ライン数Ｎを前
記ラッチパルスとして与えた水平同期信号の次の同期信
号によってラッチすることにより、（Ｎ−１）のライン
数をラッチする第２ラッチ回路と、前記第１、第２ラッチ回路でラッチされたライン数Ｎお
よび（Ｎ−１）のいずれか一方を前記キャラクタジェネ
レータのアドレスとして与えるセレクタと、前記第１ラッチ回路のライン数を検出し、予め定めた所
定の値のライン数であることを解読し、。その出力によって前記キャラクタジェネレータの後段の
レジスタをクリアするデコーダとを備え、前記ＭＳＢコ
ードのｌ′１１もしくは”ＯＮを判別し、”１″のとき
には前記セレクタが前記第１ラッチ回路のライン数Ｎを
選択するとともに、前記デコーダの出力を禁止するよう
制御し、“０”のときには前記セレクタが前記第２ラッ
チ回路のライン数（Ｎ−１）を選択するとともに、前記
デコーダの出力を許可するように制御する判定ランチ回
路が設けられてなることを特徴としたＣＲＴディスプレ
イ装置。