JPS61289382A

JPS61289382A - 画像生成装置

Info

Publication number: JPS61289382A
Application number: JP60130983A
Authority: JP
Inventors: 日比野　千俊; 有本　篤; 吉原　健司
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-06-17
Filing date: 1985-06-17
Publication date: 1986-12-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は画像生成装置に係り、画像データを画像メモリ
に記憶し、この画像メモリより読み出される画像データ
よりアナログの映像信号を得て出力する画像生成装置に
関する。

従来の技術］ンパクトディスク上には第２図（Ａ）に示す如きフレ
ーム・フォーマットでディジタル信号が記録されている
。第２図（Ａ）において、１フレームは５８８チヤンネ
ル・ビットよりなり、フレームの先頭には２４チヤンネ
ル・ビットのフレーム同期信＠５ＹＮＣが設けられてい
る。フレーム同期信号５ＹＮＣに続いて各１４チヤンネ
ル・ビット構成のデータワードＷ　ｏ　−Ｗ　ｒｒが設
けられ、フレーム同期信号５ＹＮＣ及びデータワードＷ
Ｏ〜Ｗ３２夫々の門には３チヤンネル・ビットの接続ビ
ットＣが設けられている。上記各１４チヤンネル・ビッ
トのデータワードＷ。〜Ｗ３２夫々はＥＦＭ〈エイト・
ツー・フォーティン）復調されると８ビットに変換され
、この８ビツトはシンボルと称せられている。上記のデ
ータワードＷＯ−Ｗ３２のうちデータワードＷｏには１
シンボルのサブコードが記録され、残りのデータワード
Ｗ１〜Ｗ３２に２４シンボルのオーディオデータと８シ
ンボルの誤り訂正用データとが記録されている。上記の
サブコードを構成する１シンボル（−８ビツト）は１ビ
ツト毎にＰ、Ｑ、Ｒ，Ｓ、Ｔ、Ｕ、Ｖ、Ｗと称されてい
る。ビットＰ、Ｑは従来よりタイムコードして使用され
、ビットＲ−Ｗは従来使用されていなかったが最近グラ
フィック表示に利用する規格が決定された。

サブコードは第２図（Ｂ）に示す如く９８フレ一ム分の
シンボルで１データブロツクを構成し、最初の２シンボ
ルはサブコードシンクＳｏ、Ｓ１とされている。残りの
９６シンボルのビットＰ。

Ｑはタイムコードとして使用され、画像情報であるビッ
トＲ−Ｗは各２４シンボル毎に４つのパックに分割され
る。各パックは第２図（Ｃ）に示す如く、０番シンボル
の６ビツト（ビットＲ〜Ｗ）がビットＲ−Ｗの使用状況
を表わすモード及びアイテムを表わす。このニード及び
アイテム夫々の各ビットが“００１　００１”のときテ
レビジョン・グラフィック・モードを表わす。１番シン
ボルの６ビツトは命令（インストラクション）が入って
いる。この命令は単一色クリア、ボーダー色設定、フォ
ント単位の描画、スクロール、カラー・ルック・アップ
・テーブル（以下ｒｃＬＵＴＪと略す）！込等の描画コ
マンドがある。次の２番。

３番シンボルは夫々の６ビツトはｔＩ１１ｗＪデータで
ある０番、１番シンボルに対する誤り訂正用のパリティ
Ｑｏ　、Ｑ＋である。４番〜１９番シンボルの各６ビツ
トは画像データが入るデータフィールドとして用いられ
る。例えば命令がフォント単位の描画コマンドである場
合、４番シンボルには背景色のデータが入り、５番シン
ボルには前面色（例えば文字の色）のデータが入り、６
番シンボル。

７番シンボル人々に画面上の縦方向位置、横方向位置夫
々のデータが入る。ｊた、８７１〜１９番シンボルの１
２個のシンボル夫々の６ビツトには横６ドツト×縦１２
ドツトで構成される１フォント分の画像データが入る。

この画像データは例えば°Ｏ”が背景色、“１”が前面
色に対応するものである。更に２０番〜２３番シンボル
夫々の６ビツトは上記０番〜１９番シンボルに対する誤
り訂正用のパリティＰａ　、Ｐ＋　、Ｐ２　、Ｐ３であ
る。

コンパクトディスクプレーヤで再生され、かつ分離され
たインターリーブを受けているサブコードは画像生成装
置にシリアルに伝送される。画像生成装置では伝送され
たサブコードをまずディンターリーブして第２図（Ｃ）
に示す形式に変換する。更にパリティＰｏ〜Ｐ３及びＱ
ｏ　、Ｑ＋による誤り検出及び誤り訂正が行なわれる。

この後、パックの０番、１番シンボルに入っている命令
等の解読が行なわれる。例えば、上記フォント単位の描
画コマンドによって一画面分の画像データを記憶するビ
デオ・ランダム・アクセス・メモリ（以下ｒＶ−ＲＡＭ
Ｊと略す）に画像データが書き込まれる。このＶ−ＲＡ
Ｍから順次読み出される画像データはカラー・ルック・
アップ・テーブル（以下ｒｃＬＵＴＪと略す）で３つの
原色データに変換され、各原色データはＤ／Ａ変換され
てアナログの原色信号とされモニタ受＊＊に供給される
。

ところで第３図に示すモニタ受像機の画面上にはボーダ
一部１に囲まれて表示部２が表示される。

表示部２は横方向に４８フォント分２８８ドツトで縦方
向に１６フオント分１９２ドッｊ・が表示される。

発明が解決しようとする問題点上記の画像生成装置に類似するものとして、パーソナル
コンピュータがある。これはキーボードで入力された命
令をＣＰＵで解読し、Ｖ−ＲＡＭに画像データを書き込
み、またＣＬＬＩＴを書き換えて、Ｖ−ＲＡＭより順次
読み出される画像データから画像表示用の原色信号を生
成するものである。このようなパーソナルコンピュータ
においては表示画像を消去するためにＶ−ＲＡＭのクリ
アを行なうにはＶ−ＲＡＭにクリア用の画像データを書
き込むことで行なわ１シ′、。しかし、ＣＰＵによりＶ
−ＲＡＭにクリア用の画像データを占き込む時間は、表
示画像の水平ブランキング期間及び垂直ブランキング１
１間だけである。勿論垂直走査期間の水平走査期間にお
いてはＶ−ＲＡＭより画像データの読み出しが行なわれ
る。上記ブランキング期間は走査期間に対して非常に短
かいために、１画面総ての消去を行なうには例えば数秒
という長時間が必要であるという問題点があった。

そこで、本発明は画像表示用メモリ読み出し期間に画像
メモリのクリアを行ない、かつ上記画像表示用メモリ読
み出し期間にクリア用の画像データを映像信号に変換す
ることにより、上記の問題点を解決した画像生成装置を
提供することを目的とする。

問題点を解決するための手段本発明においては、画像メモリにクリア用の画像データ
を―き込む画像メモリのクリアは画像表示用メモリ読み
出しｍ間を含む連続した期間に行なわれる。更に、上記
の画像表示用メモリ読み出し期間にはクリア用の画像デ
ータからアナログの映像信号を生成して画像の表示を行
なう。

作用本発明においては画像表示用メモリ読み出し期間を含む
連続したＷ１闇に画像メモリのクリアが行なわれ、クリ
アに要する時間が短縮される。また上記の画像表示用メ
モリ読み出し期間にはクリア用の画像信号がアナログの
映像信号に変換されて表示されるため、クリア中に映像
信号が消失することがなくクリアされた画面の表示が行
なわれる。

実施例第１図は本発明装置の一実施例のブロック系統図を示す
。同図中、端子１０には第４図（Ａ）に示す如きシリア
ルのサブコード（画像情報）、同図（Ｂ）に示すビット
クロック信号、同図（Ｃ）に示すワードクロック信号、
更にサブコードシンク信号が入来してインターフェース
回路１１に供給される。インターフェース回路１１はヒ
ツトクロック信号により入来するサブコードの各ビット
Ｗ−Ｐをラッチする。ワードクロック信号は各ワードの
サブコードのラップ柊ｉ’　＋１．’１点を指示するも
のであり、第１のｃｐｕ　＜中央処理装置）１２の割込
指示信°号として用いられる。ＣＰＵ１２はワードクロ
ック信号のＬレベル時点でインターフェース回路１１よ
り双方向のデータバス１３を介して６ビツトパラレルに
供給される１シンボル分のサブコードＲ−Ｗを取り込む
。なお、サブコードシンク信号は第２図（Ｂ）示すサブ
コードシンクｓｏ、ｓｉの検出時にＨレベルとなる信号
である。

ＣＰＵ１２はＲＯＭ１４に格納されているプログラムを
実行し、この際作業領域として第１のメモリであるＲＡ
Ｍ１５が用いられる。ＣＰＵ１２の出力するアドレスは
アドレスバス１６よりＲＯＭ１４．アドレスデコーダ１
７．セレクタ１８夫々に供給される。アドレス・デコー
ダ１７はアドレスの上位ビットよりＲＯＭＩ　４．ＲＡ
ＭＩ　５のいずれがアクセスされているかを判別して、
これらに制御信号を供給する。セレクタ１８はＣＰＵ１
２のアドレス及び制御信号と後述するＣＰＬＪ２０のア
ドレス及びυ１１ｉ１１信号とを切換えてＲＡＭ１５に
供給し、ＲＡＭ１５はセレクタ１９によって双方向性の
データバス１３又は双方向性のデータバス２１のいずれ
かと接続される。

第１のＣＰＵ１２は、インターフェース回路１１より供
給される各シンボルの６ビツトを蓄積して１パツク（−
２４シンボル）毎に第５図示の処理を行なう。まず、Ｃ
ＰＩＪは上記１パツク分のサブコードのディンターリー
ブを行ない（ステップ４０）、第２図（Ｃ）に示す形式
に変換する。

次に２０番〜２３番シンボルのパリティＰｏ〜Ｐ３を用
いて０番〜１９番シンボルの誤り検出を行なう（ステッ
プ４１）。このＰパリティ・チェックで誤り有りと判別
される（ステップ４２）と、上記のパリティＰｏ〜Ｐ３
により誤りビットの訂正が行なわれ（ステップ４３）、
Ｑパリティ・チェック（ステップ４４）を行なう。Ｐパ
リティ・チェックで誤りがない場合は直接ステップ４４
に移行する。

ステップ４４では２番、３番シンボルのパリティＱｏ　
、Ｑ＋を用いて０番及び１番シンボルの誤り検出が行な
われる。続い−（Ｑパリティ・チェックにおける誤りの
有無が判別され（ステップ４５）、誤りがある場合にの
み上記のパリティＱｏ、Ｑ＋による誤りビットの訂正が
行なわれ（ステップ４６）、処理が終了する。

このようにして得られた第２図（Ｃ）に示す如き１パッ
ク分のサブコードはＲＡＭ１５内のＣＰＵ１２，２０夫
々が共にアクセス可能な領域に転送されて記憶される。

このサブコードは第２のＣＰＵ（中央処理装Ｗ）２０に
より命令解読を行なわれる。ＣＰｔＪ２０はＲＯＭ２２
に格納されているプログラムを実行する。ＣＰＵ２０の
出力するアドレスはアドレスバス２３よりＲＯＭ２２．
アドレスデコーダ２４．セレクタ１Ｂ、２５．２６夫々
に供給される。アドレスデコーダ２４はアドレスの上位
ピットよりＲＯＭ２２．ＲＡＭ１５゜メモリｔ＋＋Ｗ回
路であるカソード・レイ・チューブ・コントローラ（以
下ｒｃＲＴｃＪと略す）２７゜Ｖ−ＲＡＭ２８．ボーダ
ーラッチ回路２９．ＣＬＵＴ３０．クリアカラー・ラッ
チ回路５０及びクリアフラグ・ラッチ回路５１夫々の１
ｌｌｌ［信号を生成して、夫々に供給する。ＣＰＵ２０
のアドレス及びυ制御信号がセレクタ１８を介してＲＡ
Ｍ１５に供給されてＲＡＭ１５より読み出された１パッ
ク分の画像情報はセレクタ１９及びデータバス２１を介
してＣＰＵ２０に供給される。ＣＰＵ２０はこの１パッ
ク分のサブコードのｖ制御データである０番、１？ｌシ
ンボルを解読する。

ＣＰＵ２０は、解読された命令が例えばフォント単位の
描画を指示するときＶ−ＲＡＭ２８の指定されたアドレ
スに第２図（Ｃ）の４番〜１９番シンボル夫々の６ビツ
トにある１フォント分の画像データをデータバス２１及
びセレクタ５２を介して書き込む。また命令がボーダー
色設定を指示するときボーダーラッチ回路２９にボーダ
ー色を指示する４ビツトの画像データをラッチさせ、命
令がＣＬｔＪＴ書込を指示するときＣＬＩＪＴ３０の指
定されたアドレスのテーブル内容を１き換える。

更に命令がスクロールを指示する場合ＣＲＴＣ２７に、
Ｖ−ＲＡＭ２８の読み出し用アドレスの初ｍｉｎを設定
する。

システムタイミング発生器３２は発揚器を内蔵しており
、その発振出力よりＣＰＵ１２，２０夫々のクロック信
号を生成している。ＣＰＵ１２のりＯツク信号はＣＰＵ
１２及びアドレスデコーダ１７に供給されると共に切換
信号としてセレクタ１８．１９夫々に供給されており、
ＣＰＵ２０のクロック信号はＣＰｔＪ２０及びアドレス
デコーダ２４に供給されている。また、システムタイミ
ング発生器３２はＣＰＬＪ１２のクロック信号とまった
く同一のドツトクロック信号（この信号の１周期は４ド
ツトに相当する）を生成してＣＲＴＣ２７及びアンド回
路５３に供給し、またこのドツトクロック信号を切換信
号としてセレクタ２５に供給する。更に、システムタイ
ミング発生器３２はタイミング信号を生成してパラレル
／シリアル変換器３３に供給し、更にビデオタイミング
発生器３４にクロック信号を供給する。ビデオタイミン
グ発生器３４はこのクロック信号より水平同期信号、垂
直同期信号を生成してＣＲＴＣ２７に供給し、また切換
タイミング信号を生成してセレクタ２６に供給し、更に
上記水平同期信号、垂直同期信号より得られる複合同期
信号を端子３５に供給する。

次に、Ｖ−ＲＡＭ　（画像メモリ）２８は第６図に示す
如く、表示画面（第３図示）に対応して横方向３００ド
ツトで縦方向２１６ドツト分の１ｌｊＩｉ！データを記
憶するものである。上記３００ドツト×２１６ドツトの
画像データのうち２８８ドツト×１９２ドツト分の画像
データが第３図示の表示部２に表示される。このように
表示部２の表示を越える画像データを記憶するのはスク
ロールを行なうためである。１ドツト分の画像データは
４ビツトより構成され、４ドツト分の１６ピツトを１ワ
ードとしてアドレスが付されている。つまりＶ−ＲＡＭ
２８のアドレスＯには第６図示のドツトＤ０からドツト
Ｄ３までの画像データ１６ビツトが記憶される。

このＶ−ＲＡＭ２８にＣＰＵ２０により画像データを書
き込む場合には、データバス２１よりセレクタ５２を介
して供給さ）Ｌう８ビツト（２ドツト分）の画像データ
が、アドレスバス２３よりセレクタ２５を介して供給さ
れるアドレスと、アドレスデコーダ２４より供給される
上位８ビツト。

下僚８ビットを指示するυｌｌ１ＩＩｌ信号で指示され
る場所に１き込まれる。Ｖ−ＲＡＭ２８のクリアを行な
う場合、つまりＶ−ＲＡＭ２８にクリア用の画像データ
を書き込む場合にはクリアカラー・ラッチ回路５０より
セレクタ５２を介して供給される１６ビツト（４ビツト
分）のクリア用の画像データが、アドレスバス２３より
セレクタ２５を介して供給されるアドレスで指示される
場所に書き込まれる。また、Ｖ−ＲＡＭ２８よりの画像
データの読み出しはアドレス毎にワード（−１６ビツト
）単位で行なわれる。

メモリ制御回路であるＣＲＴＣ２７は水平カウンタと垂
直カウンタとより大略構成されている。

水平カウンタはビデオタイミング発生器３４より供給さ
れる水平同期信号により水平走査期間の開始時点でリセ
ットされた後システムタイミング発生１５ｉ３２より供
給されるドツトクロック信号をカウントして７ビツトの
カウント値を出力する。上記のドツトクロック信号は例
えば１周期が５６０ｎｓｅｃで表示画面の４ビツト分に
相当する周期である。また、垂直カウンタはビデオタイ
ミング発生２ｉｉ３４より供給される垂直同期信号によ
り垂直走査期間の開始時点でリセットされた後水平同期
信号をカウントして８ビツトのカウント値を出力する。

この垂直カウンタの８ビツトのカウント値を上位ビット
とし、水平カウンタの７ビツトのカウント値を下位ビッ
トとする計１５ビットの信号がＶ−ＲＡＭ２８の読み出
しアドレスとして出力される。上記の水平カウンタ、垂
直カウンタ夫々のリセット値を可変することによりスク
ロールが行なわれる。ＣＲＴＣ２７の出力するアドレス
は、セレクタ２５を介してＶ−ＲＡＭ２８に供給され、
上記の如く、Ｖ−ＲＡＭ２８より４ビツト分１６ピツト
の画像データがパラレルに読み出されセレクタ５４に供
給される。セレクタ５４にはこの他にクリアカラー・ラ
ッチ回路５０より４ビツト分１６ビツトのクリア用の画
像データが供給されており、セレクタ５４よりＩＦ（り
出された画像データはパラレル／シリアル変換′ａ３３
に供給される。

パラレル／シリアル変換！１３３は４ビツト分の画像デ
ータをラッチし、システムタイミング発生器３４よりの
タイミング信号を用いてラッチされた画像データをシフ
トする。これによって１ビツト４ビツト単位の画像デー
タを順次取り出す。なおアドレスバス２１を介してＣＰ
Ｕ２０より供給されるデータはスクロールの際に用いら
れる信号である。この１ビツト分４ビットの画像データ
はセレクタ２６に供給される。

セレクタ２６はビデオタイミング発生器３４よりの切換
タイミング信号に基づいて、第３図示の表示画面のボー
ダ一部１を表示する期間においてボーダーラッチ回路２
９より供給されるボーダー色の画像データ（４ビツト）
を取り出し、表示画面の表示部２を表示する１１ｆ１間
にはパラレル／シリアル変換器３３よりの４ビツトの画
像データを取り出し、取り出された画像データをＣＬＵ
Ｔ３０に読み出しアドレスとして供給する。ところで、
上記表示画面の垂直ブランキング閘門にあってはアドレ
スバス２３より４ビツトのアドレスが取り出されて書き
込みアドレスとしてＣＬＵＴ３０に供給される。

変換回路であるＣＬＬＪＴ３０は４ビツトのアドレスを
有し、各アドレスに３原色Ｒ（赤）、Ｇ（緑）、Ｂ（青
）夫々を４ビツトで表わす計１２ビットのカラーデータ
が記憶されたＲＡＭである。

この４ビツトで指定される各アドレスのカラーデータは
上記の如く垂直ブランキング期間にアクセスされて書き
換えが可能である。垂直走査期間においてはセレクタ２
６より供給される４ビツトの画像データでアクセスが行
なわれてカラーデータの読み出しが行なわれ、これによ
って読み出された３原色Ｒ，Ｇ、Ｂ夫々４ビットのカラ
ーデータがＤ／Ａ変換器　３６に供給される。Ｄ／Ａ変
換器３６は各原色毎にカラーデータをＤ／Ａ変換し、こ
れによって得られたアナログの赤の原色映像信号、Ｂの
原色映像信号、青の原色映像信号夫々を端子３７．３８
．３９より別々に出力する。上記の端子３７，３８，３
９Ｊ、りの赤、緑、前夫々の原色映像信号及び端子３５
よりの複合同期信号がモニタ受像機（図示せず）に供給
されて、第３図に示す如き画面の表示が行なわれる。

ここで、システムタイミング発生器３２が発生する第１
のＣＰＵ１２のクロック信号は第７図（Ａ）に示［１き
、例えば周期５６０ｎｓｅｃで５０％デユーティのパル
ス信号である。これによってＣＰＵ１２は同図＜８）に
示すマシンサイクルで動作を行なう。また、アドレス・
デコーダ１７は同図（Ａ）のクロック信号のＨレベル期
間に能動状態となり、セレクタ１８．１９夫々はこのク
ロック信号のＨレベル期間にアドレスバス１６及びアド
レスデコーダ１７．データバス１３夫々をＲＡＭ１５に
接続する。これによって第１のＣＰＵ１２は同図（Ｂ）
に示すマシンサイクルの斜線のｍ１ｌｌ　（ｆｆ１１１
７）ｌＮＴＪｆｌｌ！り　ニ＃イＴＲＡＭ１５ｅ７クセ
スし、ディンターリーブ処理、Ｗ４り検出及び誤り訂正
処理を行なう。なお、一般にＲＡＭのアクセスタイムは
１００ｎｓｅｃ程度であり、斜線の期間（略２８０ｎＳ
ｅＣ）で充分ＲＡＭ１５をアクセスすることが可能であ
る。

また、システムタイミング発生器３２が発生する第２の
ＣＰｔＪ２０のりＯツク信号は上記第１のＣＰＵ１２の
クロック信号を反転した第７図（Ｃ）に示す如きパルス
信号である。このクロック信号によってＣＰＵ２０は同
図（Ｄ）に示すマシンサイクルで動作を行なう。アドレ
スデコーダ２４は同図（Ｃ）のクロック信号のＨレベル
期間に能動状態となり、セレクタ１８．１９夫々は同図
（Ａ）のクロック信号のＬレベル期間つまり同図（Ｃ）
のクロック信号のＨレベル期間においてアドレスバス２
３及びアドレスデコーダ２４．データバス２１夫々をＲ
ＡＭ１５に接続する。これによって第２のＣＰＵ２０は
同図（Ｄ＞に示すマシンサイクルの斜線の期間（第２の
動作期間）においてＲＡＭ１５をアクセスし、命令解１
ｉ等の処理を行なう。このようにして第１のＣＰＵ１２
．第２のＣＰＵ２０夫々でＲＡＭ１５が順次アクセスさ
れる。

また、システムタイミング発生器３２が発生するＣＲＴ
Ｃ２７に供給づる・１１ζット単位のドツトクロック信
号は第７図（Ｅ）示す如く第１のＣＰＵ１２のクロック
信号と同一の信号である。ＣＲＴＣ２７はこのドツトク
ロック信号によって同図（Ｆ）に示すサイクルで動作を
行なう。セレクタ２５は上記ドツトクロック信号のＨレ
ベル期間にＣＲＴＣ２７（７）出カフｔ’Ｌ／スをＶ−
ＲＡＭ２８１．：供給し、Ｌレベル期間にアドレスバス
２３とＶ−ＲＡＭ２８を接続してＣＰＵ２０のアドレス
をＶ−ＲＡＭ２８に供給する。これによってＣＲＴＣ２
７は同図（Ｆ）のサイクルの斜線の期間（第１の動作期
間）においてＶ−ＲＡＭ２８を読み出しのためにアクセ
スする。これは第１のＣＰＵ１２がＲＡＭ１５をアクセ
スするのと同一タイミングである。また、第２のＣＰＵ
２０は同図（Ｄ）のマシンサイクルの斜線の期間（第２
の動作期間）においてＶ−ＲＡＭ２８を書き込みのため
にアクセスする。つまり第２のＣＰＬＪ２０．ＣＲＴＣ
２７夫々でＶ−ＲＡＭ２８が順次アクセスされる。

ここで、端子１０より入来したサブコードの１番シンボ
ルの６ビツトが単一色クリアを指示する命令であること
がＣＰＵ２０で解読されると、ＣＰＵ２０はサブコード
内のクリアカラーを指示する４ビツトの画像データを取
り出し、ビデオタイミング発生器３４よりの垂直同期信
号により垂直ブランキング期間の開始時点でデータバス
２１を介してクリアカラー・ラッチ回路５０に供給する
。

このとき、ＣＰＵ２０の出力するアドレス信号はアドレ
スデコーダ２４でデコードされてクリアカラー・ラッチ
回路５０にラッチを指示する制御信号が供給される。ク
リアカラー・ラッチ回路５０は各４ビツトの４個のラッ
チ回路より構成されており、全てのラッチ回路に上記ク
リアカラーの４ビツトの画像データがラッチされる。

更にＣＰＵ２０は画像クリアを指示する値“１”の１ビ
ツトのクリアフラグをデータバス２１を介してクリアフ
ラグ−ラップ回路５１に供給し、このＣＰＵ２０のアド
レスをデコードして得られたアドレスデータよりのｕ、
’ｌ　’Ｇｌｌ　ｌｕ号がクリアフラグ・ラッチ回路５
１に供給されて上記“１″のクリアフラグがクリアフラ
グ・ラッチ回路５１にラッチされる。なお、画面クリア
時以外においては上記のクリアフラグは“０゛′とされ
ている。

クリアフラグ・ラッチ回路５１にラッチされたクリアフ
ラグはセレクタ５４に供給されると共にアンド回路５３
に供給され、る。セレクタ５４はクリアフラグが“１ｎ
のときクリアカラー・ラッチ回路５０の４つのラッチ回
路より供給される４ドツト分１６ビツトのクリアカラー
（クリア用）の画像データを取り出し、またクリアフラ
グが“０”のときＶ−ＲＡＭ２８よりの１６ビツトの画
像データを取り出してパラレル／シリアル変換器３３に
供給する。従って上記の如く単一色クリアが指示される
と垂直ブランキング期間の開始とともにクリアカラーの
画像データがパラレル／シリアル変換器３３に供給され
る。

アンド回路５３はクリアフラグが“１″のとき第７図（
Ｅ）に示すドツトクロック信号を取り出してセレクタ５
２に供給する。セレクタ５２はドツトクロック信号のＨ
レベル（−“１”）期間にクリアカラー・ラッチ回路５
０よりの４ドツト分１６ビツトのクリアカラーの画像デ
ータを取り出し、またドツトクロック信号のＬレベル（
−“０″）期間にＣＰＵ２０よりの２ドツト分８ビット
の画像データを取り出してＶ−ＲＡＭ２８に供給する。

従ってアンド回路５３の出力するドツトクロック信号の
Ｈレベル期間において、Ｖ−ＲＡＭ２８はＣＲＴＣ２７
よりセレクタ２５を介して供給される読み出し用のアド
レスに指示さる場所にクリアカラーの画像データを書き
込む。勿論この場合にはＶ−ＲＡＭ２８の書き込み許可
がなされている。ＣＲＴＣ２７は１垂直走査期間にＶ−
ＲＡＭ２８の略全領域をアクセスするアドレスを順次出
力するために、この１垂直走査１４ｍでＶ−ＲＡＭ２８
の略全領域にクリアカラーの画像データが農き込まれ、
Ｖ−ＲＡＭ２８のクリアが完了する。また、Ｖ−ＲＡＭ
２８のクリアが行なわれる１垂直走査期間においてはク
リアカラー・ラッチ回路５０の出力するクリアカラーの
画像データより赤、緑、前夫々の原色映像信号が生成さ
れて端子３７，３８．３９夫々から出ノＪされる。

このため、Ｖ−ＲＡＭ２８のクリアが行なわれる１垂直
走査期間が終了するとＣＰＵ２０はクリアフラグ・ラッ
チ回路５１のクリアフラグを“０″に書き換える。例え
ば第８図に示す如き映像信号の第１の垂直走査期間Ｔ１
で第９図（Ａ）に示す画像が表示されており、この期間
Ｔ＋内に入来するサブコードによって単一色クリアが指
示されると、第２の垂直走査期間Ｔ２においては第９図
（Ｂ）に示す如く単一色でクリアされた画像が表示され
る。更に期Ｍ　Ｔ　２の後にフォント単位の描画を指示
するサブコードの入来により第３の垂直走査期間Ｔ３で
は第９図（Ｃ）に示す如く新たな画像の表示が開始され
る。このようにＶ−ＲＡＭ２８のクリア中においても原
色映像信号は消失することなく連続して得られ、Ｖ−Ｒ
ＡＭ２８のクリア途中にあってもクリアされた後の画面
が表示される。

なお、上記実施例においては垂直ブランキング期間の開
始時点からＶ−ＲＡＭ２８及び表示画面のクリアを開始
しているが、垂直走査期間の途中からＶ−ＲＡＭ２８及
び表示画面のクリアを開始するものであっても良い。ま
た、Ｖ−ＲＡＭ２８にクリアカラーの画像データを富き
込む際に■−ＲＡＭ２８の書き込みアドレスをＣＰＵ２
０で生成しても良く、上記実施例に限定されない。

なお、上記実施例はコンパクトディスクのサブコードで
グラフィック表示を行なう装置を例にとって説明したが
パーソナルコンピュータ等の画像表示装置にも適用でき
、上記実施例に限定されない。

発明の効果上述の如く、本発明になる画像生成装置は、画像表示用
メモリ読み出し期間を含む連続した期間に画像メモリの
クリアが行なわれ１垂直走査期間という短時間で画像メ
モリのクリアが完了し、また、上記画像表示用メモリ読
み出し期間にはクリア用の画像信号からアナログの映像
信号が（９られクリア中も映像信号が消失することなく
クリアされた画面が表示される等の特長を有している。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロック系統図、第２
図はサブコードを説明するための図、第３図は表示画面
を説明するための図、第４図は第１図示のｖｔｕｆｆに
入来する信号の一例のタイムチャート、第５図は第１図
示の第１のＣＰＵの実行する処理の一実施例のフローチ
ャート、第６図は第１図示のＶ−ＲＡＭの画像データの
記憶状態を説明するための図、第７図は第１図示の各回
路の動作状態を説明するための図、第８図、第９図夫々
は本発明′ｖｔ１における映像信号及び表示画面を説明
するための図である。１１・・・インターフェース回路、１２．２０・・・Ｃ
ＰＵ１１５・・・ＲＡＭ、１８．１９，２５，２６゜５
２．５４・・・セレクタ、２７・・・カソード・レイ・
チューブ・コントローラ（ＣＲＴＣ）、２８・・・ビデ
オ・ランダム・アクセス・メモリ（Ｖ−ＲＡＭ）、３０
・・・カラー・ルック・アップ・テーブル（ＣＬＬＪＴ
）、３２・・・システムタイミング発生器、３３・・・
パラレル／シリアル変換器、３４・・・ビデオタイミン
グ発生器、３６・・・Ｄ／Ａ変換器、５０・・・クリア
カラー・ラッチ回路、５１・・・クリアフラグ・ラッチ
回路、５３・・・アンド回路。特許出願人　日本ビクター株式会社第２図（Ａ）（Ｂ）　　　　　　　　（Ｃ）第３１！１第４図時間−→ 第５図第６図第７図Ｂ！を間□

Claims

【特許請求の範囲】

（１）少なくとも１画面分の画像データが記憶された画
像メモリをメモリ制御回路で生成したアドレスでアクセ
スして該１画面分の画像データを順次読み出し、読み出
された画像データを変換回路でアナログの映像信号に変
換して画像を表示する画像生成装置において、画像表示
用メモリ読み出し期間を含む連続した期間に該画像メモ
リの該１画面分の画像データが記憶される全アドレスに
クリア用の画像データを順次書き込み、かつ該画像表示
用メモリ読み出し期間に該クリア用の画像データを該変
換回路に供給するよう構成したことを特徴とする画像生
成装置。
（２）該クリア用の画像データを順次書き込む際の該全
アドレスは該メモリ制御回路で生成するよう構成したこ
とを特徴とする特許請求範囲第１項記載の画像生成装置
。