JPS60249187A - デイスプレイコントロ−ラ - Google Patents
デイスプレイコントロ−ラInfo
- Publication number
- JPS60249187A JPS60249187A JP59106093A JP10609384A JPS60249187A JP S60249187 A JPS60249187 A JP S60249187A JP 59106093 A JP59106093 A JP 59106093A JP 10609384 A JP10609384 A JP 10609384A JP S60249187 A JPS60249187 A JP S60249187A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- signal
- display
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/34—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling
- G09G5/346—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators for rolling or scrolling for systems having a bit-mapped display memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明ゆ、電子計算機の端末機あるいはテレビゲーム
等に扇いられるディスプレイコントローラに関する。
等に扇いられるディスプレイコントローラに関する。
近年％ ＣＰＵ （中央処理装置１ｆｊ）の制御の下に
、ＣＲＴ（ブラウン管）表示装置４の画面に動画おＬび
静止画の表示を行うドツト表示方式のディスプレイコン
トローラが種々開発されている。、瀉５図はこの種のデ
ィスプレイコントローラ（以下、ＶＤＰと略称する）１
を用１ハたカラーディスプレイ装置の構成を示すブロッ
ク図であジ、この図において２はＣＰＵ％ ３はＣＰＵ
２において用いられるプログラムが記憶されたＲＯＭ
（リードオンリメモリ）お工びデータ記１意用のＲＡ
Ｍ （ランダムアクセスメモリ）からなるメモ１八４は
ＣＲＴ 表示装置％５はＶＲＡＭ （ビデオＲＡＭ ）
である。また、ＶＤＰＩにおいて、６，７は各々インタ
ーフェイス回路、８は画像データ処理回路、９．１０は
各々Ｈ（水平）カウンタお工びＶ（垂直）カウンタ、３
３．１２はデコーダである、この場合、Ｈカウンタ９は
Ｒ刈１８６．２ ｎｓθＣのクロックパルスφをカウン
トする３４１進のカウンタであり、クロックパルスφを
３４１回カウントする毎にパルス信号ＣＰｆＶカウンタ
１０へ出力する。また、このＨカウンタ９がクロックパ
ルスφｅ３４１回カウントする時間は、ＣＲＴ 表示装
置４における電子ビームの水平走査期間および水平帰線
期間の和に一致している。、ｖカウント出力はパル、ｘ
、 信ＭＣＰをカウントする２６２進のカウンタであり
、このＶカウント出力がパルス信号ＣＰを２６２回カウ
ントする時間は、ＣＲＴ 表示装置４における電子ビー
ムの垂直走査期間および垂直帰線期間の和に一致してい
る、画像データ処理回路８は、ＣＰＵ ２から表示指令
が出力された時点以降、予めＶＲＡＭ Ｓ内に格納され
ている画像データを読出し、この読出した画像データに
基づいてＣＲ１表示装置４の表示画面にカラー画像表示
を行う。
、ＣＲＴ（ブラウン管）表示装置４の画面に動画おＬび
静止画の表示を行うドツト表示方式のディスプレイコン
トローラが種々開発されている。、瀉５図はこの種のデ
ィスプレイコントローラ（以下、ＶＤＰと略称する）１
を用１ハたカラーディスプレイ装置の構成を示すブロッ
ク図であジ、この図において２はＣＰＵ％ ３はＣＰＵ
２において用いられるプログラムが記憶されたＲＯＭ
（リードオンリメモリ）お工びデータ記１意用のＲＡ
Ｍ （ランダムアクセスメモリ）からなるメモ１八４は
ＣＲＴ 表示装置％５はＶＲＡＭ （ビデオＲＡＭ ）
である。また、ＶＤＰＩにおいて、６，７は各々インタ
ーフェイス回路、８は画像データ処理回路、９．１０は
各々Ｈ（水平）カウンタお工びＶ（垂直）カウンタ、３
３．１２はデコーダである、この場合、Ｈカウンタ９は
Ｒ刈１８６．２ ｎｓθＣのクロックパルスφをカウン
トする３４１進のカウンタであり、クロックパルスφを
３４１回カウントする毎にパルス信号ＣＰｆＶカウンタ
１０へ出力する。また、このＨカウンタ９がクロックパ
ルスφｅ３４１回カウントする時間は、ＣＲＴ 表示装
置４における電子ビームの水平走査期間および水平帰線
期間の和に一致している。、ｖカウント出力はパル、ｘ
、 信ＭＣＰをカウントする２６２進のカウンタであり
、このＶカウント出力がパルス信号ＣＰを２６２回カウ
ントする時間は、ＣＲＴ 表示装置４における電子ビー
ムの垂直走査期間および垂直帰線期間の和に一致してい
る、画像データ処理回路８は、ＣＰＵ ２から表示指令
が出力された時点以降、予めＶＲＡＭ Ｓ内に格納され
ている画像データを読出し、この読出した画像データに
基づいてＣＲ１表示装置４の表示画面にカラー画像表示
を行う。
すなわち、この画像データ処理回路８は、デコーダ１１
む工び１２の出力に基づいて水平同期信号および垂直同
期信号を作成し、これらを合成してコンポジット同期信
号Ｃ３ＹＮＣとし、ＣＲ１表示装置４へ出力する。また
、ＶＲＡＭ ５から読出しＦｊｉＭｉ像データに基づい
て表示両面の各ドツト位置にいかなる色のドツト表示を
行えば工いかを検知し、デコーダ１１．１２の出力が示
す′電子ビームの走査位置に合わせてＲＧＢ （レッド
・グリーン・ブルー）カラーイド号を順次出力する、出
力されたＲＧＢ カラー信号はＣＲＴ 表示＠ｔ４へ供
給され、これにエフ、同表示装置４の画面にカラー下ッ
ト表示が行われる、な：ｔｌｐ、ＶＲＡＭ ５のデータ
書込みはＣＰＵ ２に工ってＶＤＰ １を介して行われ
る。
む工び１２の出力に基づいて水平同期信号および垂直同
期信号を作成し、これらを合成してコンポジット同期信
号Ｃ３ＹＮＣとし、ＣＲ１表示装置４へ出力する。また
、ＶＲＡＭ ５から読出しＦｊｉＭｉ像データに基づい
て表示両面の各ドツト位置にいかなる色のドツト表示を
行えば工いかを検知し、デコーダ１１．１２の出力が示
す′電子ビームの走査位置に合わせてＲＧＢ （レッド
・グリーン・ブルー）カラーイド号を順次出力する、出
力されたＲＧＢ カラー信号はＣＲＴ 表示＠ｔ４へ供
給され、これにエフ、同表示装置４の画面にカラー下ッ
ト表示が行われる、な：ｔｌｐ、ＶＲＡＭ ５のデータ
書込みはＣＰＵ ２に工ってＶＤＰ １を介して行われ
る。
ところで、従来のこの種のＶＤＰｆＣＴｈつては、画面
の最左端のドツトを表示すべきカラー信号の出力タイミ
ングが水平同期信号のタイミングから一定時間後に決ま
っている。しかし、′ｆｆから、ＣＲＴ表示装ｊｔ４の
特性の相異により、上述しｔタイミングにＬつて出力し
たカラー信号が必ずしも画面の最左端に表示されるとは
限らず、左方または右方に数ドツトずれて表示される場
合が生じる。この場合、表示画像全体が左方または右方
にずれて表示されることにな９、表示画像に欠けが生じ
る。
の最左端のドツトを表示すべきカラー信号の出力タイミ
ングが水平同期信号のタイミングから一定時間後に決ま
っている。しかし、′ｆｆから、ＣＲＴ表示装ｊｔ４の
特性の相異により、上述しｔタイミングにＬつて出力し
たカラー信号が必ずしも画面の最左端に表示されるとは
限らず、左方または右方に数ドツトずれて表示される場
合が生じる。この場合、表示画像全体が左方または右方
にずれて表示されることにな９、表示画像に欠けが生じ
る。
このことは、上下方向の表示に関しても同様である。し
かして、従来のＶＤＰ にあっては表示画像全体を左右
または上下に移動させることができず、し九がって、画
像の欠けをＶＤＰ によって補正し得ないという欠点が
あった。
かして、従来のＶＤＰ にあっては表示画像全体を左右
または上下に移動させることができず、し九がって、画
像の欠けをＶＤＰ によって補正し得ないという欠点が
あった。
この発明は上記事情を考慮してなされたもので、表示画
像全体を上下左右に移動させることができるディスプレ
イコントローラを提供することを目的としている、 〔発明の構成〕 この発明によるディスプレイコントローラは、中央処理
装置に工ってデータが書込まれるレジスタと、表示処理
の基本タイミングを示すカウンタのカウント出力とレジ
スタ内のデータとを加算する加算手段と、この加算手段
の出力が一定値に達した時信号を出力するデコーダと、
このデコーダの出力信号によって特定の値がプリセット
される第２カウンタとを有し、この＠２カウンタのカウ
ント出力が示すタイミングに基づいて表示処理を行うも
のである。
像全体を上下左右に移動させることができるディスプレ
イコントローラを提供することを目的としている、 〔発明の構成〕 この発明によるディスプレイコントローラは、中央処理
装置に工ってデータが書込まれるレジスタと、表示処理
の基本タイミングを示すカウンタのカウント出力とレジ
スタ内のデータとを加算する加算手段と、この加算手段
の出力が一定値に達した時信号を出力するデコーダと、
このデコーダの出力信号によって特定の値がプリセット
される第２カウンタとを有し、この＠２カウンタのカウ
ント出力が示すタイミングに基づいて表示処理を行うも
のである。
＃Ａ１図は仁の発明の一実施例によるＶＤＰ１５ヲ用い
たカラーデ・イスプレイ装置の構成を示すブロック図で
あり、この図において第５図の各部に対応する部分には
同一の符号が付しである。この図に示すＶＤＰ１５は、
第２図に示すＣＲＴ 表示装置４の表示画面４ａに横２
５６ドツト歳で１９２ドツトのカラートッド表示を行う
ａまた、画面４ａの外周部にはデータ領域（非安示領域
）４ｂが設けられ、このボーダ領域４ｂには特定の背景
色が表示される。！ｌた、１つのドツトがカラー表示さ
れる時間は１８６．２ ｎ５ｅｃであり、６０Ｈ２の周
波数で全ドツトが繰返し表示される、以下、詳述すると
、ＶＤＰ１５に訃いて、符号１６はインターフェイス回
路、１７，１８は各々ＣＰＵ ２に工って４ビツトのデ
ータが書込まれるレジスタ、ｈ １９はインターフェイ
ス回１１．２０ｔ；ｉ：画像データ処理回路、２１は水
平タイミング信号発生回路でちる。この水平タイミング
信号発生回路２１において、２２ｈは周期１８６．２
ｎ５ｅｃのクロックパルスφをアップカウントする９ビ
ツト・３４１進のカウンタであり、そのカウント出力は
０〜３４０の間で順次変化する。このカウンタ２２ｈの
カウント出力はデコーダ２ａｈお工び加算器２４ｈへ各
々供給される。デコーダ２３ｈにおいて、＜２０＞、＜
２２９＞、＜３３６＞。
たカラーデ・イスプレイ装置の構成を示すブロック図で
あり、この図において第５図の各部に対応する部分には
同一の符号が付しである。この図に示すＶＤＰ１５は、
第２図に示すＣＲＴ 表示装置４の表示画面４ａに横２
５６ドツト歳で１９２ドツトのカラートッド表示を行う
ａまた、画面４ａの外周部にはデータ領域（非安示領域
）４ｂが設けられ、このボーダ領域４ｂには特定の背景
色が表示される。！ｌた、１つのドツトがカラー表示さ
れる時間は１８６．２ ｎ５ｅｃであり、６０Ｈ２の周
波数で全ドツトが繰返し表示される、以下、詳述すると
、ＶＤＰ１５に訃いて、符号１６はインターフェイス回
路、１７，１８は各々ＣＰＵ ２に工って４ビツトのデ
ータが書込まれるレジスタ、ｈ １９はインターフェイ
ス回１１．２０ｔ；ｉ：画像データ処理回路、２１は水
平タイミング信号発生回路でちる。この水平タイミング
信号発生回路２１において、２２ｈは周期１８６．２
ｎ５ｅｃのクロックパルスφをアップカウントする９ビ
ツト・３４１進のカウンタであり、そのカウント出力は
０〜３４０の間で順次変化する。このカウンタ２２ｈの
カウント出力はデコーダ２ａｈお工び加算器２４ｈへ各
々供給される。デコーダ２３ｈにおいて、＜２０＞、＜
２２９＞、＜３３６＞。
＜３４１）は各々カウンタ２２ｈのカウント出力がｒｚ
ｏＪ 、 ｒｚｚ９Ｊ 、 ｒａａａＪ 、 ［ａ４ｘ
Ｊとなった時ｗ１１信号となる出力端子であり、出力端
子＜２０＞、＜３３６＞に得られる信号が画像データ処
理回路２０へ供給され、出力端子＜２２９）の信号が信
号ＣＰとしてカウンタ２２９，２６ｆｆの各クロック端
子ＣＫへ供給され、また、出力端子＜３ｔｌ＞の信号が
カウンタ２２ｈのリセット端子Ｒへ供給される。なお、
このデコーダ２３ｈの他の出力端子の信号も画像データ
処理回路２０へ供給されているが、これらの信号はこの
発明の要旨と直接関係しないので説明を省略する。加算
器２４ｈは入力端子Ａへ供給さ扛るカウンタ２２ｈのカ
ウント出力（９ビツト）と、入力端子Ｂへ供給されるレ
ジスタ１８の出力（４ビツト）とを加算するもので、第
３図に示すように、レジスタ五８の出力は入力端子ＢＯ
（ＬＳＢ）〜Ｂ３ へ供給さｔ″Ｌ％また、入力端子Ｂ
３〜Ｂ８は短絡されてｒる。
ｏＪ 、 ｒｚｚ９Ｊ 、 ｒａａａＪ 、 ［ａ４ｘ
Ｊとなった時ｗ１１信号となる出力端子であり、出力端
子＜２０＞、＜３３６＞に得られる信号が画像データ処
理回路２０へ供給され、出力端子＜２２９）の信号が信
号ＣＰとしてカウンタ２２９，２６ｆｆの各クロック端
子ＣＫへ供給され、また、出力端子＜３ｔｌ＞の信号が
カウンタ２２ｈのリセット端子Ｒへ供給される。なお、
このデコーダ２３ｈの他の出力端子の信号も画像データ
処理回路２０へ供給されているが、これらの信号はこの
発明の要旨と直接関係しないので説明を省略する。加算
器２４ｈは入力端子Ａへ供給さ扛るカウンタ２２ｈのカ
ウント出力（９ビツト）と、入力端子Ｂへ供給されるレ
ジスタ１８の出力（４ビツト）とを加算するもので、第
３図に示すように、レジスタ五８の出力は入力端子ＢＯ
（ＬＳＢ）〜Ｂ３ へ供給さｔ″Ｌ％また、入力端子Ｂ
３〜Ｂ８は短絡されてｒる。
なお、この加算器Ｚ４ｈのキャリイアウド端子ＣＯの信
号は使用されない。デコーダ２ｓｈは、加算器２４ｈの
出力（９ビツト）が「ｚ３」となつｔ時パルス信号ＤＰ
Ｉ（” １ ”信号）を出力するデコーダであり、出力
されたパルス信号ＤＰＩ はプリセットカウンタ２６ｈ
のプリセット端子ＰＳへ供給される。プリセットカウン
タ２６ｈは前述したクロックパルスφをアップカウント
する９ビツトのカウンタであり、そのプリセットデータ
端子ＰＤには予めプリセットデータ［４９１ｊが供給さ
れている。このプリセットカウンタ２６ｈのカウント出
力はデコーダＺ７ｈへ供給され、また、その下位３ビツ
トがデコーダ２８ｈへ供給される。
号は使用されない。デコーダ２ｓｈは、加算器２４ｈの
出力（９ビツト）が「ｚ３」となつｔ時パルス信号ＤＰ
Ｉ（” １ ”信号）を出力するデコーダであり、出力
されたパルス信号ＤＰＩ はプリセットカウンタ２６ｈ
のプリセット端子ＰＳへ供給される。プリセットカウン
タ２６ｈは前述したクロックパルスφをアップカウント
する９ビツトのカウンタであり、そのプリセットデータ
端子ＰＤには予めプリセットデータ［４９１ｊが供給さ
れている。このプリセットカウンタ２６ｈのカウント出
力はデコーダＺ７ｈへ供給され、また、その下位３ビツ
トがデコーダ２８ｈへ供給される。
そして、デコーダ２７ｈ％ ２８ｈの各出力が各々画像
データ処理回路２０へ供給されている。
データ処理回路２０へ供給されている。
次に、符号３０は水平タイミング信号発生回路２１と略
同−構成の垂直タイミング信号発生回路であり、水平タ
イミング信号発生回路２１の各部に対応する部分には、
サフィックスｒｈＪに代えて、サフィックスｒ−Ｊを付
して示す。この垂直タイミング信号発生回路３０におい
て、カウンタ２２１は信号ＣＰ ？アップカウントする
９ビツト・２６２進のカウンタであり、そのカウント出
力は０〜２６１の間で順次変化する。デコーダ２５ｖは
加算器２４ｖの出力が「１５」となった時パルス信号（
°１“信号）蔭２を出力する。プリセ！ ットカウンタ２６ｖは信号ＣＰをアップカウントする９
ビツトのカウンタであり、そのプリセットデータ端子Ｐ
Ｄへはデータ「４８５」が供給されている、そして、デ
コーダ２３＃、２７ｆの各出力が各々画像データ処理回
路２０へ供給されている。
同−構成の垂直タイミング信号発生回路であり、水平タ
イミング信号発生回路２１の各部に対応する部分には、
サフィックスｒｈＪに代えて、サフィックスｒ−Ｊを付
して示す。この垂直タイミング信号発生回路３０におい
て、カウンタ２２１は信号ＣＰ ？アップカウントする
９ビツト・２６２進のカウンタであり、そのカウント出
力は０〜２６１の間で順次変化する。デコーダ２５ｖは
加算器２４ｖの出力が「１５」となった時パルス信号（
°１“信号）蔭２を出力する。プリセ！ ットカウンタ２６ｖは信号ＣＰをアップカウントする９
ビツトのカウンタであり、そのプリセットデータ端子Ｐ
Ｄへはデータ「４８５」が供給されている、そして、デ
コーダ２３＃、２７ｆの各出力が各々画像データ処理回
路２０へ供給されている。
次に、画像データ処理回路２０は、ＣＰＵ ２から表示
指令が出力さｎた時点以降、ＶＲＡＭ５から画ｆ象デー
タを読出し、読出し本画像データお工びデコーダ２３ｈ
、２７ｈ、２８ｈ、２３ｖ。
指令が出力さｎた時点以降、ＶＲＡＭ５から画ｆ象デー
タを読出し、読出し本画像データお工びデコーダ２３ｈ
、２７ｈ、２８ｈ、２３ｖ。
２７ｔ＋の各出力に基づいてＣＲＴ 表示装置４の表示
画面に両４ａ表示を行う。す攻わち、この画像データ処
理回路２０は、デコーダ２ａｈの出力端子＜３３６＞の
１１１信号によ夕立下り、出力端子く２０〉の＠１′信
号により立上る水平同期信号Ｈ８ＹＮＣｒ第４図（イ）
参照）を作成し％また、デコーダ２３ｖの出力端子〈０
〉の１１１信号によって立下シ、出力端子く１〉の１１
１信号によって立上る垂直同期信号ＶＳＹＮＣ（図示路
）を作成し、これらの同期信号Ｔ（ＳＹＮＣ、ＶＳＹＮ
Ｃを合成してコンポジット同期信号Ｃ３ＹＮＣとし、
ＣＲＴ 表示Ｓａ＋Ｚ出力するｎｔ７ｔｘデコーダ２７
９の出力端−子〈０・）ンから１１１信号が出力され、
かつ、デコーダ２７ｈの出力端子〈０〉から１１１信号
が出力された時点で、第２図に示すドラ） ＰＯ−０に
表示すべきＲＧＢ カラー信号をＣＲＴ 表示装置４へ
出力する。以後、デコーダ２８ｈの出力変化のタイミン
グで（すなわち、Ｉ ８６．２ ｎｎｅｃ毎に入ドツ）
ＰＯ−１、ＰＯ−２・・・に各々表示すべきＲＧＢ カ
ラー信号を７ｍ次出力する。そして、デコーダ２７ｈの
出力端子＜２５６）の信号の立上り時点でカラー信号の
出力を停止する。以上の過程により画面の第１行目の各
ドラ）（２５６個）がカラー表示される６次に、デコー
ダ２７ｈの出力端子＜０＞が再びｗ１ｗ信号に立上った
時点で第２図に示すドラ）ｐｉ−０に表示すべきカラー
信号を出力し、以下、デコーダ２８ｈの出力変化のタイ
ミングで、ドツトＰｉ−１，ＰＩ −２・・・に各々表
示すべきカラー信号を順次出力する。そして、デコーダ
２７ｈの出力端子＜２５６）の信号の立上り時点でカラ
ーイド号の出力を停止する。以下、上記過程を繰返す。
画面に両４ａ表示を行う。す攻わち、この画像データ処
理回路２０は、デコーダ２ａｈの出力端子＜３３６＞の
１１１信号によ夕立下り、出力端子く２０〉の＠１′信
号により立上る水平同期信号Ｈ８ＹＮＣｒ第４図（イ）
参照）を作成し％また、デコーダ２３ｖの出力端子〈０
〉の１１１信号によって立下シ、出力端子く１〉の１１
１信号によって立上る垂直同期信号ＶＳＹＮＣ（図示路
）を作成し、これらの同期信号Ｔ（ＳＹＮＣ、ＶＳＹＮ
Ｃを合成してコンポジット同期信号Ｃ３ＹＮＣとし、
ＣＲＴ 表示Ｓａ＋Ｚ出力するｎｔ７ｔｘデコーダ２７
９の出力端−子〈０・）ンから１１１信号が出力され、
かつ、デコーダ２７ｈの出力端子〈０〉から１１１信号
が出力された時点で、第２図に示すドラ） ＰＯ−０に
表示すべきＲＧＢ カラー信号をＣＲＴ 表示装置４へ
出力する。以後、デコーダ２８ｈの出力変化のタイミン
グで（すなわち、Ｉ ８６．２ ｎｎｅｃ毎に入ドツ）
ＰＯ−１、ＰＯ−２・・・に各々表示すべきＲＧＢ カ
ラー信号を７ｍ次出力する。そして、デコーダ２７ｈの
出力端子＜２５６）の信号の立上り時点でカラー信号の
出力を停止する。以上の過程により画面の第１行目の各
ドラ）（２５６個）がカラー表示される６次に、デコー
ダ２７ｈの出力端子＜０＞が再びｗ１ｗ信号に立上った
時点で第２図に示すドラ）ｐｉ−０に表示すべきカラー
信号を出力し、以下、デコーダ２８ｈの出力変化のタイ
ミングで、ドツトＰｉ−１，ＰＩ −２・・・に各々表
示すべきカラー信号を順次出力する。そして、デコーダ
２７ｈの出力端子＜２５６）の信号の立上り時点でカラ
ーイド号の出力を停止する。以下、上記過程を繰返す。
そして、デコーダ２７ｖの出力端子＜１９１＞から１１
″信号が出力され、かつ、デコーダ２７ｈの出力端子＜
２５６）から１１１個号が出力さｎた時点で１フレーム
の画像表示を終了する。以上が、画像データ処理回路２
０が１フレームの画像表示を行う過程であり、同処理回
路２０は、上記処理を１秒間に６０回行うことにエフ、
画像データに対応する画像をＣＲＴ表示装置４の表示画
面に表示させる。
″信号が出力され、かつ、デコーダ２７ｈの出力端子＜
２５６）から１１１個号が出力さｎた時点で１フレーム
の画像表示を終了する。以上が、画像データ処理回路２
０が１フレームの画像表示を行う過程であり、同処理回
路２０は、上記処理を１秒間に６０回行うことにエフ、
画像データに対応する画像をＣＲＴ表示装置４の表示画
面に表示させる。
次に、表示画面に表示された全画像の左右方向への移動
について説明する。
について説明する。
いま、例えばＣＰＵ ２がレジスタ１８にデータ”ｏｔ
ｏｃｏ、ｏ’を書込んだとする（以下、この状態を標準
状態と言う）。この場合、加算器２４ｈの出力はカウン
タ２２ｈの出力と同一になり、したがって、デコーダ２
５ｈの出力パルス信号ＤＰ Ｉは、第４図（ロ）に示す
工うにカウンタ２２ｈのカウント出力が「２３」になっ
た時点で出力される。このパルス信号ＤＰ １に工って
カウンタ２６ｈＫｒ４９１ｊがプリセットされ、以後、
カウンタ２６ｈの出力はクロックパルスφに基づいて＠
４図Ｈに示すＬうに変化する。なお、カウンタ２６ｈは
９ビツトであり、し友がって、そのカウント出力の最大
値はｌ”’５ｔｉＪである、そして、カウンタ２６ｈの
カウント出力が１０」となった時点からドツト表示が開
始さｎ、ｒ２５６Ｊとなった時点で水平１行（２５６ド
ツト）のドツト表示が終了する。すなわち、水平１行の
ドツト表示期間は第４図に）に示す期間となる。しかし
て、上述したことから明らかな工うに、水平表示の開始
時点はパルス信号ＤＰ １の立上り込・らクロックパル
スφの２１タイミング後であり、上記標準状態において
は、水平同期信号ｆ（Ｓ ＹＮＣの立上りからクロック
パルスφの２４タイミング後となる、次に、ＣＰＵ ２
がレジスタ１８に例えば「＋４」を書込んだとする、こ
の書込みは、レジスタ１Ｂの＠０ビット（ＬＳＢ ）〜
第２ビットにデータ”０，０．１’を、第３ビツトに「
＋」を示すデータ１０１を各々書込むことに工９行われ
る。この場合、加算器２４ｈに工ってカウンタ２２ｈの
カウント出力に「４」が加算されることがら、パルス信
号ＤＰ １は第４図（（ホ）に示すＬうにカウンタ２２
ｈのカウント出力がｌ−１９ｊの時デコーダ２５ｋｔか
ら出力され、この時点からクロックパルスφの２１タイ
ミング後に水平表示が開始される（第４１凶（へ）８照
）。すなわち、この場合水平同期（１’ 号ＨＦｉ Ｙ
Ｎ Ｃの立上りからクロックパルスφの２０タイミング
後に水平表示が開始されることにな＃７％言い１典えｎ
ば、水平同期信号Ｈ８ＹＮＣの立上りを基準として、標
準状態ニジ４タイミング前に水平表示が開始されること
になる、この結果、全表示画像が標準状態に比較し画面
の左方へ４ドツト移動される、なお、第４図におハては
、カウンタ２２ｈのカウント出力値に０を付し、また、
加算器２４ｈの出力値に〔〕全付して示して贋る。
ｏｃｏ、ｏ’を書込んだとする（以下、この状態を標準
状態と言う）。この場合、加算器２４ｈの出力はカウン
タ２２ｈの出力と同一になり、したがって、デコーダ２
５ｈの出力パルス信号ＤＰ Ｉは、第４図（ロ）に示す
工うにカウンタ２２ｈのカウント出力が「２３」になっ
た時点で出力される。このパルス信号ＤＰ １に工って
カウンタ２６ｈＫｒ４９１ｊがプリセットされ、以後、
カウンタ２６ｈの出力はクロックパルスφに基づいて＠
４図Ｈに示すＬうに変化する。なお、カウンタ２６ｈは
９ビツトであり、し友がって、そのカウント出力の最大
値はｌ”’５ｔｉＪである、そして、カウンタ２６ｈの
カウント出力が１０」となった時点からドツト表示が開
始さｎ、ｒ２５６Ｊとなった時点で水平１行（２５６ド
ツト）のドツト表示が終了する。すなわち、水平１行の
ドツト表示期間は第４図に）に示す期間となる。しかし
て、上述したことから明らかな工うに、水平表示の開始
時点はパルス信号ＤＰ １の立上り込・らクロックパル
スφの２１タイミング後であり、上記標準状態において
は、水平同期信号ｆ（Ｓ ＹＮＣの立上りからクロック
パルスφの２４タイミング後となる、次に、ＣＰＵ ２
がレジスタ１８に例えば「＋４」を書込んだとする、こ
の書込みは、レジスタ１Ｂの＠０ビット（ＬＳＢ ）〜
第２ビットにデータ”０，０．１’を、第３ビツトに「
＋」を示すデータ１０１を各々書込むことに工９行われ
る。この場合、加算器２４ｈに工ってカウンタ２２ｈの
カウント出力に「４」が加算されることがら、パルス信
号ＤＰ １は第４図（（ホ）に示すＬうにカウンタ２２
ｈのカウント出力がｌ−１９ｊの時デコーダ２５ｋｔか
ら出力され、この時点からクロックパルスφの２１タイ
ミング後に水平表示が開始される（第４１凶（へ）８照
）。すなわち、この場合水平同期（１’ 号ＨＦｉ Ｙ
Ｎ Ｃの立上りからクロックパルスφの２０タイミング
後に水平表示が開始されることにな＃７％言い１典えｎ
ば、水平同期信号Ｈ８ＹＮＣの立上りを基準として、標
準状態ニジ４タイミング前に水平表示が開始されること
になる、この結果、全表示画像が標準状態に比較し画面
の左方へ４ドツト移動される、なお、第４図におハては
、カウンタ２２ｈのカウント出力値に０を付し、また、
加算器２４ｈの出力値に〔〕全付して示して贋る。
次に、ＣＰＵ ２がレジスタ１８に例えば「〜３」を書
込んだとする、この書込みは、レジスタ１８の＠０ビッ
ト〜第２ビットにｒ３Ｊの補数１１゜０．１ｍを、第３
ビツトに「−」を示すデータ１１１を各々書込むことに
ニジ行われる。この場合、加算器２４ｈＫエリ、カウン
タ２２ｈのカウント出力から「３」が減算されることが
ら、パルス信号ＤＰＩ は第４図（ト）に示す工うにカ
ウンタ２２ｈのカウント出力が「２６」の時デコーダ２
５ｈから出力され、この時点からクロックパルスφの２
１タイミング後に水平表示が開始される（第４１゛ね（
ト）参照）。すなわち、この場会水平同期（Ｍ号Ｈ８Ｙ
Ｎｃの立上ジからクロックパルスφの２７タイミング後
に水平表示が開始さｎることになり、言い換えれば、標
準状態ニジ３タイミング後れて水平表示が開始されるこ
とになる。この結果、全表示画像が標準状態に比較し３
ドツト右方へ移動される、 このように、上記実施例に訃いでは、 ＣＰＵ ２がレ
ジスタ１８に４ビツトのデータを書込むことに工り、全
表示画像會左右方向へ最大７ドツトまで移動することが
できる。また、ＣＰＵ ２がレジスタ１７に４ビツトの
データを昏込むことによシ、上記と全く同様にして全表
示画像を上下方向へ最大７ドツトまで移動することがで
きる、〔発明の効果〕 以上説明したように、この発明によるディスプレイコン
トローラは、表示画面に表示された全画像をドツト単位
で左右方向または上下方向に移動することができ、この
結果、ＣＲＴ 表示装置の表示特性の相異に基づいて生
じる画像の欠けを補正することができると共に、さらに
この機能を利用して左右方向゛または上下方向のスクロ
ール表示も可能となる。
込んだとする、この書込みは、レジスタ１８の＠０ビッ
ト〜第２ビットにｒ３Ｊの補数１１゜０．１ｍを、第３
ビツトに「−」を示すデータ１１１を各々書込むことに
ニジ行われる。この場合、加算器２４ｈＫエリ、カウン
タ２２ｈのカウント出力から「３」が減算されることが
ら、パルス信号ＤＰＩ は第４図（ト）に示す工うにカ
ウンタ２２ｈのカウント出力が「２６」の時デコーダ２
５ｈから出力され、この時点からクロックパルスφの２
１タイミング後に水平表示が開始される（第４１゛ね（
ト）参照）。すなわち、この場会水平同期（Ｍ号Ｈ８Ｙ
Ｎｃの立上ジからクロックパルスφの２７タイミング後
に水平表示が開始さｎることになり、言い換えれば、標
準状態ニジ３タイミング後れて水平表示が開始されるこ
とになる。この結果、全表示画像が標準状態に比較し３
ドツト右方へ移動される、 このように、上記実施例に訃いでは、 ＣＰＵ ２がレ
ジスタ１８に４ビツトのデータを書込むことに工り、全
表示画像會左右方向へ最大７ドツトまで移動することが
できる。また、ＣＰＵ ２がレジスタ１７に４ビツトの
データを昏込むことによシ、上記と全く同様にして全表
示画像を上下方向へ最大７ドツトまで移動することがで
きる、〔発明の効果〕 以上説明したように、この発明によるディスプレイコン
トローラは、表示画面に表示された全画像をドツト単位
で左右方向または上下方向に移動することができ、この
結果、ＣＲＴ 表示装置の表示特性の相異に基づいて生
じる画像の欠けを補正することができると共に、さらに
この機能を利用して左右方向゛または上下方向のスクロ
ール表示も可能となる。
＠１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例におけるＣＲＴ 表示装置４の表示画
面を示す図、第３図は同実施例における加算器２４ｈ、
２４１＋の構成を示す図、第４図は同実施例の動作を説
明するためのタイミング図、第５図は従来のディスプレ
イコントローラの構成を示すブロック図である。 ２・・・・・・ＣＰＵ（中央処理装［）、４・・・・・
・ＣＲＴ 表示ｉｆ１ｍ１％１５・・・・・・ＶＤＰ（
ディスプレイコントローラ）、１７．１８・・団・レジ
スタ％２０・・団・画像データ処理回路％ ２２ｈ、２
２９・・印・カウンタ、２４ ｈ ＊ ２４ ｖ ・旧
・・加算器、ｚ５ ｈ 、 ２５ ｖ−・−・デコーダ
％ ２６ ｈ ＊ ２６ ｓ＋・・・・・・カウンタ（
＠２カウンタ）。
第２図は同実施例におけるＣＲＴ 表示装置４の表示画
面を示す図、第３図は同実施例における加算器２４ｈ、
２４１＋の構成を示す図、第４図は同実施例の動作を説
明するためのタイミング図、第５図は従来のディスプレ
イコントローラの構成を示すブロック図である。 ２・・・・・・ＣＰＵ（中央処理装［）、４・・・・・
・ＣＲＴ 表示ｉｆ１ｍ１％１５・・・・・・ＶＤＰ（
ディスプレイコントローラ）、１７．１８・・団・レジ
スタ％２０・・団・画像データ処理回路％ ２２ｈ、２
２９・・印・カウンタ、２４ ｈ ＊ ２４ ｖ ・旧
・・加算器、ｚ５ ｈ 、 ２５ ｖ−・−・デコーダ
％ ２６ ｈ ＊ ２６ ｓ＋・・・・・・カウンタ（
＠２カウンタ）。
Claims (1)
- 中央処理装置の制御の下に表示処理を行うディスプレイ
コントローラであって、内部に同期信号を作る九めのカ
ウンタを有し、このカウンタのカウント出力が示すタイ
ミングに基づいて表示処理を行うディスプレイコントロ
ーラにおいて％前記中央処理装置に１ってデータが書込
まれるレジスタと、前記カウンタのカウント出力と前記
レジスタ内のデータとを加算する加算手段と、前記加算
手段の出力が一定値に達したとき信号を出力するデコー
ダと、前記デコーダの出力信号によって特定の１直全プ
リセツトして画像の表示処理を行うようにした第２のカ
ウンタとを有し、前記第２カウンタのカウント出力が示
すタイミングに基づいて表示処理を行うことｆ！：特徴
とするディスプレイコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106093A JPS60249187A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラ |
| US06/736,827 US4737778A (en) | 1984-05-25 | 1985-05-22 | Video display controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59106093A JPS60249187A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249187A true JPS60249187A (ja) | 1985-12-09 |
| JPH051949B2 JPH051949B2 (ja) | 1993-01-11 |
Family
ID=14424925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59106093A Granted JPS60249187A (ja) | 1984-05-25 | 1984-05-25 | デイスプレイコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4737778A (ja) |
| JP (1) | JPS60249187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125561U (ja) * | 1990-03-30 | 1991-12-18 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717440A (en) | 1986-10-06 | 1998-02-10 | Hitachi, Ltd. | Graphic processing having apparatus for outputting FIFO vacant information |
| ATE185013T1 (de) * | 1990-08-21 | 1999-10-15 | Imtech International Inc | Gerät zur anzeige von videolaufbildern |
| TW317954U (en) * | 1992-10-01 | 1997-10-11 | Hudson Soft Co Ltd | Image processing system including a processor side memory and a display side memory |
| JPH0830506A (ja) * | 1994-07-20 | 1996-02-02 | Fujitsu Ltd | データ転送制御方法およびデータ転送回路 |
| US5684498A (en) * | 1995-06-26 | 1997-11-04 | Cae Electronics Ltd. | Field sequential color head mounted display with suppressed color break-up |
| US5933125A (en) * | 1995-11-27 | 1999-08-03 | Cae Electronics, Ltd. | Method and apparatus for reducing instability in the display of a virtual environment |
| US6008858A (en) * | 1996-12-06 | 1999-12-28 | Ati Technologies, Inc | Video timing generation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2445816A1 (de) * | 1974-09-25 | 1976-04-01 | Siemens Ag | Schaltungsanordnung zum verschieben von zeichen auf dem bildschirm eines datensichtgeraetes |
| US3988728A (en) * | 1975-10-20 | 1976-10-26 | Yokogawa Electric Works, Ltd. | Graphic display device |
| US4112422A (en) * | 1976-12-13 | 1978-09-05 | Atari, Inc. | Method and apparatus for generating moving objects on a video display screen |
| US4189728A (en) * | 1977-12-20 | 1980-02-19 | Atari, Inc. | Apparatus for generating a plurality of moving objects on a video display screen utilizing associative memory |
| US4259725A (en) * | 1979-03-01 | 1981-03-31 | General Electric Company | Cursor generator for use in computerized tomography and other image display systems |
| JPS57109985A (en) * | 1980-12-26 | 1982-07-08 | Matsushita Electric Ind Co Ltd | Display device |
| US4441104A (en) * | 1981-12-31 | 1984-04-03 | Mattel, Inc. | Graphic effects generator |
| US4533910A (en) * | 1982-11-02 | 1985-08-06 | Cadtrak Corporation | Graphics display system with viewports of arbitrary location and content |
-
1984
- 1984-05-25 JP JP59106093A patent/JPS60249187A/ja active Granted
-
1985
- 1985-05-22 US US06/736,827 patent/US4737778A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03125561U (ja) * | 1990-03-30 | 1991-12-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH051949B2 (ja) | 1993-01-11 |
| US4737778A (en) | 1988-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4570158A (en) | Horizontal and vertical image inversion circuit for a video display | |
| JPS60249187A (ja) | デイスプレイコントロ−ラ | |
| JPS6060062B2 (ja) | カラ−グラフイツクデイスプレイ装置 | |
| JPS6256993A (ja) | カラ−ｃｒｔ表示装置 | |
| US5870074A (en) | Image display control device, method and computer program product | |
| JPS6016634B2 (ja) | デイスプレイ装置における図形発生方式 | |
| JP2989376B2 (ja) | 画像処理装置 | |
| JPS61214878A (ja) | 画像表示装置 | |
| JPH0121512B2 (ja) | ||
| JPS6017490A (ja) | カラ−デイスプレイ装置 | |
| JPS60134284A (ja) | 画面反転表示方式 | |
| JP2642350B2 (ja) | 表示制御装置 | |
| JPH0887244A (ja) | 表示装置 | |
| JPS59214085A (ja) | 信号変換装置 | |
| JPH0727358B2 (ja) | 画像表示装置 | |
| JPH06161409A (ja) | ルックアップテーブルメモリ書換え方法およびルックアップテーブルメモリを持つディスプレイ装置 | |
| JPS62249188A (ja) | キヤラクタデ−タのデイスプレイ方法および装置 | |
| JPS6142683A (ja) | Ｃｒｔ表示装置 | |
| JPS63141462A (ja) | スキヤンコンバ−タ | |
| JPS5984293A (ja) | 表示装置 | |
| JPH10282947A (ja) | オンスクリーン表示装置 | |
| JPS61209481A (ja) | 文字表示装置 | |
| JPS61137184A (ja) | 表示装置 | |
| JPH0345993A (ja) | 文字表示回路 | |
| JPH07274086A (ja) | 表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |