DE3688145T2 - Videoanzeigesystem. - Google Patents

Description

• Diese Erfindung bezieht sich auf ein Rastergraphik-Anzeigesystem und im besonderen auf eine verbesserte Anzeigespeicher-Organisation und auf eine Vorrichtung zum Zugreifen auf den Anzeigespeicher.
• Rasterabtast-CRT-Anzeigen bilden eine Hauptkommunikationsverbindung zwischen Computeranwendern und ihren Hardware-/Software-Systemen. Die Grundanzeigevorrichtung für Computer-erzeugte Rastergraphiken ist der CRT-Monitor, der eng mit einem Standardfernsehempfänger verwandt ist. Um das ganze Potential eines Rastergraphiksystems zu erzielen, erfordern solche Systeme digitale Computerunterstützung, und zwar im wesentlichen über jene hinaus, die von einem typischen CRT-Monitor bereitgestellt wird. Die Entwicklung von hochintegrierten Schaltungen und Mikrocomputern macht es möglich, solche Anzeigen zu erschwinglichen Preisen zu steuern. Typischerweise wird jedem Bildelement (Pixel) einer im wesentlichen rechteckigen Matrix solcher Elemente eines CRT der das Raster aufweist, eine eindeutige Adresse zugewiesen, die die x- und y- Koordinaten des Pixels aufweist. Information, um die Anzeige eines Pixels zu steuern, seine Farbe und Intensität, Pixelsteuerinformation, wird in einem wahlweise zugreifbaren Pixelspeicher an einer Stelle gespeichert, die eine Adresse entsprechend jener des Pixels hat. Die Quelle solcher Pixelsteuerinformation ist typischerweise ein Mikrocomputer, der in einer Graphiksteuervorrichtung angeordnet ist. Solche Pixelsteuerinformation kann die Adresse in einem Farb-Nachschlagspeicher einschließen, an dessen Stelle binäre Steuersignale gespeichert sind, die verwendet werden, um die Intensität und die Farbe jedes Pixels der Matrix zu steuern, während sie abgetastet wird.
• In existierenden Systemen ist der Anzeigespeicher (der den Pixelspeicher einschließt) unmittelbar aufeinanderfolgend. Mit anderen Worten, wenn es fünfzig Pixel auf einer Anzeigezeile gibt, wäre die Adresse des ersten Pixels auf der ersten Zeile gleich 0, die Adresse des zweiten Pixels wäre gleich 1, und die Adresse des dritten Pixels wäre gleich 2,..., und die Adresse des ersten Pixels auf der zweiten Zeile wäre 50. Um die Anzeigespeicheradresse des 49ten Pixels auf der 102ten Zeile zu bestimmen, wäre der folgende Algorithmus nötig, berechnet zu werden: 50·102+49. Eine Multiplikation ist typischerweise eine der langsamsten Anweisungen in jedwedem Mikroprozessor. Zeichen, die auf einem CRT angezeigt werden sollen, werden von einem Schrifttypenspeicher zu dem Anzeigespeicher übertragen. Eine derartige Übertragungsoperation würde eine vielfache Anzahl von Schreiboperationen in den Anzeigespeicher mit der entsprechenden Adreßberechnung erfordern (z. B. für ein Zeichen von 16 Zeilen wären 16 Adreßberechnungen und 16 Schreiboperationen in dem Anzeigespeicher erforderlich). In ähnlicher Weise würde das Zeichnen vertikaler Zeilen vielfache Adreßberechnungen und ein entsprechendes Schreiben des Anzeigespeichers erfordern. Auch werden einige existierende Systeme die CRT-Anzeige löschen, wenn in die Anzeigespeicher während der Abtastung des aktiven Anzeigebereichs geschrieben wird oder werden nur ein Schreiben zu den Anzeigespeichern während der Rücksprungzeiten erlauben.
• Daher gibt es einen Bedarf nach einer verbesserten Anzeigespeicherorganisation, und es ist daher ein Ziel der vorliegenden Erfindung,
• - eine Vorrichtung bereitzustellen, um den Anzeigespeicher mit den Zeichen zu laden, die auf dem CRT angezeigt werden sollen, und zwar auf eine zeitlich effektivere Weise,
• - die Graphiken zu erzeugen, im spezielleren zur Erzeugung von vertikalen Zeilen zur Anzeige auf eine effektivere Weise, und
• - eine Weise des Zugreifens auf den Anzeigespeicher bereitzustellen, die nicht im Löschen der Anzeige resultiert.
• Diese und andere Ziele werden durch eine Anzeige-Erzeugungsvorrichtung erreicht, wie sie in Anspruch 1 gekennzeichnet ist, und werden offensichtlicher werden, wenn sie zusammen mit der folgenden Beschreibung und der beigefügten Zeichnung genommen werden, die ein bevorzugtes Ausführungsbeispiel der Erfindung zeigt.
In der Zeichnung zeigen:
• Fig. 1 ein Anzeigeerzeugungssystem;
• Fig. 2 die Organisation eines Pixelspeichers des Systems;
• Fig. 3 das Layout der CRT-Anzeige entsprechend der Pixelspeicherorganisation
• Fig. 4 eine Organisation des Graphikspeichers des Systems;
• Fig. 5 ein Diagramm einer Logik, die beim Anzeigen der Information des Anzeigespeichers des Systems eingeschlossen ist;
• Fig. 6 ein funktionales Logikblockdiagramm des Systems zum Zugreifen auf die Anzeigespeicher; und
• Fig. 7 ein Logikblockdiagramm zum Lesen der Pixelspeicher.
• Die vorliegende Erfindung weist eine Vorrichtung zum Zugreifen auf einen Anzeigespeicher eines Anzeigesystem in einem Datenverarbeitungssystem auf. Das Anzeigesystem weist eine Zentralverarbeitungseinheit (CPU) und einen Anzeigespeicher zum Speichern von anzuzeigender Information auf. Der Anzeigespeicher weist ein erstes Speicherelement, das Punktinformation speichert, ein zweites Speicherelement, das Verhaltensinformation speichert, und ein drittes Speicherelement, das charakteristische Information speichert, auf. Das erste, zweite und dritte Speicherelement sind in einer n·m-Ebene angeordnet, wobei m eine adressierbare Stelle ist und jede adressierbare Stelle innerhalb jeder Ebene n Informationsbits hat. Weiterhin weist das erste, zweite und dritte Speicherelement Adreßanschlüsse auf, die mit einem Anzeigeadreßbus verbunden sind, der angepaßt ist, um Adreßinformation von der CPU zu empfangen.
• Eine Steuerlogik, die Eingangsanschlüsse aufweist, die Adreßsignale, Datensignale und Steuersignale von der CPU empfangen, ist mit dem ersten, zweiten und dritten Speicherelement verbunden. Die Steuerlogik erzeugt Freigabesteuersignale, um selektiv einen Zugriff auf vorbestimmte Kombinationen des ersten, zweiten und dritten Speicherelements in Antwort auf die Adreß-, Daten- und Steuersignale von der CPU freizugeben.
• Fig. 1 zeigt eine Vorrichtung für ein Anzeigeerzeugungssystem. Ein Graphikprozessor 10 weist einen Mikroprozessor (nicht gezeigt) und einen zugehörigen RAM (nicht gezeigt) auf. Der Graphikprozessor 10 bildet eine Schnittstelle mit einer Videoanzeige-Erzeugungsvorrichtung 11, die die erforderlichen Signale bereitstellt, um Anzeigen auf einem Rasterabtast-CRT-Monitor (nicht gezeigt) und eine Steuerung dessen zu erzeugen. Die Videoanzeige-Erzeugungsvorrichtung 11 weist verschiedene Anzeige- und Steuerspeicher 22, 16, eine Cursor-Anzeigelogik 18, eine Rasterabtastlogik 20, eine Farb-Nachschlageadreß-Erzeugungslogik 28 und einen D/A-Wandler 32 auf. Ein Pixel signalisiert der Videoanzeige-Erzeugungsvorrichtung. Zwischenspeicher und Schieberegister 26, 30 sind an den Anzeigespeicher 22 gekoppelt und werden zusammen mit den Taktsignalen von dem Pixeltakt 24 auf eine synchrone Weise verschoben, um dem Abtasten des Strahls des CRT-Monitors zu entsprechen, um das gewünschte Bild zu erzeugen.
• Die Rasterabtastlogik 20 erzeugt alle Zeitgabe- und Synchronisierungssignale für den Rasterabtast-CRT-Monitor (nicht gezeigt), und die notwendigen Zeitgabe- und Steuersignale für alle Zugriffe auf die Anzeigespeicher 22. Zähler (nicht gezeigt) in der Rasterabtastlogik 20 bestimmen, welches anzeigbare Element auf dem Rasterabtast-CRT-Monitor gerade angezeigt wird und auf welche Adresse in dem Anzeigespeicher 22 zugegriffen werden soll.
• Die Anzeigespeicher 22 sind in zwei unterschiedlichen Formen organisiert, auf die als den Bildelement- (Pixel) - Speicher und den Alphagraphik-Speicher (auch als Graphikspeicher bezeichnet) 14 Bezug genommen werden. Eine detailliertere Beschreibung des Formats des Pixelspeichers 12 und des Graphikspeichers 14 wird später gegeben werden.
• Die Cursor-Anzeigelogik 18 erzeugt einen sichtbaren Cursor, der irgendwo auf der Anzeige unter der Steuerung der Graphiksteuervorrichtung 10 positioniert werden kann.
• Die Farb-Nachschlageadreß-Erzeugungslogik 28 bestimmt, ob das momentane anzeigbare Element ein Pixel, eine Alphagraphik oder ein Cursorelement ist (auf der Grundlage der Anzeigepriorität), und verwendet diese Bestimmung zusammen mit den richtigen Indexbits (Pixel oder Alphagraphik), um auf eine Stelle in dem Farb-Nachschlagespeicher 16 zuzugreifen. Der Farb-Nachschlagespeicher 16, der an Stellen Adressen aufweist, die den Farbadressen entsprechen, die von der Farb-Nachschlageadreß-Erzeugungslogik 28 angelegt werden, weist gespeicherte Farbsteuersignale auf, die verwendet werden, um die Intensität des Elektronenstrahls der Farbkanonen eines herkömmlichen Farb-CRT-Monitors (nicht gezeigt) zu steuern, und die die Farbe und Intensität eines jeden Bildelements der Anzeigematrix bestimmt, während sie abgetastet wird. 8-Bit-Bytes werden in dem Farb-Nachschlagespeicher 16 an Stellen gespeichert, die den angelegten Farbadressen entsprechen. Synchronisiert mit dem Abtasten eines jeden Pixels der Anzeige wird das Farbsteuersignal auf dem Farb-Nachschlagespeicher 16 ausgelesen und an die D/A- Wandler 32 angelegt, die 6 der 8 Bits in analoge Signale umwandeln zum Steuern der Intensität der roten, grünen und blauen Elektronenstrahlkanone des herkömmlichen CRT-Monitors. Zusätzlich werden 2 Bits des Farbsteuersignals an einen vierten D/A-Wandler angelegt, der diese 2 Bits in ein monochromes Analogsignal umwandelt, das verwendet werden kann, um eine permanente Aufzeichnung der Rasteranzeige zu erzeugen unter Verwendung einer herkömmlichen Ausrichtung, wie sie in der Technik wohlbekannt ist.
• Fig. 2 zeigt die Organisation des Pixelspeichers 12 und Fig. 3 zeigt ein Layout der CRT-Monitoranzeige. Die Organisation des Anzeigespeichers 22 (obwohl die Diskussion bezüglich Fig. 2 speziell auf den Pixelspeicher 12 gerichtet sein wird, gibt es eine ähnliche Organisation für den Graphikspeicher 14) wird nun beschrieben werden. Der Pixelspeicher 12 speichert charakteristische Information für jedes Pixel-Element; nämlich Ebenen 0-2 enthalten Farbinformation, Ebene 3 enthält Intensitätsinformation, und Ebene 4 enthält Blinkinformation.
• Die aktive Anzeigefläche des CRT-Monitors des vorliegenden Systems ist in 640 horizontale Elemente und 448 vertikale Elemente unterteilt. Eine Zeichengröße, die für die Anzeige des bevorzugten Ausführungsbeispiels ausgewählt ist, ist 5·9 Zeichen in einer 8·16 Zeichenzelle (d. h. 8 horizontale Pixel mal 16 vertikale Pixel). Der Pixelspeicher 12 enthält fünf Ebenen, P&sub0; bis P&sub4;. Jede Ebene ist ein 8 Bit breiter mal 64K Speicher. Jede Stelle jeder Ebene enthält 8 Informationsbits, die sich auf 8 entsprechende Bildelemente beziehen. Damit enthält die Stelle 0 des Pixelspeichers 12 eine Information, die sich auf das Bildelement 0,0 bis 0,7 der Anzeige bezieht. Das erste Bit der Stelle 0 des Pixelspeichers 12 enthält Information, die sich auf das Bildelement 0,0 der Anzeige bezieht, das zweite Bit Information, die sich auf das Bildelement 0,1 der Anzeige bezieht, usw.
• Um die Information des Anzeigespeichers 22 anzuzeigen, muß die Information in dem Anzeigespeicher 22 der Position der Abtastung des CRT- Monitors (nicht gezeigt) entsprechen. In Rasterabtast-CRT-Monitoren ist im allgemeinen die Abtastung eine horizontale Abtastung von der Linken zur Rechten, von oben nach unten, in der die Abtastung an der Stelle 0,0 beginnt und sich horizontal über die Anzeige zur Stelle 0,639 bewegt. Damit muß die Information, die von dem Anzeigespeicher 22 zur Anzeige geholt wird, der Positionierung der Abtastung des CRT-Monitors entsprechen. Es wird nämlich die Stelle 0 des Anzeigespeichers 22 geholt, die den Bildelementen 0,0 bis 0,7 entspricht, dann wird die Stelle 512 des Anzeigespeichers 22 geholt, die den Bildelementen 0,8 bis 0,15 entspricht, dann wird die Stelle 1024 geholt, usw. bis zu der Stelle 40448, die den Bildelementen 0,632 bis 0,639 entspricht. Die nächste Zeile der Anzeige (Bildelement 1,0 bis 1,639) wird abgetastet, und die entsprechende Information wird von dem Anzeigespeicher 22 an den Stellen 1, 513,1025 geholt. Wenn Zeile 447 abgeschlossen ist, ist die Anzeige vervollständigt worden, und das Abtasten wird erneut begonnen bei Zeile 0. Der Lochbereich im Speicher entspricht dem Anzeigebereich 448-511. Damit haben die Stellen 448 bis 511, 960 bis 1023, 1472 bis 1535, usw., des Anzeigespeichers 22 keine entsprechende aktive Anzeigefläche.
• Das Holen der Information von dem Anzeigespeicher 22 wird durch eine Logik in der Rasterabtastlogik 20 ausgeführt. Durch Addieren von 1 zu Bit 9 (d. h., zu der 512-Bit-Position) eines Adreßzählers wird das richtige Adressierschema erzeugt, das dem CRT-Strahl entspricht, während er über eine horizontale Zeile geführt wird. Durch Zulassen des Lochbereichs in dem Speicher wird die Implementierung des Inkrementierens des Zählers der Rasterabtastlogik vereinfacht. Der Bereich der Anzeige von 640 bis 1023 entspricht auch einem Speicherlochbereich von den Stellen 40960 bis 64K (d. h., 65535). Die offensichtlich ineffiziente Verwendung des Speichers wird mehr als zunichte gemacht durch die Einfachheit der Implementierung eines Adressierschemas, das dem Anzeige-Layout entspricht.
• Obwohl eine zeilenweise Abtastung des Anzeigebereichs beschrieben worden ist, wird verstanden werden, daß alternative vertikale Abtasttechniken implementiert werden können, ohne von dem Gedanken der vorliegenden Anzeigespeicherorganisation abzuweichen. Zum Beispiel kann zwischen Zeilen Abtasten implementiert werden mit der soeben beschriebenen Organisation des Anzeigespeichers 22. Die Rasterabtastlogik würde so implementiert werden, daß die niedrigwertige Bitposition des Zählers zum Zugreifen auf den Anzeigespeicher 22 abwechselnd zwischen einer 1 und einer 0 bei abwechselnden vertikalen Abtastungen gesetzt würde, und zwar durch in der Technik wohlbekannte Methoden.
• Wie oben diskutiert, ist die Zeichengröße, die für das Anzeigesystem gewählt ist, ein 5·9 Zeichen in einer 8·16 Zeichenzelle. Da der Anzeigespeicher 8 Bit breit organisiert ist, was 8 horizontalen Bildelementen auf der Anzeige entspricht, erfordert das Zeichnen irgendeines Zeichens 16 Schreiboperationen in dem Anzeigespeicher 22. Die für die 16 Schreiboperationen verwendeten Daten werden typischerweise von einer Schrifttypentabelle kopiert, die in einem RAM angeordnet ist, in der die Zeicheninformation in 16 aufeinanderfolgenden Stellen der Schrifttypentabelle gespeichert ist. Eine Zeichenzelle, die der Anzeige entspricht, ist auch in einem aufeinanderfolgenden Speicher. Damit können Zeichen zur Anzeige auf dem Schirm verfügbar gemacht werden durch Verwenden von Speicher-zu-Speicher-Blockbewegungen von dem Schrifttypenspeicher (nicht gezeigt) zu dem Anzeigespeicher 22, was in einem geringeren Overhead resultiert, der von dem Mikroprozessor der Graphiksteuervorrichtung 10 erfordert wird.
• Auf eine ähnliche Weise kann gesehen werden, daß vertikale Linien leicht in dem Anzeigespeicher 22 gespeichert werden können durch Zugreifen auf aufeinanderfolgende Speicherstellen. Auf diese Weise wird gesagt, daß der Anzeigespeicher 22 organisiert ist, um einer "vertikalen Abtastung" des CRT zu entsprechen. Horizontale Zeilen, die in einer Länge von mehr als 8 Bildelementen angezeigt werden sollen, erfordern ein Zugreifen auf die entsprechende Speicherstelle in den Inkrementen von 512 Stellen, wie oben diskutiert.
• Bezugnehmend auf Fig. 4 ist eine Organisation des Graphikspeichers 14 gezeigt. Der Alphagraphik-Speicher 14 entspricht ebenso einer Anzeige, die 640 horizontale Elemente und 448 vertikale Elemente hat. Der Graphikspeicher 14 besteht aus zwei Speicherebenen, wobei jede Ebene so organisiert ist, daß jedes 8-Bit-Byte 8 horizontalen Elementen mal 1 vertikalen Element entspricht. In einer ersten Ebene, die als ein Punktspeicher 14' bezeichnet ist, bestimmt jedes Bit, ob das Bildelement eine Vordergrund- oder eine Hintergrundfarbe hat. In einer zweiten Ebene, die als die Verhaltensebene 14'' bezeichnet ist, bestimmt jede 8-Bit-Stelle den Verhaltensindex einer gesamten zugehörigen Stelle in dem Punktspeicher 14' und die Anzeigepriorität zwischen dem Pixelspeicher 12 und dem Alphagraphik-Speicher 14. Von den 8 Bits hat ein Verhaltensindex 6 Bits und eine Anzeigepriorität hat 2 Bits. Die 6 Bits, die den Verhaltensindex darstellen, und die 1-Bit-Identifizierung jeder Vordergrund- oder Hintergrundfarbe resultiert in einem 7-Bit-Wert, der als ein Index in dem Farb-Nachschlagespeicher 16 verwendet wird. Die 2 Prioritätsbits bestimmen die Priorität der Pixelanzeige bezüglich der Alphagraphik- Anzeige.
• Bezugnehmend auf Fig. 5 ist etwas von der Logik der Videoanzeige-Erzeugungsvorrichtung 11 gezeigt, die zum Anzeigen der in den Anzeigespeichern 22 gespeicherten Information verwendet wird. Die Rasterabtastlogik 20 liest den Alphagraphik-Speicher und den Pixelspeicher 12 an der gleichen Stelle. In dem in Fig. 5 gezeigten Beispiel wird Stelle 0 gelesen. Die 8 Bits von dem Punktspeicher 14' werden in ein Schieberegister 26B geladen und die 8 Bits von der Stelle 0 des Verhaltensspeichers 14'' werden in einem Zwischenspeicher 26A geladen. In ähnlicher Weise werden die Inhalte der Stelle 0 jeder Ebene in dem Pixelspeicher 12 in ein entsprechendes Schieberegister geladen. Damit werden die 8 Bits der Stelle 0 von der Ebene 0 in ein Schieberegister SR-0 geladen, die 8 Bits von der Stelle 0 der Ebene 1 werden in SR-1 geladen, usw., bis zu den 8 Bits der Stelle 0 der Ebene 4, die in SR-4 geladen werden. Alle Schieberegister werden geschoben, so daß die Farb-Nachschlageadreß-Erzeugungslogik 28 die Information verarbeitet, die sich auf das Bildelement 0,0 sowohl des Pixelspeichers 12 als auch des Punktspeichers 14' bezieht. Die Verarbeitung wird ausgeführt, um der Information in dem Speicher 26A zu entsprechen. Zu diesem Zeitpunkt ist die Abtastung des CRT-Monitors an der Stelle 0,0 der Anzeige. Synchronisiert mit dem Taktsignal bewegt sich die Anzeige zu der nächsten Position, d. h. Bildelement 0,1 der Anzeige, und die Information, die der Stelle 0,1 entspricht, wird in die Farb-Nachschlageadreß-Erzeugungslogik 28 von dem Schieberegister 30 und dem Schieberegister 26B geschoben. Wieder wird diese Information durch die Farb-Nachschlageadreß-Erzeugungslogik 28 verarbeitet, und zwar wie festgelegt durch die Information, die in den Zwischenspeicher 26A zwischengespeichert ist, was für die 8 Bits der Stelle 0 gültig ist. Der Vorgang läuft weiter bis die Abtastung des CRT-Monitors die 8-Bildelemente einer horizontalen Linie angezeigt hat. Das nächste anzuzeigende Element ist die Stelle 0,8, die der Adresse 512 entspricht. Die Rasterabtastlogik 20 veranlaßt ein Lesen der Stelle 512 von dem Graphikspeicher 14 und dem Pixelspeicher 12 in die Schieberegister; und der obige Vorgang läuft weiter, bis die ganze Zeile angezeigt ist, und läuft dann wie oben beschrieben weiter; bis der gesamte Anzeigebereich zur Anzeige verarbeitet worden ist.
• Der Anzeigespeicher 22 kann zu jeder Zeit beschrieben werden, und die Anzeige wird nicht gelöscht auf Grund des Anzeigespeicherzugriffs. Für jedes Holen von Anzeigedaten durch die Rasterabtastlogik 20 wird der Graphiksteuervorrichtung 10 die gleiche Zeit gewährt, um auf den Anzeigespeicher 22 zuzugreifen. Dies wird durchgeführt auf Grund des Holens der Anzeigedaten als ein Byte aus 8 Pixeln und des dann Schiebens der Daten auf den Schieberegistern 26, 30 in die Farb-Nachschlagelogik 16, 28. Der Anzeigezugriff dauert 4 Pixel-Zeiten, wobei 4 Pixel-Zeiten für die Graphiksteuervorrichtung 10 belassen werden, um auf den Anzeigespeicher 22 zuzugreifen.
• Die Rasterabtastlogik 20 übernimmt Priorität über den Mikroprozessor der Graphiksteuervorrichtung 10 zum Anzeigespeicherzugriff. Demzufolge ist, um Wartezustände des Mikroprozessors der Graphiksteuervorrichtung 10 zu vermeiden, eine Logik in der Graphiksteuervorrichtung 10 eingeführt, um vorübergehend die zu schreibenden Daten und die entsprechende Adresse in den Anzeigespeicher 22 zu speichern, wodurch der Wartezustand für den Mikroprozessor eliminiert wird.
• Fig. 6 ist ein funktionales Logikblockdiagramm der Vorrichtung zum Zugreifen auf die Anzeigespeicher 22 (d. h. zum Speichern der anzuzeigenden Daten). Ebene 0 des Pixelspeichers 12, 12-0, Ebene 1 des Pixelspeichers 12, 12-1... Ebene 4 des Pixelspeichers 12, 12-4, der Punktspeicher 14' des Graphikspeichers 14 und der Verhaltensspeicher 14'' des Graphikspeichers 14 haben ihre jeweiligen Adreßanschlüsse an einen Anzeigeadreßbus gekoppelt. Ein Adreßbus A(0-19) von der Graphiksteuervorrichtung 10 hat seine Leitungen A(0-8) an den Anzeigeadreßbus gekoppelt. Die Leitungen A(9-15) des Adreßbusses sind mit der 0-Seite eines Multiplexers (MUX) 41 gekoppelt. Die Leitungen A(12-18) des Adreßbusses sind mit der einen Seite des MUX 41 gekoppelt. Die Leitungen A(9-11) des Adreßbusses sind mit einem 1-aus-8-Dekodierer 45 gekoppelt, und die Leitung A(19) des Adreßbusses ist mit dem Wählanschluß des MUX 41 gekoppelt. Der Ausgang des MUX 41 ist mit dem Anzeigeadreßbus gekoppelt. Der Ausgang des 1-aus-8-Dekodierers 45 ist mit den A-Eingängen eines 4-zu-1-MUX 48 gekoppelt. Ein Datenbus, Leitungen 0-7, von der Graphiksteuervorrichtung 10, ist mit den B-Eingängen des 4-zu-2-MUX 48 gekoppelt. Die C- und D-Eingänge des 4-zu- 1-MUX sind zusammengehängt auf eine logische Hochposition. Das Freigabesignal des 4-zu-1-MUX 48 ist mit einer Lese/Schreib-(R/W)- Steuerleitung von der Graphiksteuervorrichtung 10 gekoppelt. Ein Dekodierer 52 hat mit den Eingängen die Adreßleitungen A(13-19) und eine FASTCLEAR-Steuerleitung von der Graphiksteuervorrichtung 10 gekoppelt zum Erzeugen der Wählsignale S0 und S1 für den 4-zu-1-MUX 48 und einige Steuersignale CONTROL. Der Dekodierer 52 wird hiernach im größeren Detail beschrieben werden.
• Die Anzeigespeicher 22 sind dynamische Direktzugriffsspeicher. Jede Ebene des Anzeigespeichers 22, das heißt der Punktspeicher 14', der Verhaltensspeicher 14'' und die Ebene 0 bis Ebene 4 des Pixelspeichers 12, bestehen aus einem 8·64K Speicher. Jedes Bit innerhalb des 8-Bit- Bytes hat eine entsprechende Schreibfreigabe-(WE)-Leitung für die gesamten 64K. Daher ist WE&sub0; das Schreibfreigabesignal für die 0-Bit- Position der Stellen 0 bis 64K, usw., bis zu WE&sub7;, welches das Schreibfreigabesignal für Bit 7 von den Stellen 0 bis 64K ist. Ebenso hat jede Speicherebene einen Chipfreigabe-(CE)-Anschluß, der Zugriff auf die Speicherebene ermöglicht. Der Datenbus, Leitungen 0-7, ist mit dem Dateneingangsanschluß des Punktspeichers 14' gekoppelt. In ähnlicher Weise ist der Datenbus, Leitungen 0-7, mit einem Zwischenspeicher 56 gekoppelt, wobei die Ausgänge des Zwischenspeichers mit den Dateneingangsanschlüssen des Verhaltensspeichers 14'' gekoppelt sind. Das Zwischenspeicherfreigabesignal (LE) ist ein Steuersignal, das durch den Dekodierer 52 erzeugt wird, der im größeren Detail unten beschrieben wird. Der Zwischenspeicher 56, ein 8-Bit-Zwischenspeicher; ist ein transparenter Zwischenspeicher; der entweder die geschriebenen Daten in sich zwischenspeichern kann oder die Daten von dem Datenbus in den Verhaltensspeicher 14'' weiterreichen kann. Der Zwischenspeicher 56 wird immer die Daten von dem Datenbus zu den Ausgängen des Zwischenspeichers weiterreichen, wenn das Zwischenspeicherfreigabesignal hoch ist, oder wird die vorher zwischengespeicherten Daten auf den Ausgängen sichern, wenn das Zwischenspeicherfreigabesignal niedrig ist.
• Ein Pixelzwischenspeicher 58 koppelt Datenleitungen (0-4) von dem Datenbus mit den Eingängen des Pixel-Zwischenspeichers, wobei der Pixel-Zwischenspeicher 58 ein 5-Bit-Zwischenspeicher ist. Der Ausgang von jeder Position des Pixel-Zwischenspeichers 58 ist mit den Dateneingangsanschlüssen der entsprechenden Ebene des Pixelspeichers 12 verbunden. Alle 8 Dateneingangsanschlüsse jeder der Ebenen des Pixelspeichers 12 sind miteinander verbunden. Das Schreiben von Daten in einzelne Bitpositionen in dem Pixelspeicher wird unter Verwendung der Schreibfreigabesignale ausgeführt. Der Pixel-Zwischenspeicher wird über ein Steuersignal PLE freigegeben, was hiernach beschrieben werden wird.
• Da jede Stelle des Verhaltensspeichers 14'' als ein Byte (d. h. 8 Bits) eingeschrieben wird, ist dieser Schreibfreigabeanschluß des Verhaltensspeichers 14'' mit der R/W-Leitung von der Graphiksteuervorrichtung 10 gekoppelt. Die 5 Ebenen des Pixelspeichers und des Punktspeichers 14' haben ihre entsprechenden Schreibfreigabeleitungen zusammengekoppelt, d. h. WE&sub0; des Punktspeichers 14' ist mit WE&sub0; der Ebene 0 des Pixelspeichers 12-0 gekoppelt, WE&sub0; von Ebene 1 des Pixelspeichers 12-1, usw., bis zu dem WE&sub0;-Anschluß des Pixelspeichers 12-4, und sind mit der entsprechenden Ausgangsleitung des 4-zu-1-MUX 48 gekoppelt. In einer ähnlichen Weise ist jeder entsprechende Schreibfreigabeanschluß von jeder der 6 Ebenen des Anzeigespeichers 22 zusammengekoppelt und sind schließlich mit dem Ausgang des 4-zu-1-MUX 48 gekoppelt.
• Der erste Zugriffsmodus der Anzeigespeicher 22 ist der Direktzugriff auf den Punktspeicher 14'. Der zweite Zugriffsmodus der Anzeigespeicher 22 ist der Direktzugriff auf den Verhaltensspeicher 14" mit Daten, die von dem Graphikprozessor 10 (d. h., der Zwischenspeicher 56 ist transparent) geliefert werden. Der dritte Zugriffsmodus ist ein Direktzugriff auf sowohl den Punktspeicher 14' als auch den Verhaltensspeicher 14" gleichzeitig, wobei die Daten, die an den Verhaltensspeicher 14" geliefert werden, von den Datenzwischenspeichern in den Zwischenspeicher 56 geliefert werden. Beim ersten Zugriffsmodus muß das Chipfreigabesignal CED eine logische 1 sein, für den zweiten Zugriffsmodus muß das CEB eine logische 1 sein, und für den dritten Zugriffsmodus müssen die Chipfreigabesignale CEB und CED beide eine logische 1 (oder hoch) sein. Um den gewünschten Modus einzurichten, wird von den Adreßleitungen A(16-19) Gebrauch gemacht. Da die Leitungen A(0-15) alle sind, die erforderlich sind, um 64K des Anzeigespeichers 22 zu adressieren, werden die Leitungen A(16-19) als Steuerleitungen verwendet und dekodiert, um die gewünschten Steuersignale zu erzeugen. Der Dekodierer 52 enthält die Logik, um die Steuersignale CONTROL zu erzeugen, die Signale LE, PLE, CED, CEB, CEP und Wählsignale S&sub0;, S&sub1; in Übereinstimmung mit Tabelle 1 aufweisen. Die Daten, die in den Punktspeicher 14' geschrieben werden, kommen von dem 8-Bit-Datenbus von der Graphiksteuervorrichtung 10. Die Daten, die in den Verhaltensspeicher 14'' geschrieben werden, kommen von dem Zwischenspeicher 56. Der Zwischenspeicher 56 kann durch die Graphiksteuervorrichtung 10 zu jeder Zeit beschrieben werden. Der erste, zweite und dritte Zugriffsmodus entspricht den Bedingungen 5, 6 bzw. 3 der Tabelle 1. TABELLE 1 Bedingung Schnell-Löschen Adreß Bus Auswahl Chip Freigabe Zwischenspeicher-Zugriff Nicht anwendbar auf Anzeigespeicher
• x = Unerheblich
• 1 = Freigeben
• A&sub1;&sub9; = 0 = Byte-Zugriff (d. h., Zugriff auf Graphikspeicher 14)
• A&sub1;&sub8;-16 = Byte-Zugriffstyp
• LE = · ·17· · · ·13+ ·18· ·
• PLE = · ·17· · ·14·
• Der vierte Zugriffsmodus des Anzeigespeichers 22 ist ein Zugriff auf die Pixelspeicher 2. Die Daten, die in die Pixelspeicher geschrieben werden sollen, kommen von dem Pixel-Zwischenspeicher 58, der von der Graphiksteuervorrichtung 10 zu jeder Zeit beschrieben werden kann. In dem Pixelzugriffmodus ist das Adreßbit 19 eine logische 1 und entspricht der Bedingung 1 von Tabelle 1. Die Leitungen A9-11 werden verwendet, um zu bestimmen, welches der 8 Bits (d. h. Pixels) eingeschrieben werden sollen. Der 4-zu-1-MUX 48 wählt die A-Eingänge, für die nur eine der 8 Ausgangsleitungen eine logische Eins sein wird, d. h. nur eine Bitposition wird geändert werden. Das Chipfreigabesignal CEP wird eine logische Eins sein, wodurch nur die Pixelspeicher 12 betroffen sind. Die entsprechende Pixelposition für jede der fünf Ebenen des Pixelspeichers 12 werden Daten eingeschrieben haben entsprechend den Daten, die in dem Pixel-Zwischenspeicher 58 gespeichert sind.
• Der fünfte und sechste Zugriffsmodus werden als Parallelzugriffsmodi bezeichnet. Wenn Pixel in die Anzeigespeicher geschrieben werden, werden die Anzeigespeicher zum optimalen Erzeugen vertikaler Zeilen organisiert. Wenn auf eine Speicheradresse zugegriffen wird, wird die Graphiksteuervorrichtung 10 bereits eingestellt, um auf die nächste sequentielle Adresse in dem Speicher beim nächsten Zugriff zuzugreifen. Wenn jedoch horizontale Zeilen in den Pixelspeicher gezeichnet werden, muß die Graphiksteuervorrichtung 10 eine neue Adresse für jedes horizontale Pixel erzeugen, obwohl das Adressieren in die Speicher organisiert ist, um Multiplikationsalgorithmen zu minimieren. In dem Parallelzugriffsmodus kann auf eine Gruppe von 8 horizontalen Pixeln gleichzeitig zugegriffen werden und irgendeine Kombination dieser 8 Pixel kann gleichzeitig modifiziert werden. Dies wird erreicht durch Verwenden eines Datenmusters auf dem Datenbus, um zu bestimmen, welche Pixel in der Gruppe von 8 modifiziert werden sollen. Die zu schreibenden Daten kommen von dem Pixel-Zwischenspeicher 58. Wenn das Datenmuster auf dem Datenbus verwendet wird, um zu steuern, welche der Pixel über die WE-Leitungen modifiziert werden sollen, zeigt eine logische 1 in dem Datenbit an, daß das Pixel modifiziert werden soll, und eine logische 0 zeigt an, daß das Pixel nicht modifiziert werden soll. Diese Information wird durch die B-Eingänge des 4-zu-1-MUX 48 zu den entsprechenden Schreibfreigabeleitungen gekoppelt. Dies entspricht Bedingung 7 von Tabelle 1 für die Pixelspeicher. Der entsprechende parallele Zugriff auf die Graphikspeicher 14 entspricht Bedingung 2 von Tabelle 1.
• Um der Graphiksteuervorrichtung 10 zu erlauben, sowohl den Alphagraphik-Speicher 14 als auch den Pixelspeicher 12 zu löschen, ist ein Zugriffsmodus festgelegt entsprechend Bedingung 4 von Tabelle 1, bei dem sowohl der Alphagraphik- 14 und Pixelspeicher 12 gleichzeitig beschrieben werden können. Wenn auf die Zwischenspeicher zugegriffen wird, entsprechend Bedingung 8 von Tabelle 1, werden die Adreßleitungen 13 bis 15 zusätzlich zu den vier vorher genannten Leitungen, d. h. Leitungen 16- 19 verwendet. Da die Anzeigespeicher 22 große Lochbereiche enthalten, können einige dieser Adreßleitungen als zusätzliche Steuerleitungen verwendet werden, da die Speicher nicht in dem aktiven Anzeigebereich sind.
• Bezugnehmend auf Fig. 7, wenn die Graphiksteuervorrichtung 10 aus dem Pixelspeicher 12 liest, wird eine Gruppe aus 8 Pixeln von jeder Ebene gelesen zu einer Gesamtheit von 40 Bits. Die 8 Datenausgangsleitungen jeder Ebene des Anzeigespeichers 22 sind nicht miteinander verbunden. Ein 8-Bit-Multiplexer für jede Ebene bestimmt, welches der 8 Bits von jeder Ebene an die Graphiksteuervorrichtung 10 übertragen werden soll. Die Adreßbits A(0-8 und 12-18) bestimmen, welche Gruppe von 8 Pixeln zu lesen ist, und Bits A(9,10,11) bestimmen, welches der 8 Pixel an die Graphiksteuervorrichtung 10 weitergereicht werden soll.

Claims (5)

1. Anzeigeregeleinrichtung (11) zur Erzeugung von Signalen zur Steuerung der Information, die von einer Rasterabtast-Kathodenstrahlröhre angezeigt wird, wobei Daten eingegeben werden in und ausgelesen werden von der Anzeigeregeleinrichtung unter der Steuerung von Daten und Steuersignaien, die von einem Prozessor (10) erzeugt sind, und wobei die Anzeigeregeleinrichtung gekennzeichnet ist durch:

(a) ein erster adressierbarer Speicher (14') zum Halten von Binärziffern, von denen jede entsprechende einzelne Pixel der anzuzeigenden Information darstellt;

(b) ein zweiter adressierbarer Speicher (14'') zum Halten von Gruppen von Binärziffern, wobei jede Gruppe Information über Verhalten darstellt, das Gruppen von Pixeln gemeinsam ist, die in den ersten adressierbaren Speichern gespeichert sind;

(c) ein dritter adressierbarer Speicher zum Halten von Binärziffern, die Charakteristiken für einzelne Pixel der Anzeige darstellen, einschließlich Farbinformation;

wobei jeder adressierbare Ort innerhalb jedem der Speicher eine Vielzahl von Binärziffern hält; und

(d) eine Steuerlogikeinrichtung (Adressregister, Muitiplexer und Decodierer) mit Eingangsanschlüssen zum Empfangen von Adressen-, Daten- und Steuersignalen von dem Prozessor (10) und antwortend auf die empfangenen Signale zum Erzeugen von Steuersignalen, um wahlweisen Zugriff auf verschiedene Kombinationen des ersten, zweiten und dritten Speichers zu ermöglichen.

2. Anzeigeregeleinrichtung nach Anspruch 1, wobei unter der Steuerung der Steuerlogikeinrichtung Binärziffern, die sowohl vom ersten als auch vom dritten Speicher gelesen sind, entsprechende einzelne Pixel auf der Anzeige steuern und wobei die Menge von Binärziffern in jedem adressierbaren Ort des zweiten Speichers als eine Gesamtheit gelesen wird, um die Gruppe von Pixel der Anzeige entsprechend des Ortes in einer einheitlichen Weise zu steuern.

3. Anzeigeregeleinrichtung gemäß Anspruch 1, weiterhin dadurch gekennzeichnet, daß jeder der ersten, zweiten und dritten adressierbaren Speicher aus Ebenen von m adressierbaren Orten zusammengesetzt ist, wobei jeder Ort n binäre Speicherzellen aufweist.

4. Anzeigeregeleinrichtung nach Anspruch 3, wobei jeder der ersten und zweiten adressierbaren Speicher eine einzelne der Ebenen aufweist und der dritte adressierbare Speicher eine Vielzahl (p) dieser Ebenen aufweist

5. Anzeigeregeleinrichtung nach Anspruch 4, wobei unter der Steuerung der Steuerlogikeinrichtung:

(a) jede der Binärziffern, die von der ersten Ebene des ersten Speichers ausgelesen ist, ein jeweiliges Pixel der Anzeige steuert;

(b) jede Menge von p entsprechenden Binärziffern, die von den p Ebenen des dritten Speichers ausgelesen sind, ein jeweiliges Pixel der Anzeige steuert; und

(c) die n Binärziffern in jedem adressierbaren Ort des zweiten Speichers als eine Gesamtheit gelesen werden und eine jeweilige Gruppe von n benachbarten Pixeln der Anzeige in einer einheitlichen Weise steuern.