KR970049640A - 메모리 어레이, 기록 액세스 및 리세트 액세스 제공 시스템, 및 프로그래머블 게이트 어레이 동작 방법 및 시스템 - Google Patents

메모리 어레이, 기록 액세스 및 리세트 액세스 제공 시스템, 및 프로그래머블 게이트 어레이 동작 방법 및 시스템 Download PDF

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Abstract

단일 셀 기록 포트(single cell write port) 및 단일 셀 판독 포트 (single cell read port)를 이용하여, 메모리 어레이(memory array)의 다수의 메모리 셀(a plurality of memory cells)에 기능, 초기화 및 리세트 액시스(functional, initializaton reset access0를 제공하는 시스템이 제공된다. 기능 어드레스 및 데이타 버스외에도, 초기화 어드레스 및 데이타 버스가 제공된다. 본 발명은 다수의 서브어레이(multiple sub-arrays)를 갖는 필드 프로그래머블 메모리 어레이(field programmable memory array)에 따라 개시된다. 각 서브어레이의 대해 어드레스 유닛이 제공되어 초기화 어드레스 버스 또는 기능적 어드레스 버스로부터 각 서브어레이의 워드라인에 어드레스 정보를 프로그램 가능하게 제공한 다. 마찬가지로, 각 서브어레이내의 판독헤드 및 기록헤드 회로(readhead and writehead circuits)는 초기화 또느 기능 데이타 및 서브어레이의 메모리 셀간의 데이타를 프로그램 가능하게 또한 전파한다. 어드레스 유닛, 판독헤ㄷ, 및 기록헤드는 우위 리세트 신호(dominant reset signal)에 모두 응답하여 연관된 셀을 리세트시킨다. 초기화 기능을 위해 다수의 서브어레이중 주어진 서브레이(given sub-array)를 선택하는 초기화 선택 버스가 개시된다. 필드 프로그래머블 메모리 어레이를 위한 프로그래밍 또는 설정 시스템은 연관된 어드레스 및 데이타 버스를 동작시키기 위한 부가적인 유닛, 어드레스 유닛, 판독헤드, 기록헤드, 및 초기화 버스와 함께 개시된다.

Description

메모리 어레이, 기록 액세스 및 리세트 액세스 제공 시스템, 및 프로그래머블 게이트 어레이 동작 방법 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제2도의 서브어레이의 예시적인 메모리 셀의 개략도.

Claims (38)

  1. 다수의 메모리 셀(a plurality of memory cells)을 갖는 메모리 어레이(a memory array)에 있어서, 상기 메모리 어레이의 상기 다수의 메모리 셀의 적어도 일부를 액세스하도록 제1어드레스 정보(first address information)를 운반하는 제1어드레스 버스(a first address bus)와; 상기 메모리 어레이의 상기 메모리 셀의 일부를 액세스하도록 제2어드레스 정보(second address information)를 운반하는 제2어드레스 버스(a second address bus); 및 상기 제1어드레스 버스, 상기 제2어드레스 버스, 및 상기 메모리 셀의 부분 사이에 배치되어, 상기 제1어드레스 버스 또는 상기 제2어드레스 버스로부터의 데이타를 상기 메모리 셀의 일부에 전파하도록 프로그램 가능한, 선택 회로(a progammable selection circuit)를 포함하는 메모리 어레이.
  2. 제1항에 있어서, 상기 메모리 셀의 일부는 다수의 워드라인(a plurality of wordlines)을 이용하여 액세스 되고, 상기 메모리 어레이는 , 상기 프로그램 가능한 선택 회로 및 상기 다수의 워드라인 사이에 배치되어, 상기 제1 또는 제2어드레스 정보가 상기 프로그램 가능한 선택 회로로 부터 프로그램 가능하게 전파되는 워드라인 생성자 시스템(a wordline generator system)을 더 포함하는 메모리 어레이.
  3. 제2항에 있어서, 상기 워드라인 생성자 시스템은, 상기 워드라인 생성자 시스템의 리세트 회로에 의한 리세트 신호(a reset signal)의 수신시에 상기 다수의 워드라인의 각각이 상기 워드라인 생성자 시스템에 의해 단정되도록 상기 워드라인 생성자 시스템 접속된 리세트 회러(a reset circuit)를 더 포함하는 메모리 어레이.
  4. 제1항에 있어서, 상기 다수의 메모리 셀은 다수의 비트라인(a plurality of bitlines)을 이용하여 액세스되고, 상기 메모리 어레이는, 제1데이타 버스(a first data bus)와; 제2데이타 버스(a second data bus); 및 상기 제1데이타 버스, 상기 제2데이타 버스, 및 상기 다수의 비트라인중 제각기 기록 비트라인(a respective write bitlines) 사이에 각각 배티된 다수의 프로그램 가능한 기록 회로(a plurality of programmable write circuits)로서, 각각의 기록회로는 상기 제1데이타 버스 또는 상기 제2데이타 버스로부터 제작기 비티라인(a respective bitlines)으로 데이타를 전파하도록 프로그램가능한 상기 다수의 프로그램 가능한 기록 회로를 더 포함하는 메모리 어레이.
  5. 제4항에 있어서, 각각의 프로그램가능한 기록 회로는, 상기 제각기 기록 회로의 상기 리세트 회로의 수신시에 상기 제각기 기록 비트라인이 리세트 전압 레벨(areset voltage level)로 세팅되도록 각각의 프로그램가능한 기록 회로에 접소된 리세트 회로를 더 포함하는 메모리 어레이.
  6. 제4항에 있어서, 상기 다수의 비트라인중 제각기 판독 비트라인9a respective read bitlines)의 각각과 연관되어, 각 판독 회로는 그의 제각기 판독 비트라인으로부터 상기 제1데이타버스 및/또는 상기 제2데이타버스로 데이타를 전파하도록 프로그램 가능한 판독회로 판독 회로(a programmable read circuit)를 더 포함하는 메모리 어레이.
  7. 다수의 메모릴 셀을 갖는 메모리 어레이에 있어서, 제1 및 제2어드레스 소스(first and second address sources)와; 제1 및 베2데이타 버스(first and second data buses0와; 상기 제1 또는 제2어드레스 소스로부터 프로그램가능하게 도출되 어드레스 데이타에 기초하여 상기 다수의 메모리 셀의 적어도 일부와 연관된 다수의 기록 워드라인(a plurality of write wordlines)을 구동시키느 ㄴ어드레스 유닛(an addrss unit)과; 상기 다수의 메모리 셀의 적어도 한 일부와 연관된 다수의 비티라인 및 상기 제1 또는 제2데이타 버스 사이에 데이타를 프로그램 가능한 전파하는 다수의 데이타 처리 회로(a plurality of data handling circuits); 및 상기 어드레스 유닛 및 상기 다수의 데이타 처리 회로에 프로그래밍 정보를 제공하는 프로그래밍 시스템(a programming system)을 포함하는 메모리 어레이.
  8. 제7항에 있어서, 상기 데이타 처리 회로 및 상기 어드레스 유닛에 리세트 신호를 전파하는 리세트 신호 소스(a reset source signal)를 더 포함함에 따라, 상기 리세트 신호 소스로부터의 리세트 신호 수신시에, 상기 어드레스 유닛은 상기 다수의 기록 워드라인을 단정하고, 상기 다수의 데이타 처리 회로는 상기 다수의 메모리 셀의 적어도 한 부분과 연관된 상기 다수의 비트라인중 다수의 기록 비트라인에 리세트 전압 레벨(a reset voltage level)을 제공하는 메모리 어레이.
  9. 제8항에 있어서, 상기 메모리 셀의 적어도 한 부분인 메모리 셀 행/열 메모리 셀의 기록 포트는 상기 다수의 기록 워드라인중 주어진 기록 워드라인(a given write wordline)에 동작가능하게 접속된 메모리 어레이.
  10. 제9항에 있어서, 상기 메모리 셀의 적어도 한 부분인 메모리 셀의 열/행 메모리 셀의 기록 포트는 상기 다수의 기록 워드라인중 주어진 기록 워드라인에 동작가능하게 접속된 메모리 어레이.
  11. 제10항에 있어서, 상기 메모리 셀의 적어도 한 부분인 각 메모리 셀의 기록 포트는 리세트, 제1데이타 버스 데이타, 및 제2데이타 버스 데이타가 상기 메모리 셀로 전파되는 공통 기록 포트(a common write port)를 포함하는 메모리 어레이.
  12. 제7항에 있어서, 상기 다수의 데이타 처리 회로는, 상기 제1 및 제2데이타 소스 및 상기 다수의 비트라인 중 다수의 기록 비트라인 사이에 배치된 다수의 기록 회로(a plyrality of write circuits)를 포함하는 메모리 어레이.
  13. 제12항에 있어서, 상기 다수의 기록 회로의 각각은 리세트 회로에 접속됨에 따라 리세트 신호의 수신시에, 각 기록 회로는 리세트 시호 레벨을 그의 제각기 기록 비트라인에 인가하는 메모리 어레이.
  14. 제13항에 있어서, 상기 어드레스 유닛은 리세트 회로에 접속됨에 따라 리세트 신호의 수신시에, 상기 어드레스 유닛은 상기 다수의 기록 워드라인을 단정하는 메모리 어레이.
  15. 제14항에 있어서, 메모리 셀의 다수의 부분은 메모리 셀의 적어도 한 부분을 구비하고, 메모리 셀의 각 부분은 메모리 서브어레이(a memory sub-array)를 포함하며, 각 메모리 서브어레이는, 제각기 어드레스 유닛(a respective address unit)과, 제각기 다수의 기록 회로(a respective plurality of write circuits)와 연관되어 메모리 어레이.
  16. 제15항에 있어서, 상기 제1어드레스 소스는 기능 어드레스 버스(a runctional address bus)이고, 상기 제2어드레스 소스는 상기 프로그래밍 시스템에 접속되어 메모리 셀의 각 서브어레이내의 상기 메모리 셀을 어드레스하는데 적합한 데이타 운반 능력을 갖는 초기화 어드레스 버스(an initialization address bus)인 메모리 어레이.
  17. 제16항에 있어서, 상기 다수의 서브어레이의 서브어레이가 상기 초기화 어드레스 버스에 의해 어드레스 됨을 선택적으로 제어하도록 사익 프로그래밍 시스템에 접속된 초기화 선택 버스(an initialization select bus)를 더 포함하는 메모리 어레이.
  18. 제7항에 있어서, 상기 메모리 어레이는, 상기 메모리 셀의 적어도 한 부분을 구비하는 메모리 셀의 다수의 부분을 포함하고, 메모리 셀의 각 부분은 메모리 서브어레이를 포함하며, 상기 제1어드레스 소스는 기능어드레스 버스이고, 상기 제2어드레스 버스는 초기화 어드레스 버스이며, 상기 제1데이타 버스는 기능 데이타 버스(a functional data bus)이고, 상기 제2데이타 버스는 초기화 데이타 버스(an initalization data bus)이되, 상기 프로그래밍 시스템은, 상기 메모리 어레이에 제공된 인입 비트스트림(incoming bitstream) 및 제어 신호를 프로세스하고, 사전결정된 메모리 어레이 초기화 어드레스 공간(a predetermined memory array initialization address space)과 연관된 어드레스에 대해 인입 비트스트림을 시ㅍ프트(sift)하는 어드레스 공간 인식 유닛(an address space recgnition unit)과; 상기 어드레스 공간 인식 유닛에 접속되어 어느 메모리 서브어레이를 초기화할 것인지를 결정하고 초기화 선택 버스(an initialization select bus)에 대해 어느 메모리 서브어레이를 초기활할 것인지의 표시를 제공하는 어레이 선택 유닛(an array select unit)과; 상기 초기화 어드레스 버스에 연속적인 어드레스 스트림(a contiguous address stream)을 제공하는 어드레스 카운터 유닛(an address counter unit); 및 상기 어드레스 공간 인식 유닛에 접속되어 상기 인입 비트스트림으로부터 초기화 데이타를 수신하고 상기 초기화 데이타 버스에 초기화 데이타를 제공하는 메모리 어레이 데이타 포트(a memory array data port)를 포함하는 메모리 어레이.
  19. 제18항에 있어서, 상기 프로그래밍 시스템은, 상기 어드레스 공간 인식 유닛에 접속되어 원하는 초기화 기능(a desired initialization function)에 따라 상기 초기화 어드레스 버스에 제어 정보를 제공하는 어드레스 제어 신호 생성 유닛(an array control signal generation unit)을 더 포함하는 메모리 어레이.
  20. 제19항에 있어서, 프로그래머블 게이트 어레이(a programmable gate array)는 메모리 어레이를 갖고, 상기 프로그래머블 게이트 어레이는 프로그램 가능한 자원에 대해 프로그래밍 시스템을 가지며, 상기 프로그래머블 베이트 어레이의 상기 프로그래밍 시스템은 상기 메모리 어레이의 프로그래밍 시스템에 따라 비트스티림 및 제어 신호를 채택(accept)하고 사익 비트스트림 및 제어 신호에 따라 상기 프로그램 가능한 자원을 프로그래밍 하는 메모리 어레이.
  21. 제7항에 잇어서, 상기 프로그래밍 시스템음 패리티 생성 유닛(a prarity generation unit)을 포함하고, 상기 패리티 생성 유닛은 상기 제1 및 제2데이타 버스중 버스의 패리티 라인(a parity line)상에 패리티 신호(a parity signal)를 제공하는 메모리 어레이.
  22. 제21항에 있어서, 상기 다수의 메모리 셀의 적어도 한 부분은 패리티 정보를 유지하는 일군의 셀(a group of cells)을 갖고, 상기 패리티 정보는 상기 데이타 처리 회로중 적어도 하나에 의해 데이타 처리 회로에 접소된 상기 다수의 비트라인중 적어도 하나를 통해 패리티 라인으로부터 상기 셀의 군으로 제공되는 메모리 어레이.
  23. 제7항에 있어서, 프로그래머블 게이트 어레이는 메모리 어레이를 갖고, 상기 프로그래머블 게이트 어레이는 프로그램가능한 자원에 대해 프로그래밍 시스템을 가지며, 상기 프로그래머블 게이트 어레이의 상기 프로그램이 시스템은 메모리 어레이의 프로그래밍 시스템에 따라 비트스트림 및 제어 신호를 채택하고 상기 비트스트림 및 제어 신호에 따라 상기 프로그램가능한 자원을 프로그램하는 메모리 어레이.
  24. 적어도 2개의 어드레스 버스 및 적어도 2개의 데이타 버스로부터 기록 액세스(write access)를, 그리고 메모리 어레이의 다수의 메모리 셀의 적어도 한 부분으로 리세트 액세스(reset access)를 제공하는 시스템으로서, 상기 메모리 셀의 적어도 한 부분의 메모리 셀은 적어도 하나의 비트라인 및 워드라인과 동작적인 관계로 기록 포트(a write port)를 각각 갖고, 상기 시스템은, 상기 워드라인을 구동시키고 이에 의해 적어도 2개의 어드레스 버스중 선택된 한 버스로부터 각각의 기록 포트를 동작시키는데 프로그램 가능한 어드레스 시스템(an address system)과; 상기 비트라인에 데이타를 제공하고 이에 의해 상기 적어도 2개의 데이타 버스중 선택된 한 버스로부터 각각의 기록 포트를 동작시키는데 프로그램 가능한 기록 시스템(a write system)을 포함하되, 상기 어드레스 시스템 및 상기 기록 시스템은 시스템의 제각기 기록 포트를 통해 상기 메모리 셀의 적어도 한 부분의 각 메모리 셀을 비동기적으로 리세팅하는 리세트 회로를 포함하는 기록 액세스 및 리세트 액세트 제공 시스템.
  25. 제24항에 있어서, 상기 메모리 어레이는 상기 적어도 한 부분을 포함하는 메모리 셀의 다수의 부분을 포함하고, 각 메모리 셀의 부분은 제각기 어드레스 시스템 및 기록 시스템과 연관되는 기록 액세스 및 리세트 액세트 제공 시스템.
  26. 제24항에 있어서, 상기 비트라인으로부터의 데이타를 상기 적어도 2개의 데이타 버스중 선택된한 버스에 제공하도록 프로그램 가능한 판독 시스템(a read system)을 더 포함하는 기록 액세스 및 리세트 액세스 제공 시스템.
  27. 제26항에 잇어서, 상기 판독 시스템은 상기 비트라인의 단지 선택된 서브세트(a selected subset)로부터 데이타를 프로그램 가능하게 수신하여 상기 메모리 셀의 적어도 한 부분에 서브엘리먼트 어드레싱 능력(a sub-element addressing capability)을 제공하도록 또한 프로그램 가능한 기록 액세스 및 리세트 액세스 제공 시스템.
  28. 제26항에 있어서, 상기 메모리 어레이는 상기 적어도 한 부분을 포함메모리 셀의 다수의 부분을 포함하고, 메모리 셀의 각 부분은 제각기 어드레스 시스템, 기록 시스템, 및 판독 시스템과 연관된느 기록 액세스 및 리세트 액세스 제공 시스템.
  29. 제24항에 있어서, 상기 기록 시스템은 상기 비트라인의 단지 선택된 서브세트로부터 데이타를 프로그램 가능하게 인가하여 상기 다수의 메모리 셀의 적ㅇ도 한 부분에 서브엘리먼트 어드레싱 능력을 제공하도록 더 프로그램 가능한 기록 앳세스 및 리세트 액세스 제공 시스템.
  30. 제24항에 있어서, 상기 기록 시스템은 상기 적어도 2개의 데이타 버스중 주어진 한 버스로부터 데이타를 인가하는 경우 고정된 데이타 값(a fixed data value)을 프로그램 가능하게 인가하도록 더 프로그램 가능한 기록 액세스 및 리세트 액세스 제공 시스템.
  31. 제24항에 있어서, 상기 적어도 2개의 데이타 버스중 한 버스는 상기 적어도 2개의 데이타 버스중 한 버스의 다른 라인상으로 데이타의 기능을 데이타를 운반하는 데이타 리인(a data line)을 포함하고, 상기 데이타 라인상의 데이타는 주어진 서브세트(a given subset0와 연관된 임의의 비트라인을 통해 상기 메모리 셀의 적어도 한 부분의 상기 주어진 서브세트에 적용하는기록 액세스 및 리세트 액세스 제공 시스템.
  32. 제31항에 있어서, 상기 적어도 2개의 데이타 버스중 한 버스의 데이타 라인을 구동시키고, 상기 적어도 2개의 데이타 버스중 한 버스이 다른 라인에 대해 예정된 데이타를 입력으로서 갖는 패리티 생성자(a partiy generator)를 더 포함하는 기록 액세스 및 리세트 액세스 제공 시스템.
  33. 메모리 셀의 어레이(an array of memory cells)가 삽입된 프로그래머블 게이트 어레이를 동자시키는 방법으로서, 상기 메모리 셀의 어레이는 워드라인 및 비트라인 세트(a set of wordlines and bitlines)에 교환 가능하게 접속된 기능적 어드레스 및 데이타 버스를 통해 상기 프로그래머블 게이트 어레이로부터 액세스가능한 상기 방법은, 상기 프로그래머블 게이트 어레이의 설정가능한 자원을 설정하는 설정 비트 스트림(a configuration bitstream)을 이용하는 단계와; 초기화 어드레스 및 버스 데이타를 통해 메모리 셀의 어레이를 초기화하도록 상기 설정 비트스트림을 이용하는 단계로서, 상기 초기화 어드레스 및 데이타 버스는 상기 워드라인 및 비트라인 세트에 교환 가능하게 접속되는 사익 이용 단계를 포함하는 프로그래머블 게이트 어레이 동작 방법.
  34. 제33항에 있어서, 상기 메모리 셀의 어레이를 초기화하도록 상기 설정 비트스트림을 이용하는 단계는, 상기 메모리 어레이의 워드 폭(a word width) 및 상기 프로그래머블 게이트 어레이의 워드 폭간의 차를 결정(resolving) 하는 단계를 포함하는 프로그래머블 게이트 어레이 동작 방법.
  35. 제34항에 있어서, 상기 차를 결정하는 단계는 서브워드 어드레싱 및/또는 패리티를 이용하는 단계를 포함하는 프로그래머를 게이트 어레이 동작 방법.
  36. 메모리 셀의 어레이가 삽입된 프로그래머블 게이트 어레이를 동작시키는 시스템으로서, 상기 메모리 셀의 어레이는 워드라인 및 비트라인 세트에 교환가능하게 접속된 기능적 어드레스 및 데이타 버스를 통해 상기 프로그래머블 게이트 어레이로부터 액세스 가능한 상기 시스템은, 상기 프로그래머블 게이트 어레이의 설정가능한 자원을 설정하는 설정 비트 스트림을 이용하는 수단과;초기화 어드레스 및 버스 데이타를 통해 메모리 셀의 어레이를 초기화하도록 사익 설정 비트스트림을 이요하는 수단으로서, 사익 초기화 어드레스 및 데이타 버스는 상기 워드라인 및 비트라인 세트에 교환가능하게 접속되는 상기 이용 수단을 포함하는 프로그래머블 게이트 어레이 동작 시스템.
  37. 제36항에 있어서, 상기 메모리 셀의 어레이를 초기화하도록 상기 설정 비트스트림을 이용하는 수단은, 상기 메모리 어레이의 워드 폭 및 상기 프로그래머블 게이트 어레이의 워드폭간의 차를 결정하는 수단을 포함하는 프로그래머블 게이트 어레이 동작 시스템.
  38. 제37항에 있어서, 상기 차를 결정하는 수단은 서브워드 어드레싱 및/또는 패리티 생성을 이용하는 수단을 포함하는 프로그래머블 게이트 어레이 동작 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055177A (en) * 1998-06-26 2000-04-25 Cypress Semiconductor Corp. Memory cell
US6137307A (en) * 1998-08-04 2000-10-24 Xilinx, Inc. Structure and method for loading wide frames of data from a narrow input bus
US6334169B1 (en) * 1998-09-30 2001-12-25 International Business Machines Corporation System and method for improved bitwrite capability in a field programmable memory array
JP4144990B2 (ja) * 2000-01-14 2008-09-03 富士通株式会社 データ処理システム及び初期化方法
US6519674B1 (en) * 2000-02-18 2003-02-11 Chameleon Systems, Inc. Configuration bits layout
US6813215B2 (en) * 2002-12-23 2004-11-02 Hewlett-Packard Development Company, L.P. Memory having multiple write ports and method of operation
US6654308B1 (en) * 2002-12-23 2003-11-25 Hewlett-Packard Development Company, Lp. Memory having multiple write ports and multiple control memory units, and method of operation
US6940779B2 (en) * 2003-08-13 2005-09-06 Lattice Semiconductor Corporation Programmable broadcast initialization of memory blocks
US7193432B1 (en) 2004-02-14 2007-03-20 Herman Schmit VPA logic circuits
US7284222B1 (en) 2004-06-30 2007-10-16 Tabula, Inc. Method and apparatus for identifying connections between configurable nodes in a configurable integrated circuit
US7157933B1 (en) 2004-02-14 2007-01-02 Herman Schmit Configurable circuits, IC's, and systems
US7109752B1 (en) 2004-02-14 2006-09-19 Herman Schmit Configurable circuits, IC's, and systems
US7167025B1 (en) 2004-02-14 2007-01-23 Herman Schmit Non-sequentially configurable IC
US7193440B1 (en) * 2004-02-14 2007-03-20 Herman Schmit Configurable circuits, IC's, and systems
US7126373B1 (en) 2004-02-14 2006-10-24 Herman Schmit Configurable logic circuits with commutative properties
US7425841B2 (en) 2004-02-14 2008-09-16 Tabula Inc. Configurable circuits, IC's, and systems
US7126381B1 (en) 2004-02-14 2006-10-24 Herman Schmit VPA interconnect circuit
US7193438B1 (en) * 2004-06-30 2007-03-20 Andre Rohe Configurable integrated circuit with offset connection
US7312630B2 (en) 2004-06-30 2007-12-25 Tabula, Inc. Configurable integrated circuit with built-in turns
US7282950B1 (en) 2004-11-08 2007-10-16 Tabula, Inc. Configurable IC's with logic resources with offset connections
US7408382B2 (en) * 2004-06-30 2008-08-05 Tabula, Inc. Configurable circuits, IC's, and systems
US7449915B2 (en) * 2004-06-30 2008-11-11 Tabula Inc. VPA logic circuits
US7145361B1 (en) 2004-06-30 2006-12-05 Andre Rohe Configurable integrated circuit with different connection schemes
US7439766B2 (en) * 2004-06-30 2008-10-21 Tabula, Inc. Configurable logic circuits with commutative properties
US7301368B2 (en) * 2005-03-15 2007-11-27 Tabula, Inc. Embedding memory within tile arrangement of a configurable IC
US7573296B2 (en) 2004-11-08 2009-08-11 Tabula Inc. Configurable IC with configurable routing resources that have asymmetric input and/or outputs
US7330050B2 (en) 2004-11-08 2008-02-12 Tabula, Inc. Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements
US7276933B1 (en) 2004-11-08 2007-10-02 Tabula, Inc. Reconfigurable IC that has sections running at different looperness
US7342415B2 (en) * 2004-11-08 2008-03-11 Tabula, Inc. Configurable IC with interconnect circuits that also perform storage operations
US7224181B1 (en) * 2004-11-08 2007-05-29 Herman Schmit Clock distribution in a configurable IC
US20070244958A1 (en) * 2004-11-08 2007-10-18 Jason Redgrave Configurable IC's with carry bypass circuitry
US7295037B2 (en) * 2004-11-08 2007-11-13 Tabula, Inc. Configurable IC with routing circuits with offset connections
US7268586B1 (en) 2004-11-08 2007-09-11 Tabula, Inc. Method and apparatus for accessing stored data in a reconfigurable IC
US7317331B2 (en) 2004-11-08 2008-01-08 Tabula, Inc. Reconfigurable IC that has sections running at different reconfiguration rates
US7917559B2 (en) * 2004-11-08 2011-03-29 Tabula, Inc. Configurable IC's with configurable logic circuits that perform adder and/or subtractor operations
US7242216B1 (en) 2004-11-08 2007-07-10 Herman Schmit Embedding memory between tile arrangement of a configurable IC
US7743085B2 (en) 2004-11-08 2010-06-22 Tabula, Inc. Configurable IC with large carry chains
US7259587B1 (en) 2004-11-08 2007-08-21 Tabula, Inc. Configurable IC's with configurable logic resources that have asymetric inputs and/or outputs
US7428721B2 (en) * 2004-12-01 2008-09-23 Tabula, Inc. Operational cycle assignment in a configurable IC
US7236009B1 (en) 2004-12-01 2007-06-26 Andre Rohe Operational time extension
US7496879B2 (en) * 2004-12-01 2009-02-24 Tabula, Inc. Concurrent optimization of physical design and operational cycle assignment
US7230869B1 (en) 2005-03-15 2007-06-12 Jason Redgrave Method and apparatus for accessing contents of memory cells
US7530033B2 (en) 2005-03-15 2009-05-05 Tabula, Inc. Method and apparatus for decomposing functions in a configurable IC
US7224182B1 (en) * 2005-03-15 2007-05-29 Brad Hutchings Hybrid configurable circuit for a configurable IC
US20070244959A1 (en) * 2005-03-15 2007-10-18 Steven Teig Configurable IC's with dual carry chains
US7310003B2 (en) * 2005-03-15 2007-12-18 Tabula, Inc. Configurable IC with interconnect circuits that have select lines driven by user signals
US7298169B2 (en) * 2005-03-15 2007-11-20 Tabula, Inc Hybrid logic/interconnect circuit in a configurable IC
US7825684B2 (en) 2005-03-15 2010-11-02 Tabula, Inc. Variable width management for a memory of a configurable IC
TWI286768B (en) * 2005-06-27 2007-09-11 Ind Tech Res Inst Storage unit and register file and processing unit using the same
US7492186B2 (en) 2005-07-15 2009-02-17 Tabula, Inc. Runtime loading of configuration data in a configurable IC
US7818361B1 (en) 2005-11-07 2010-10-19 Tabula, Inc. Method and apparatus for performing two's complement multiplication
US7765249B1 (en) 2005-11-07 2010-07-27 Tabula, Inc. Use of hybrid interconnect/logic circuits for multiplication
US8463836B1 (en) 2005-11-07 2013-06-11 Tabula, Inc. Performing mathematical and logical operations in multiple sub-cycles
US7372297B1 (en) 2005-11-07 2008-05-13 Tabula Inc. Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources
US7489162B1 (en) 2005-12-01 2009-02-10 Tabula, Inc. Users registers in a reconfigurable IC
US7461362B1 (en) 2005-12-01 2008-12-02 Tabula, Inc. Replacing circuit design elements with their equivalents
US7679401B1 (en) 2005-12-01 2010-03-16 Tabula, Inc. User registers implemented with routing circuits in a configurable IC
US7518400B1 (en) 2006-03-08 2009-04-14 Tabula, Inc. Barrel shifter implemented on a configurable integrated circuit
US7609085B1 (en) 2006-03-08 2009-10-27 Tabula, Inc. Configurable integrated circuit with a 4-to-1 multiplexer
US7694083B1 (en) 2006-03-08 2010-04-06 Tabula, Inc. System and method for providing a virtual memory architecture narrower and deeper than a physical memory architecture
US7504858B1 (en) 2006-03-08 2009-03-17 Tabula, Inc. Configurable integrated circuit with parallel non-neighboring offset connections
US7797497B1 (en) 2006-03-08 2010-09-14 Tabula, Inc. System and method for providing more logical memory ports than physical memory ports
US7529992B1 (en) 2006-03-27 2009-05-05 Tabula, Inc. Configurable integrated circuit with error correcting circuitry
US7669097B1 (en) 2006-03-27 2010-02-23 Tabula, Inc. Configurable IC with error detection and correction circuitry
US7930666B1 (en) 2006-12-12 2011-04-19 Tabula, Inc. System and method of providing a memory hierarchy
US7587697B1 (en) 2006-12-12 2009-09-08 Tabula, Inc. System and method of mapping memory blocks in a configurable integrated circuit
US7514957B2 (en) 2007-03-20 2009-04-07 Tabula, Inc Configurable IC having a routing fabric with storage elements
US8112468B1 (en) 2007-03-22 2012-02-07 Tabula, Inc. Method and apparatus for performing an operation with a plurality of sub-operations in a configurable IC
EP2201569A4 (en) 2007-09-06 2011-07-13 Tabula Inc CONFIGURATION CONTEXT SWITCH
WO2009039462A1 (en) * 2007-09-19 2009-03-26 Tabula, Inc. Method and system for reporting on a primary circuit structure of an integrated circuit (ic) using a secondary circuit structure of the ic
US8863067B1 (en) 2008-02-06 2014-10-14 Tabula, Inc. Sequential delay analysis by placement engines
US8166435B2 (en) 2008-06-26 2012-04-24 Tabula, Inc. Timing operations in an IC with configurable circuits
WO2010016857A1 (en) 2008-08-04 2010-02-11 Tabula, Inc. Trigger circuits and event counters for an ic
US8619482B1 (en) 2010-02-08 2013-12-31 Altera Corporation Programmable precharge circuitry
US8966253B1 (en) * 2010-06-01 2015-02-24 Xilinx, Inc. Method and apparatus for authenticating a programmable device bitstream
US8909941B1 (en) 2011-03-31 2014-12-09 Xilinx, Inc. Programmable integrated circuit and a method of enabling the detection of tampering with data provided to a programmable integrated circuit
WO2013071183A1 (en) 2011-11-11 2013-05-16 Tabula, Inc. Content addressable memory in integrated circuit
US10303385B1 (en) * 2017-03-07 2019-05-28 Xilinx, Inc. Updating block random access memory contents using memory emulation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435775A (en) * 1981-01-19 1984-03-06 Texas Instruments Incorporated Data processing system having interlinked slow and fast memory means
US4430712A (en) * 1981-11-27 1984-02-07 Storage Technology Corporation Adaptive domain partitioning of cache memory space
DE3480443D1 (en) * 1984-05-14 1989-12-14 Ibm Deutschland Semiconductor memory
US4775942A (en) * 1985-12-09 1988-10-04 International Business Machines Corporation Seed and stitch approach to embedded arrays
EP0282475B1 (en) * 1986-08-11 1991-12-18 Koninklijke Philips Electronics N.V. Integrated semiconductor memory and integrated signal processor having such a memory
CA1286803C (en) * 1989-02-28 1991-07-23 Benoit Nadeau-Dostie Serial testing technique for embedded memories
US5278956A (en) * 1990-01-22 1994-01-11 Vlsi Technology, Inc. Variable sized FIFO memory and programmable trigger level therefor for use in a UART or the like
US5341382A (en) * 1991-06-19 1994-08-23 Sun Microsystems, Inc. Method and apparatus for improving fault coverage of system logic of an integrated circuit with embedded memory arrays
US5345419A (en) * 1993-02-10 1994-09-06 At&T Bell Laboratories Fifo with word line match circuits for flag generation
US5434406A (en) * 1993-05-13 1995-07-18 Mcdonnell Douglas Corporation Hemispheric matrixsized imaging optical system
US5375089A (en) * 1993-10-05 1994-12-20 Advanced Micro Devices, Inc. Plural port memory system utilizing a memory having a read port and a write port
US5398211A (en) * 1993-10-14 1995-03-14 Integrated Device Technology, Inc. Structure and method for providing prioritized arbitration in a dual port memory

Also Published As

Publication number Publication date
US5802003A (en) 1998-09-01
KR100232316B1 (ko) 1999-12-01
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