JPH09270193A - 単一の書き込みポートを用いたメモリ・アレイ - Google Patents
単一の書き込みポートを用いたメモリ・アレイInfo
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- JPH09270193A JPH09270193A JP8311751A JP31175196A JPH09270193A JP H09270193 A JPH09270193 A JP H09270193A JP 8311751 A JP8311751 A JP 8311751A JP 31175196 A JP31175196 A JP 31175196A JP H09270193 A JPH09270193 A JP H09270193A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 プログラマブル・ゲート・アレイにおいて、
機能書き込み、初期化書き込み、リセットといった機能
の間で単一の書き込みポート、ワード線、ビット線を共
有できるようにする。 【解決手段】 メモリ・アレイはＭワード×Ｎビットの
複数の２ポートＲＡＭのサブアレイ１２からなる。ビッ
ト線群のある階層でのサブアレイへの書き込みデータの
入口および読み出しデータの出口にはマルチプレクサが
「書き込みヘッド」「読み出しヘッド」として介在す
る。サブアレイには機能アドレス・バス２２、初期化用
のデータ・バス、アドレス・バス、選択バス３０，４
０，５０が接続され、アドレス・ユニット２０ならびに
書き込みヘッド及び読み出しヘッド回路がアレイを機能
的に動作させ、初期化し、リセットするように実装され
る。
機能書き込み、初期化書き込み、リセットといった機能
の間で単一の書き込みポート、ワード線、ビット線を共
有できるようにする。 【解決手段】 メモリ・アレイはＭワード×Ｎビットの
複数の２ポートＲＡＭのサブアレイ１２からなる。ビッ
ト線群のある階層でのサブアレイへの書き込みデータの
入口および読み出しデータの出口にはマルチプレクサが
「書き込みヘッド」「読み出しヘッド」として介在す
る。サブアレイには機能アドレス・バス２２、初期化用
のデータ・バス、アドレス・バス、選択バス３０，４
０，５０が接続され、アドレス・ユニット２０ならびに
書き込みヘッド及び読み出しヘッド回路がアレイを機能
的に動作させ、初期化し、リセットするように実装され
る。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル・メモリ
・システムに関する。より詳細には、本発明は、複数の
アドレス及びデータ・ソースからのプログラム可能なア
クセス、及び非同期リセットが行われるメモリ・システ
ムに関する。
・システムに関する。より詳細には、本発明は、複数の
アドレス及びデータ・ソースからのプログラム可能なア
クセス、及び非同期リセットが行われるメモリ・システ
ムに関する。
【０００２】
【従来の技術】フィールド・プログラマブル・ゲート・
アレイ（ＦＰＧＡ）素子の密度が１０，０００ゲートを
越えて増大し、従来の１．５μｍ及び１．２μｍ技術を
使うことが一般的であるＡＳＩＣの密度と競い合うよう
になるにしたがって、ＲＡＭ、ＲＯＭ、ＬＩＦＯ、ＦＩ
ＦＯ、又はキャッシュの機能を提供できるチップ上の記
憶リソースを設ける必要性が増大している。この必要性
の認識の下に、さまざまな設計の高密度の記憶能力を備
えたＦＰＧＡ製品が、例えば上記のものを組み込んだＦ
ＰＭＡアプリケーションの中で提案された。
アレイ（ＦＰＧＡ）素子の密度が１０，０００ゲートを
越えて増大し、従来の１．５μｍ及び１．２μｍ技術を
使うことが一般的であるＡＳＩＣの密度と競い合うよう
になるにしたがって、ＲＡＭ、ＲＯＭ、ＬＩＦＯ、ＦＩ
ＦＯ、又はキャッシュの機能を提供できるチップ上の記
憶リソースを設ける必要性が増大している。この必要性
の認識の下に、さまざまな設計の高密度の記憶能力を備
えたＦＰＧＡ製品が、例えば上記のものを組み込んだＦ
ＰＭＡアプリケーションの中で提案された。
【０００３】カスタム設計及びＡＳＩＣ設計の双方に共
通な記憶アレイに用いられる設計要素に加えて、ＦＰＧ
Ａ内に組み込むために設計されたメモリ・アレイ構造
が、構成データ・ビットストリームによってドライブさ
れる作動中の再構成機能を提供する。このようなアレイ
は、仮想ＲＯＳ（読み出し専用記憶）機能、又は技術的
デバッグ、再構成などの間にアレイ・データを復元もし
くはポーリングする機能を実現するために、ＦＰＧＡ構
成状態マシンから実際のアレイ記憶素子をアクセスする
手段をも含む。
通な記憶アレイに用いられる設計要素に加えて、ＦＰＧ
Ａ内に組み込むために設計されたメモリ・アレイ構造
が、構成データ・ビットストリームによってドライブさ
れる作動中の再構成機能を提供する。このようなアレイ
は、仮想ＲＯＳ（読み出し専用記憶）機能、又は技術的
デバッグ、再構成などの間にアレイ・データを復元もし
くはポーリングする機能を実現するために、ＦＰＧＡ構
成状態マシンから実際のアレイ記憶素子をアクセスする
手段をも含む。
【０００４】メモリ・アレイをリセットする機能は、カ
スタム・アレイ及びＡＳＩＣアレイに関連することが多
くはないが、小さい１×Ｎレジスタにはよく用いられ、
ＦＰＧＡの実行時再構成機能に対しても必要である。メ
モリ・セルに対する３つの独特の書き込みポート、及び
異なるポート間の競合を防ぐある数の制御論理回路が設
けられたメモリ・セルが、上記の機能を組み込んだアプ
リケーションにおいて提案されている。これを実現する
ことは機能的には可能であるが、セル当たりに複数の書
き込みポートを必要とし、各ポートに対して関連した配
線及び制御が設けられる。更にメモリ・アレイ用の構成
ビットストリームの生成方法は、ＦＰＧＡの機能／経路
指定用構成データ、及びメモリ・アレイの初期化データ
の組み込みによって影響を受ける。
スタム・アレイ及びＡＳＩＣアレイに関連することが多
くはないが、小さい１×Ｎレジスタにはよく用いられ、
ＦＰＧＡの実行時再構成機能に対しても必要である。メ
モリ・セルに対する３つの独特の書き込みポート、及び
異なるポート間の競合を防ぐある数の制御論理回路が設
けられたメモリ・セルが、上記の機能を組み込んだアプ
リケーションにおいて提案されている。これを実現する
ことは機能的には可能であるが、セル当たりに複数の書
き込みポートを必要とし、各ポートに対して関連した配
線及び制御が設けられる。更にメモリ・アレイ用の構成
ビットストリームの生成方法は、ＦＰＧＡの機能／経路
指定用構成データ、及びメモリ・アレイの初期化データ
の組み込みによって影響を受ける。
【０００５】
【発明が解決しようとする課題】そこで求められるもの
は、領域を有効に使い、できる限り余分なハードウェア
を設けず、競合の問題を発生させないような、異なった
アドレス及びデータ・ソース（例えば機能上のもの、初
期化、リセットなど）からメモリ・アレイにアクセスす
るためのシステムである。このようなシステムは、構成
ビットストリームがメモリ・アレイの初期化に用いられ
るときは、メモリ・アレイのワード及び構成ビットスト
リームのワードの幅が仮に異なったとしても許容できる
ことも必要である。
は、領域を有効に使い、できる限り余分なハードウェア
を設けず、競合の問題を発生させないような、異なった
アドレス及びデータ・ソース（例えば機能上のもの、初
期化、リセットなど）からメモリ・アレイにアクセスす
るためのシステムである。このようなシステムは、構成
ビットストリームがメモリ・アレイの初期化に用いられ
るときは、メモリ・アレイのワード及び構成ビットスト
リームのワードの幅が仮に異なったとしても許容できる
ことも必要である。
【０００６】
【課題を解決するための手段】本発明は簡潔に説明すれ
ば、一面では複数のメモリ・セルをもち、更にメモリ・
セルの少なくとも一部をアクセスするための第１のアド
レス情報を伝達する第１の（例えば機能上の）アドレス
・バスを含むメモリ・アレイである。第２の（例えば初
期化）アドレス・バスも、メモリ・セルの部分をアクセ
スするための第２のアドレス情報を伝達する目的で設け
られる。第１のアドレス・バス、第２のアドレス・バ
ス、とメモリ・セルの所定の部分との間にはプログラム
可能な選択回路が配置され、この選択回路は、第１のア
ドレス・バス又は第２のアドレス・バスのいずれかか
ら、メモリ・セルの所定の部分にアドレス情報を伝達す
るためにプログラム可能である。
ば、一面では複数のメモリ・セルをもち、更にメモリ・
セルの少なくとも一部をアクセスするための第１のアド
レス情報を伝達する第１の（例えば機能上の）アドレス
・バスを含むメモリ・アレイである。第２の（例えば初
期化）アドレス・バスも、メモリ・セルの部分をアクセ
スするための第２のアドレス情報を伝達する目的で設け
られる。第１のアドレス・バス、第２のアドレス・バ
ス、とメモリ・セルの所定の部分との間にはプログラム
可能な選択回路が配置され、この選択回路は、第１のア
ドレス・バス又は第２のアドレス・バスのいずれかか
ら、メモリ・セルの所定の部分にアドレス情報を伝達す
るためにプログラム可能である。
【０００７】メモリ・セルの所定の部分は複数のワード
線を用いてアクセスされ、プログラム可能な選択回路と
複数のワード線との間にワード線生成システムが配置さ
れ、第１及び第２のアドレス情報は、選択回路からワー
ド線生成システムにプログラムにより伝達される。ワー
ド線生成回路は更に自身に接続されたリセット回路を含
むこともあり、その結果複数のワード線のそれぞれが、
ワード線生成回路がリセット信号を受信したときに有効
になる。
線を用いてアクセスされ、プログラム可能な選択回路と
複数のワード線との間にワード線生成システムが配置さ
れ、第１及び第２のアドレス情報は、選択回路からワー
ド線生成システムにプログラムにより伝達される。ワー
ド線生成回路は更に自身に接続されたリセット回路を含
むこともあり、その結果複数のワード線のそれぞれが、
ワード線生成回路がリセット信号を受信したときに有効
になる。
【０００８】メモリ・セルの各部分は複数のビット線も
使用してアクセスされ、メモリ・アレイは第１のデータ
・バス及び第２のデータ・バスを含む。複数のプログラ
ム可能な書き込み回路が設けられ、それぞれが第１のデ
ータ・バス、第２のデータ・バスと複数のビット線のそ
れぞれのビット線との間に配置される。各書き込み回路
は、第１のデータ・バス又は第２のデータ・バスのいず
れかからそれぞれのビット線にデータを伝達するため
に、プログラム可能である。各プログラム可能書き込み
回路は更に自身に接続されたリセット回路を含むことも
あり、その結果それぞれのビット線は、リセット信号の
受信時にリセット電圧レベルにセットされる。
使用してアクセスされ、メモリ・アレイは第１のデータ
・バス及び第２のデータ・バスを含む。複数のプログラ
ム可能な書き込み回路が設けられ、それぞれが第１のデ
ータ・バス、第２のデータ・バスと複数のビット線のそ
れぞれのビット線との間に配置される。各書き込み回路
は、第１のデータ・バス又は第２のデータ・バスのいず
れかからそれぞれのビット線にデータを伝達するため
に、プログラム可能である。各プログラム可能書き込み
回路は更に自身に接続されたリセット回路を含むことも
あり、その結果それぞれのビット線は、リセット信号の
受信時にリセット電圧レベルにセットされる。
【０００９】メモリ・アレイは、複数のビット線のそれ
ぞれの読み出しビット線に関連づけられたプログラム可
能な読み出し回路を更に含むこともあり、各読み出し回
路は、自身のそれぞれの読み出しビット線から第１のデ
ータ・バス及び第２のデータ・バスにデータを伝達する
ためにプログラム可能である。
ぞれの読み出しビット線に関連づけられたプログラム可
能な読み出し回路を更に含むこともあり、各読み出し回
路は、自身のそれぞれの読み出しビット線から第１のデ
ータ・バス及び第２のデータ・バスにデータを伝達する
ためにプログラム可能である。
【００１０】本発明のもう１つの面では、メモリ・アレ
イに関連づけられたプログラミング、即ち構成システム
が設けられ、このシステムは第１、第２、及びリセット
の信号源を操作するために、アドレス空間認識ユニッ
ト、アレイ選択ユニット、アドレス・カウンタ・ユニッ
ト、メモリ・アレイ・データ・ポート、及びアレイ制御
信号生成ユニットを含む。
イに関連づけられたプログラミング、即ち構成システム
が設けられ、このシステムは第１、第２、及びリセット
の信号源を操作するために、アドレス空間認識ユニッ
ト、アレイ選択ユニット、アドレス・カウンタ・ユニッ
ト、メモリ・アレイ・データ・ポート、及びアレイ制御
信号生成ユニットを含む。
【００１１】プログラマブル・ゲート・アレイが前記の
ように自身に組み込まれたメモリ・アレイを形成して提
供されることもある。このプログラマブル・ゲート・ア
レイは、メモリ・アレイのプログラミング・システムに
従って、ゲート・アレイをプログラムするためのプログ
ラミング・システムをもつこともある。
ように自身に組み込まれたメモリ・アレイを形成して提
供されることもある。このプログラマブル・ゲート・ア
レイは、メモリ・アレイのプログラミング・システムに
従って、ゲート・アレイをプログラムするためのプログ
ラミング・システムをもつこともある。
【００１２】本発明のメモリ・アレイがプログラマブル
・ゲート・アレイに関連づけて用いられるケースで、プ
ログラマブル・ゲート・アレイを操作する方法及びシス
テムが開示されており、この中ではメモリ・セルのアレ
イが、１組のワード線及びビット線に切り換えて接続さ
れる機能上のアドレス・バス及びデータ・バスを介し
て、プログラマブル・ゲート・アレイからアクセス可能
である。この方法は、プログラマブル・ゲート・アレイ
の構成可能なリソースを構成するために、構成用ビット
・ストリームを用いることを含む。そして更に初期化ア
ドレス・バス及び初期化データ・バスを介してメモリ・
セルのアレイを初期化するために構成用ビット・ストリ
ームを用いることを含み、初期化アドレス・バス及び初
期化データ・バスは、１組のワード線及びビット線に切
り換えて接続される。
・ゲート・アレイに関連づけて用いられるケースで、プ
ログラマブル・ゲート・アレイを操作する方法及びシス
テムが開示されており、この中ではメモリ・セルのアレ
イが、１組のワード線及びビット線に切り換えて接続さ
れる機能上のアドレス・バス及びデータ・バスを介し
て、プログラマブル・ゲート・アレイからアクセス可能
である。この方法は、プログラマブル・ゲート・アレイ
の構成可能なリソースを構成するために、構成用ビット
・ストリームを用いることを含む。そして更に初期化ア
ドレス・バス及び初期化データ・バスを介してメモリ・
セルのアレイを初期化するために構成用ビット・ストリ
ームを用いることを含み、初期化アドレス・バス及び初
期化データ・バスは、１組のワード線及びビット線に切
り換えて接続される。
【００１３】したがって、数多くの構造が開示されてお
り、その中で機能上の書き込み、初期化、及びリセット
機能が、セル・レベルの単一書き込みポートに組み込ま
れ、更にアレイ書き込みヘッド、読み出しヘッド、ワー
ド線生成回路、アドレス分配システム、及び構成状態マ
シンなどの変更にいたるまでが開示されている。開示さ
れた設計は、単純化してＦＰＭＡをＦＰＧＡに組み込む
一方で、性能及び密度の双方の改善をもたらしている。
これらの技術は、主にＦＰＭＡに使用されることを目標
にしているが、非同期リセット及び優先順をもつ初期化
が必要となる他の設計においても有用である。
り、その中で機能上の書き込み、初期化、及びリセット
機能が、セル・レベルの単一書き込みポートに組み込ま
れ、更にアレイ書き込みヘッド、読み出しヘッド、ワー
ド線生成回路、アドレス分配システム、及び構成状態マ
シンなどの変更にいたるまでが開示されている。開示さ
れた設計は、単純化してＦＰＭＡをＦＰＧＡに組み込む
一方で、性能及び密度の双方の改善をもたらしている。
これらの技術は、主にＦＰＭＡに使用されることを目標
にしているが、非同期リセット及び優先順をもつ初期化
が必要となる他の設計においても有用である。
【００１４】
【発明の実施の形態】（１）概説 組み込まれたＦＰＭＡのアプリケーション中で説明さ
れ、図１で概括的に描かれているように、ＦＰＭＡ１０
は多数のメモリ・サブアレイ１２を含み、各サブアレイ
のサイズはＭワード×Ｎビットであり、それぞれが２ポ
ート（読み出し用１、書き込み用１）ＲＡＭを実現でき
る。サブアレイはお互いに論理的、物理的に独立にする
ことができ、又はＦＰＭＡ内のグローバル・ビット線リ
ソース１４を用いて相互に結合することもできる。グロ
ーバル・ビット線リソースは、Ｎ個の階層化されたビッ
ト線群によって構成されており、ここでＮはサブアレイ
のビット数値Ｎに等しい。各ビット線群は、サブアレイ
の１ビットとＦＰＭＡ内に存在する他のサブアレイの少
なくともサブセットの同様に番号づけされたビットとの
間に複数の接続可能性を提供する。各ビット線群の中に
異なった長さ及び負荷をもつ階層が設けられ、アプリケ
ーションＲＡＭサイズ用のタイミングを最適化し、サブ
アレイ使用効率を促進させる。
れ、図１で概括的に描かれているように、ＦＰＭＡ１０
は多数のメモリ・サブアレイ１２を含み、各サブアレイ
のサイズはＭワード×Ｎビットであり、それぞれが２ポ
ート（読み出し用１、書き込み用１）ＲＡＭを実現でき
る。サブアレイはお互いに論理的、物理的に独立にする
ことができ、又はＦＰＭＡ内のグローバル・ビット線リ
ソース１４を用いて相互に結合することもできる。グロ
ーバル・ビット線リソースは、Ｎ個の階層化されたビッ
ト線群によって構成されており、ここでＮはサブアレイ
のビット数値Ｎに等しい。各ビット線群は、サブアレイ
の１ビットとＦＰＭＡ内に存在する他のサブアレイの少
なくともサブセットの同様に番号づけされたビットとの
間に複数の接続可能性を提供する。各ビット線群の中に
異なった長さ及び負荷をもつ階層が設けられ、アプリケ
ーションＲＡＭサイズ用のタイミングを最適化し、サブ
アレイ使用効率を促進させる。
【００１５】ビット線群（書き込みポート）のいずれか
の階層からサブアレイへの入り口は、サブアレイ書き込
み回路におけるマルチプレクサ、又は『書き込みヘッ
ド』（示されてない）を介して形成され、マルチプレク
サ状態は構成情報によって決定される。サブアレイ読み
出し回路からの読み出しデータ出口、又は読み出しビッ
ト線群の選択された階層への『読み出しヘッド』（示さ
れてない）は、同様な方法で形成される。データ取り扱
い回路として本文で交互に言及されるサブアレイの書き
込みヘッド、及び読み出しヘッドは、以降に詳しく説明
する。
の階層からサブアレイへの入り口は、サブアレイ書き込
み回路におけるマルチプレクサ、又は『書き込みヘッ
ド』（示されてない）を介して形成され、マルチプレク
サ状態は構成情報によって決定される。サブアレイ読み
出し回路からの読み出しデータ出口、又は読み出しビッ
ト線群の選択された階層への『読み出しヘッド』（示さ
れてない）は、同様な方法で形成される。データ取り扱
い回路として本文で交互に言及されるサブアレイの書き
込みヘッド、及び読み出しヘッドは、以降に詳しく説明
する。
【００１６】各サブアレイは自身に関連づけられたアド
レス・ユニット２０をもち、このアドレス・ユニット
は、機能アドレス・バス（『ＦＡＢ』）２２から通常提
供される読み出しアドレス及び書き込みアドレスを完成
にデコードすることができる。アドレス・ユニット２０
は低位ユニット（示されてない）、高位ユニット（示さ
れてない）、及び多数のワード線生成回路（示されてな
い）を含む。低位ユニットは構造上固定されており、各
サブアレイに局所的なアドレス空間を完全にデコード
し、高位ユニットは性質上構成可能であり、提供された
アドレスの最上位ビットを用いてサブアレイ選択を行
う。各ワード線生成回路は、セル行の読み出しポート又
は書き込みポートのいずれかに対して固有のワード線を
供給する。ワード線生成回路は、低位ユニット及び高位
ユニットからのデコードされたアドレスを、ワード線活
性化に必要な多数の制御信号及びクロック信号と一緒に
入力として取り込む。各サブアレイへのアドレス経路指
定及び制御経路指定は、前に説明したビット線群と性質
上及び階層上同様な多数のアドレス群によって行われ、
機能アドレス・バス２２を形成する。
レス・ユニット２０をもち、このアドレス・ユニット
は、機能アドレス・バス（『ＦＡＢ』）２２から通常提
供される読み出しアドレス及び書き込みアドレスを完成
にデコードすることができる。アドレス・ユニット２０
は低位ユニット（示されてない）、高位ユニット（示さ
れてない）、及び多数のワード線生成回路（示されてな
い）を含む。低位ユニットは構造上固定されており、各
サブアレイに局所的なアドレス空間を完全にデコード
し、高位ユニットは性質上構成可能であり、提供された
アドレスの最上位ビットを用いてサブアレイ選択を行
う。各ワード線生成回路は、セル行の読み出しポート又
は書き込みポートのいずれかに対して固有のワード線を
供給する。ワード線生成回路は、低位ユニット及び高位
ユニットからのデコードされたアドレスを、ワード線活
性化に必要な多数の制御信号及びクロック信号と一緒に
入力として取り込む。各サブアレイへのアドレス経路指
定及び制御経路指定は、前に説明したビット線群と性質
上及び階層上同様な多数のアドレス群によって行われ、
機能アドレス・バス２２を形成する。
【００１７】アドレス群からの階層選択は、構成情報に
よって制御されるマルチプレクサ回路（示されてない）
を介して行われる。アドレス群とアドレス・ユニット２
０との間のマルチプレクサ回路は、書き込みクロック、
読み出しクロック、書き込みイネーブル、リセット、及
び高位アドレス・ビットのようなある種の制御信号の安
定化によって、ＦＰＭＡの多数のアプリケーションに対
する安定度及び機能性を保証できる。
よって制御されるマルチプレクサ回路（示されてない）
を介して行われる。アドレス群とアドレス・ユニット２
０との間のマルチプレクサ回路は、書き込みクロック、
読み出しクロック、書き込みイネーブル、リセット、及
び高位アドレス・ビットのようなある種の制御信号の安
定化によって、ＦＰＭＡの多数のアプリケーションに対
する安定度及び機能性を保証できる。
【００１８】組み込まれたＦＰＭＡアプリケーションに
おいて開示されているように、入出力バス２６、及び関
連する入出力システム１６、１８（入出力経路指定マト
リクス、入出力ブロック）もビット線群１４と関連する
又は外部の素子（例えばＦＰＧＡ）との間に設けられ、
サブアレイからのデータを伝達する。
おいて開示されているように、入出力バス２６、及び関
連する入出力システム１６、１８（入出力経路指定マト
リクス、入出力ブロック）もビット線群１４と関連する
又は外部の素子（例えばＦＰＧＡ）との間に設けられ、
サブアレイからのデータを伝達する。
【００１９】本発明に従い、そして以降に説明するよう
に、初期化用のデータ・バス、アドレス・バス、及び選
択バス（『ＩＤＢ』３０、『ＩＡＢ』４０、及び『ＩＳ
Ｂ』５０）が、サブアレイ１２及び構成状態マシン６０
との動作上の関係をもって設けられている。各サブアレ
イ１２に関連したアドレス・ユニット２０、ならびに読
み出しヘッド及び書き込みヘッド回路が、本発明に従っ
て、そして以降に詳しく説明するように、アレイ１０を
（バス２２ならびに読み出し及び書き込みビット線１４
を介して）機能的に動作させ、アレイを（バス４０及び
バス３０を介して）初期化し、各セル中の単一の書き込
みポートのみを用いてアレイをリセットするように実装
される。
に、初期化用のデータ・バス、アドレス・バス、及び選
択バス（『ＩＤＢ』３０、『ＩＡＢ』４０、及び『ＩＳ
Ｂ』５０）が、サブアレイ１２及び構成状態マシン６０
との動作上の関係をもって設けられている。各サブアレ
イ１２に関連したアドレス・ユニット２０、ならびに読
み出しヘッド及び書き込みヘッド回路が、本発明に従っ
て、そして以降に詳しく説明するように、アレイ１０を
（バス２２ならびに読み出し及び書き込みビット線１４
を介して）機能的に動作させ、アレイを（バス４０及び
バス３０を介して）初期化し、各セル中の単一の書き込
みポートのみを用いてアレイをリセットするように実装
される。
【００２０】本発明は、各メモリ・セル内で必要な書き
込みポート数を減少させ、それによって密度を著しく増
加させる一方で、効率的な方法で潜在的な競合、及びＦ
ＰＭＡ内の安定化の問題を同時に解決する。
込みポート数を減少させ、それによって密度を著しく増
加させる一方で、効率的な方法で潜在的な競合、及びＦ
ＰＭＡ内の安定化の問題を同時に解決する。
【００２１】（２）サブアレイ 図２はメモリ・アレイのサブアレイ１２の１つを示す部
分的なブロック図である。サブアレイ１２は複数のメモ
リ・セル、例えば図のセル１００を含み、セルの各列
は、自身に関連づけられている書き込みビット線１０
６、及び読み出しビット線１０８をもつ。アドレス・ユ
ニット２０が設けられ、機能アドレス・バス（『ＦＡ
Ｂ』）、又は初期化アドレス・バス（『ＩＡＢ』）のい
ずれかから得られたアドレス情報に基づいて、書き込み
ワード線１０２及び読み出しワード線１０４を活性化
し、サブアレイのセルを操作する。メモリ・セルの各列
は、自身に関連したそれぞれの書き込みヘッド回路７
０、及びそれぞれの読み出しヘッド回路８０をもち、こ
れによりメモリ・セルの列に関連したビット線（１０６
及び１０８）と、ビット線構造１４又は代替としての初
期化データ・バス（『ＩＤＢ』）を含む、メモリ・アレ
イの高レベルのデータ伝達システムとの間にデータを伝
達する。読み出しヘッド回路８０は更に以降で説明する
ように、クロック生成回路、捕獲ラッチ８１、及び選択
スイッチ８２を含む。
分的なブロック図である。サブアレイ１２は複数のメモ
リ・セル、例えば図のセル１００を含み、セルの各列
は、自身に関連づけられている書き込みビット線１０
６、及び読み出しビット線１０８をもつ。アドレス・ユ
ニット２０が設けられ、機能アドレス・バス（『ＦＡ
Ｂ』）、又は初期化アドレス・バス（『ＩＡＢ』）のい
ずれかから得られたアドレス情報に基づいて、書き込み
ワード線１０２及び読み出しワード線１０４を活性化
し、サブアレイのセルを操作する。メモリ・セルの各列
は、自身に関連したそれぞれの書き込みヘッド回路７
０、及びそれぞれの読み出しヘッド回路８０をもち、こ
れによりメモリ・セルの列に関連したビット線（１０６
及び１０８）と、ビット線構造１４又は代替としての初
期化データ・バス（『ＩＤＢ』）を含む、メモリ・アレ
イの高レベルのデータ伝達システムとの間にデータを伝
達する。読み出しヘッド回路８０は更に以降で説明する
ように、クロック生成回路、捕獲ラッチ８１、及び選択
スイッチ８２を含む。
【００２２】各サブアレイにはヘッド制御回路９０が設
けられ、この回路は構成情報１０５、又は初期化選択バ
ス（『ＩＳＢ』）から得た情報１０３に応答して、読み
出しヘッド回路及び書き込みヘッド回路を操作する。
（１０５のような×を丸で囲んだ表示は、本文全体にわ
たって構成情報／ビットを示すために用いられる。）
けられ、この回路は構成情報１０５、又は初期化選択バ
ス（『ＩＳＢ』）から得た情報１０３に応答して、読み
出しヘッド回路及び書き込みヘッド回路を操作する。
（１０５のような×を丸で囲んだ表示は、本文全体にわ
たって構成情報／ビットを示すために用いられる。）
【００２３】セル１００の構造は、以降に図３を参照し
て更に詳細に説明され、アドレス・ユニットは図４〜図
７を参照して以降に説明される。書き込みヘッド回路７
０は図８、図９を参照して以降に詳細に説明され、ヘッ
ド制御回路９０は図１０を参照して以降に詳細に説明さ
れ、読み出しヘッド回路８０は図１１、図１２を参照し
て更に以降に説明される。
て更に詳細に説明され、アドレス・ユニットは図４〜図
７を参照して以降に説明される。書き込みヘッド回路７
０は図８、図９を参照して以降に詳細に説明され、ヘッ
ド制御回路９０は図１０を参照して以降に詳細に説明さ
れ、読み出しヘッド回路８０は図１１、図１２を参照し
て更に以降に説明される。
【００２４】（３）セル サブアレイの典型的なメモリ・セル１００が図３に示さ
れている。記憶回路１１８は、交差結合された反転回路
の組から成り、書き込みポート１１４及び読み出しポー
ト１１６を介して操作される。記憶回路の真及び補のノ
ードは、書き込みポート１１４中の書き込みワード線１
１２の動作によって、真及び補（セット及びリセット）
のビット線１０６に接続される。セルは、読み出しポー
ト１１６を操作し、読み出しビット線１０８上にデータ
を供給する読み出しワード線１１０を用いて読み出され
る。この図は典型的なメモリ・セルの１つを示したに過
ぎず、当分野に知識をもつ当業者には周知の他の多くの
セル構成も可能である。以降に更に説明するように、機
能書き込み、初期化書き込み、及びリセットは、単一の
書き込みポート１１４を通じて書き込みワード線１１
２、及び書き込みビット線１０６のみを用いることによ
って、本発明の基本的思想に従って実行される。これは
複数の書き込みポートを用いる場合の１つの代替法であ
り、複数の書き込みポートの場合には、各書き込みポー
トに関連づけられたビット線、及びワード線があり、そ
れぞれの機能毎にセルへの個別のアクセスを行う。３つ
の機能間で単一の書き込みポート、ワード線及びビット
線を共有することにより、セル面積を減少させ、サブア
レイ内の配線を減らし、その結果密度を改善することが
できる。
れている。記憶回路１１８は、交差結合された反転回路
の組から成り、書き込みポート１１４及び読み出しポー
ト１１６を介して操作される。記憶回路の真及び補のノ
ードは、書き込みポート１１４中の書き込みワード線１
１２の動作によって、真及び補（セット及びリセット）
のビット線１０６に接続される。セルは、読み出しポー
ト１１６を操作し、読み出しビット線１０８上にデータ
を供給する読み出しワード線１１０を用いて読み出され
る。この図は典型的なメモリ・セルの１つを示したに過
ぎず、当分野に知識をもつ当業者には周知の他の多くの
セル構成も可能である。以降に更に説明するように、機
能書き込み、初期化書き込み、及びリセットは、単一の
書き込みポート１１４を通じて書き込みワード線１１
２、及び書き込みビット線１０６のみを用いることによ
って、本発明の基本的思想に従って実行される。これは
複数の書き込みポートを用いる場合の１つの代替法であ
り、複数の書き込みポートの場合には、各書き込みポー
トに関連づけられたビット線、及びワード線があり、そ
れぞれの機能毎にセルへの個別のアクセスを行う。３つ
の機能間で単一の書き込みポート、ワード線及びビット
線を共有することにより、セル面積を減少させ、サブア
レイ内の配線を減らし、その結果密度を改善することが
できる。
【００２５】（４）アドレス・ユニット 図４〜図６は共に、本発明の構成状態マシン（『ＣＳ
Ｍ』）、ＦＡＢ、ＩＡＢ、ＩＳＢ及びＩＤＢに関連した
開示されたアドレス・ユニット２０の図を含む。初期化
選択バス５０及び初期化アドレス・バス４０が設けら
れ、これらの双方ともＦＰＭＡの構成状態マシン６０に
よってドライブされる。アドレス及び制御信号を経路指
定するための選択マルチプレクサ１２０ａ〜１２０ｃも
設けられている。図４は又付加された初期化データ・バ
ス３０も示しており、これについては後に説明する。
Ｍ』）、ＦＡＢ、ＩＡＢ、ＩＳＢ及びＩＤＢに関連した
開示されたアドレス・ユニット２０の図を含む。初期化
選択バス５０及び初期化アドレス・バス４０が設けら
れ、これらの双方ともＦＰＭＡの構成状態マシン６０に
よってドライブされる。アドレス及び制御信号を経路指
定するための選択マルチプレクサ１２０ａ〜１２０ｃも
設けられている。図４は又付加された初期化データ・バ
ス３０も示しており、これについては後に説明する。
【００２６】典型的な図４〜図６は、読み出しのための
４つのアドレス入力端と、書き込みのための４つのアド
レス入力端とを図上の１２２にまとめた形で示す。ビッ
ト０〜２は本文で低位アドレスとして記述されているも
のを表し、ビット３は本文で高位アドレスとして記述さ
れているものを表す。代替的なアドレス幅及び区分法
が、サブアレイの奥行及びその数に従って提供できるこ
とは、当分野に技術をもつ当業者には理解できるであろ
う。
４つのアドレス入力端と、書き込みのための４つのアド
レス入力端とを図上の１２２にまとめた形で示す。ビッ
ト０〜２は本文で低位アドレスとして記述されているも
のを表し、ビット３は本文で高位アドレスとして記述さ
れているものを表す。代替的なアドレス幅及び区分法
が、サブアレイの奥行及びその数に従って提供できるこ
とは、当分野に技術をもつ当業者には理解できるであろ
う。
【００２７】階層アドレス・バス、ＦＡＢ２２は、アド
レス１２２の各ビットに対して、読み出し用バスの４つ
の実例レベルＦＲＡＤＤＲ＿＜０：３＞、及び書き込み
用バスの４つのレベルＦＷＡＤＤＲ＿＜０：３＞を備え
る。マルチプレクサ１２０ａ及び１２０ｂが構成データ
によって構成され、機能的なアレイ動作の間にＦＡＢか
らの適切な選択を行う。
レス１２２の各ビットに対して、読み出し用バスの４つ
の実例レベルＦＲＡＤＤＲ＿＜０：３＞、及び書き込み
用バスの４つのレベルＦＷＡＤＤＲ＿＜０：３＞を備え
る。マルチプレクサ１２０ａ及び１２０ｂが構成データ
によって構成され、機能的なアレイ動作の間にＦＡＢか
らの適切な選択を行う。
【００２８】図６に示されている初期化アドレス・バス
４０は、サブアレイのアドレス空間を完全にアクセスす
るために適切な数のアドレス線（例えば、１２８ワード
のサブアレイ用には、バスは７ビットの幅になる）を含
む。このバスは単一階層であり、マルチプレクサ１２０
ａ〜１２０ｃを介してＦＰＭＡ内の各サブアレイに接続
される。このバスはＣＳＭからドライブされ、ＣＳＭが
デコードされてないアドレス・データを用いてサブアレ
イをドライブすることを可能にする。
４０は、サブアレイのアドレス空間を完全にアクセスす
るために適切な数のアドレス線（例えば、１２８ワード
のサブアレイ用には、バスは７ビットの幅になる）を含
む。このバスは単一階層であり、マルチプレクサ１２０
ａ〜１２０ｃを介してＦＰＭＡ内の各サブアレイに接続
される。このバスはＣＳＭからドライブされ、ＣＳＭが
デコードされてないアドレス・データを用いてサブアレ
イをドライブすることを可能にする。
【００２９】図６の初期化選択バス５０は、ＣＳＭとＦ
ＰＭＡの各サブアレイとの間の通信経路を提供し、ＣＳ
Ｍによって生成されたデコードされたアレイ選択信号
（ＳＥＬＡＲＲＡＹ）を伝達する。初期化操作の間、単
一ビット又はバスの１ラインがアクティブになり、ＦＰ
ＭＡの単一サブアレイをＳＥＬＡＲＲＡＹによって初期
化モードにする。サブアレイのレベルでは、初期化選択
ビットの活性化は、機能アドレス・バス／アドレス群か
らの経路指定マルチプレクサ回路１２０ａ〜１２０ｃの
機能構成をオーバライドし（機能構成は表現された構成
データによって決定される）、それによって、初期化ア
ドレス・バスをアドレス・ユニットの読み出し及び書き
込み部分の双方の入力端に接続する。同様に読み出しク
ロック（ＲＣＬＫ）、書き込みクロック（ＷＣＬＫ）、
リセット（ＲＥＳＥＴ）、及びバイト書き込みイネーブ
ル（ＷＥＮ）は、初期化アドレス・バス中を経路指定さ
れ、ＣＳＭによって制御される（これらの各信号の複数
のもの、特にＷＥＮは特定の実施例に従って経路指定さ
れる）。初期化選択（ＳＥＬＡＲＲＡＹ）の活性化は、
アドレス１２２の高位アドレス・ユニット入力（ＲＡＤ
ＤＲ＜３＞、ＷＡＤＤＲ＜３＞）を、マルチプレクサ・
グループ１２０ａ及び１２０ｂのそれぞれの高位のマル
チプレクサによって、機能アドレス・バス（ＦＲＡＤＤ
Ｒ３、ＦＷＡＤＤＲ３）から切り離す。これらのそれぞ
れの高位マルチプレクサは、高位アドレス線（ＲＡＤＤ
Ｒ＜３＞及びＷＡＤＤＲ＜３＞）を固定されたアクティ
ブな値（例えば図に示すＶｄｄ）に接続する。１２０ａ
及び１２０ｂのその他のマルチプレクサは、機能読み出
しＦＲ*線及び書き込みＦＷ*線ではなく、初期化アドレ
ス・バスのアドレス線（ＡＤＤＲ１、ＡＤＤＲ２、ＡＤ
ＤＲ３）を選択し、自身を経由してＲＡＤＤＲ＜０＞、
ＲＡＤＤＲ＜１＞、ＲＡＤＤＲ＜２＞、ならびにＷＡＤ
ＤＲ＜０＞、ＷＡＤＤＲ＜１＞、及びＷＡＤＤＲ＜２＞
に伝達する。（図を単純にするため、マルチプレクサの
読み出しグループ１２０ａ及び書き込みグループ１２０
ｂに対して、これらのマルチプレクサの１つのみが示さ
れている。）ワード線生成回路１３０は、１２０ａ及び
１２０ｂを通してＩＡＢから供給される低位アドレス、
マルチプレクサ１２０ｃを介して（更にＳＥＬＡＲＲＡ
Ｙによって制御され）ＩＡＢから供給される読み出しク
ロック及び書き込みクロック、ならびにＳＥＬＡＲＲＡ
Ｙを介してアクティブに強制される高位アドレス入力を
結合し、適切なワード線１０２、１０４を活性化する。
ＰＭＡの各サブアレイとの間の通信経路を提供し、ＣＳ
Ｍによって生成されたデコードされたアレイ選択信号
（ＳＥＬＡＲＲＡＹ）を伝達する。初期化操作の間、単
一ビット又はバスの１ラインがアクティブになり、ＦＰ
ＭＡの単一サブアレイをＳＥＬＡＲＲＡＹによって初期
化モードにする。サブアレイのレベルでは、初期化選択
ビットの活性化は、機能アドレス・バス／アドレス群か
らの経路指定マルチプレクサ回路１２０ａ〜１２０ｃの
機能構成をオーバライドし（機能構成は表現された構成
データによって決定される）、それによって、初期化ア
ドレス・バスをアドレス・ユニットの読み出し及び書き
込み部分の双方の入力端に接続する。同様に読み出しク
ロック（ＲＣＬＫ）、書き込みクロック（ＷＣＬＫ）、
リセット（ＲＥＳＥＴ）、及びバイト書き込みイネーブ
ル（ＷＥＮ）は、初期化アドレス・バス中を経路指定さ
れ、ＣＳＭによって制御される（これらの各信号の複数
のもの、特にＷＥＮは特定の実施例に従って経路指定さ
れる）。初期化選択（ＳＥＬＡＲＲＡＹ）の活性化は、
アドレス１２２の高位アドレス・ユニット入力（ＲＡＤ
ＤＲ＜３＞、ＷＡＤＤＲ＜３＞）を、マルチプレクサ・
グループ１２０ａ及び１２０ｂのそれぞれの高位のマル
チプレクサによって、機能アドレス・バス（ＦＲＡＤＤ
Ｒ３、ＦＷＡＤＤＲ３）から切り離す。これらのそれぞ
れの高位マルチプレクサは、高位アドレス線（ＲＡＤＤ
Ｒ＜３＞及びＷＡＤＤＲ＜３＞）を固定されたアクティ
ブな値（例えば図に示すＶｄｄ）に接続する。１２０ａ
及び１２０ｂのその他のマルチプレクサは、機能読み出
しＦＲ*線及び書き込みＦＷ*線ではなく、初期化アドレ
ス・バスのアドレス線（ＡＤＤＲ１、ＡＤＤＲ２、ＡＤ
ＤＲ３）を選択し、自身を経由してＲＡＤＤＲ＜０＞、
ＲＡＤＤＲ＜１＞、ＲＡＤＤＲ＜２＞、ならびにＷＡＤ
ＤＲ＜０＞、ＷＡＤＤＲ＜１＞、及びＷＡＤＤＲ＜２＞
に伝達する。（図を単純にするため、マルチプレクサの
読み出しグループ１２０ａ及び書き込みグループ１２０
ｂに対して、これらのマルチプレクサの１つのみが示さ
れている。）ワード線生成回路１３０は、１２０ａ及び
１２０ｂを通してＩＡＢから供給される低位アドレス、
マルチプレクサ１２０ｃを介して（更にＳＥＬＡＲＲＡ
Ｙによって制御され）ＩＡＢから供給される読み出しク
ロック及び書き込みクロック、ならびにＳＥＬＡＲＲＡ
Ｙを介してアクティブに強制される高位アドレス入力を
結合し、適切なワード線１０２、１０４を活性化する。
【００３０】ＣＳＭによって制御される初期化システム
の代替の実施例は、初期化の間にはリセットもバイト書
き込みも機能しないように構築することも可能である。
これらのケースでは代替の実施例は、初期化選択の時点
でＲＥＳＥＴが非アクティブに強制され、ＷＥＮがアク
ティブに強制されるように構築される。これは更に以降
でも説明される。
の代替の実施例は、初期化の間にはリセットもバイト書
き込みも機能しないように構築することも可能である。
これらのケースでは代替の実施例は、初期化選択の時点
でＲＥＳＥＴが非アクティブに強制され、ＷＥＮがアク
ティブに強制されるように構築される。これは更に以降
でも説明される。
【００３１】開示された設計では、サブアレイの機能上
のアドレス・デコードの使用がＣＳＭによって制御され
るようにできるので、ＦＰＧＡアーキテクチャ中に別個
の構成用ワード線生成回路は必要ない。初期化モードの
アドレス指定が開示されたアドレス・ユニット２０中で
行われるので、サブアレイ内の書き込みビット線上に初
期化データを伝達する手段が存在し、各セル中に初期化
用ポートは必要ない。このことは後に説明される。更に
これにより固有の密度の向上に加えて、サブアレイの構
成用アドレス空間を増加させられる。更に又、この新し
い設計は、サブアレイ・レベルでの機能制御に対して初
期化制御を優先させ、競合の問題を除去する。
のアドレス・デコードの使用がＣＳＭによって制御され
るようにできるので、ＦＰＧＡアーキテクチャ中に別個
の構成用ワード線生成回路は必要ない。初期化モードの
アドレス指定が開示されたアドレス・ユニット２０中で
行われるので、サブアレイ内の書き込みビット線上に初
期化データを伝達する手段が存在し、各セル中に初期化
用ポートは必要ない。このことは後に説明される。更に
これにより固有の密度の向上に加えて、サブアレイの構
成用アドレス空間を増加させられる。更に又、この新し
い設計は、サブアレイ・レベルでの機能制御に対して初
期化制御を優先させ、競合の問題を除去する。
【００３２】（５）書き込みワード線生成回路 図４、図５はリセット経路指定マルチプレクサ（図５）
とアドレス・デコード／ワード線生成回路１３０（図
４）との間のリセット線１２４も示す。ＲＥＳＥＴ線の
アクティブなレベルは、サブアレイ内のすべての書き込
みワード線をアドレス又はクロックの状態に関係なくア
クティブに強制し、非同期動作においてリセットの優位
性を固有にもつ構造を提供する。この構造では、サブア
レイのリセット動作のためにメモリ・セルの機能書き込
みポートが使用でき、後に説明するように、サブアレイ
内の書き込みビット線上にリセット・データを伝達する
手段を与える。メモリ・セル中に別個のリセット・ポー
トが不要であり、上記のように２ポートのメモリ・セル
を実現するＦＰＭＡの設計を可能にする。
とアドレス・デコード／ワード線生成回路１３０（図
４）との間のリセット線１２４も示す。ＲＥＳＥＴ線の
アクティブなレベルは、サブアレイ内のすべての書き込
みワード線をアドレス又はクロックの状態に関係なくア
クティブに強制し、非同期動作においてリセットの優位
性を固有にもつ構造を提供する。この構造では、サブア
レイのリセット動作のためにメモリ・セルの機能書き込
みポートが使用でき、後に説明するように、サブアレイ
内の書き込みビット線上にリセット・データを伝達する
手段を与える。メモリ・セル中に別個のリセット・ポー
トが不要であり、上記のように２ポートのメモリ・セル
を実現するＦＰＭＡの設計を可能にする。
【００３３】リセット優位性をもつワード線生成回路１
３０の実施例を図７に示す。（これらの図中にわたっ
て、それぞれのトランジスタに対する複数のＴ表示間の
同一性は、同じトランジスタが用いられていることを示
しているのではないことを、当分野に知識のある当業者
は認識するであろう。）素子Ｔ０、Ｔ１、Ｔ２、Ｔ３、
Ｔ５、Ｔ６、Ｔ７及びＴ８は、高位及び低位のアドレス
・ユニット（示されてない）によってドライブされる多
数の部分的にデコードされたアドレス線に対して１つの
ＡＮＤ回路を形成する。ＮＦＥＴ Ｔ９はＡＮＤ回路構
造に接続され、ＲＥＳＥＴがハイにされたときのプルダ
ウンを提供する。Ｔ０、Ｔ１、Ｔ２、及びＴ３のソース
とＶｄｄとの間にＰＦＥＴ Ｔ４が付加され、ＲＥＳＥ
Ｔが有効にされたときに素子中にＤＣ電流が流れるのを
防ぐ。ＲＥＳＥＴが有効にされたとき、Ｔ９のドレイン
はデコードされたアドレス値に関係なくプルダウンさ
れ、ワード線は反転回路として形成されており、ハイ又
はアクティブに引っ張られる。その結果としてＲＥＳＥ
Ｔの有効化は、サブアレイ中のすべての書き込みワード
線をアクティブにする。これによりデフォルトでの競合
のいかなる問題も防ぐ。書き込みポート・ゲートの容量
性負荷は、分離したセル・リセット・ポートの容量性負
荷にほぼ等しいので、消費電力の増加は無視できる程度
である。図７の実施例が提示されたが、ＲＥＳＥＴ、デ
コードされたアドレス入力、及びワード線アクティブ・
レベルなどに対して異なった極性の値を用いて別の実施
例を作成することも可能である。
３０の実施例を図７に示す。（これらの図中にわたっ
て、それぞれのトランジスタに対する複数のＴ表示間の
同一性は、同じトランジスタが用いられていることを示
しているのではないことを、当分野に知識のある当業者
は認識するであろう。）素子Ｔ０、Ｔ１、Ｔ２、Ｔ３、
Ｔ５、Ｔ６、Ｔ７及びＴ８は、高位及び低位のアドレス
・ユニット（示されてない）によってドライブされる多
数の部分的にデコードされたアドレス線に対して１つの
ＡＮＤ回路を形成する。ＮＦＥＴ Ｔ９はＡＮＤ回路構
造に接続され、ＲＥＳＥＴがハイにされたときのプルダ
ウンを提供する。Ｔ０、Ｔ１、Ｔ２、及びＴ３のソース
とＶｄｄとの間にＰＦＥＴ Ｔ４が付加され、ＲＥＳＥ
Ｔが有効にされたときに素子中にＤＣ電流が流れるのを
防ぐ。ＲＥＳＥＴが有効にされたとき、Ｔ９のドレイン
はデコードされたアドレス値に関係なくプルダウンさ
れ、ワード線は反転回路として形成されており、ハイ又
はアクティブに引っ張られる。その結果としてＲＥＳＥ
Ｔの有効化は、サブアレイ中のすべての書き込みワード
線をアクティブにする。これによりデフォルトでの競合
のいかなる問題も防ぐ。書き込みポート・ゲートの容量
性負荷は、分離したセル・リセット・ポートの容量性負
荷にほぼ等しいので、消費電力の増加は無視できる程度
である。図７の実施例が提示されたが、ＲＥＳＥＴ、デ
コードされたアドレス入力、及びワード線アクティブ・
レベルなどに対して異なった極性の値を用いて別の実施
例を作成することも可能である。
【００３４】（６）サブアレイの書き込みヘッド 図８はサブアレイの書き込みヘッド７０の一例を示し
（バイト書き込み又はサブ・エレメントをアドレス指定
する機能は含まず）、セル列への関連するビット線をド
ライブする。ここに示された回路は、選択／マルチプレ
クサ機能を実行し、初期化ポート及びリセット・ポート
のデータの流れをサブアレイの機能ポートに組み込む。
図１０はサブアレイ構造の制御部分９０（図２参照）を
示し、この部分は、サブアレイ中の読み出しヘッド８０
及び書き込みヘッド７０の構造の双方への経路指定選択
／機能選択を行う。図８及び図１０の双方は、５つの選
択可能なソースＨ１〜Ｈ５からの典型的なアドレス入力
選択を示すために示されている。代替的なアドレス選択
が、構成ビット数の変更及び開示された回路素子の縮小
／拡大を行うことによって可能である。
（バイト書き込み又はサブ・エレメントをアドレス指定
する機能は含まず）、セル列への関連するビット線をド
ライブする。ここに示された回路は、選択／マルチプレ
クサ機能を実行し、初期化ポート及びリセット・ポート
のデータの流れをサブアレイの機能ポートに組み込む。
図１０はサブアレイ構造の制御部分９０（図２参照）を
示し、この部分は、サブアレイ中の読み出しヘッド８０
及び書き込みヘッド７０の構造の双方への経路指定選択
／機能選択を行う。図８及び図１０の双方は、５つの選
択可能なソースＨ１〜Ｈ５からの典型的なアドレス入力
選択を示すために示されている。代替的なアドレス選択
が、構成ビット数の変更及び開示された回路素子の縮小
／拡大を行うことによって可能である。
【００３５】図８の書き込みヘッドの中で、ＰＦＥＴ素
子Ｔ９０〜Ｔ９４、Ｔ９６〜Ｔ１１０、及びＮＦＥＴ素
子Ｔ１０２〜Ｔ１０５、Ｔ１０７〜Ｔ１１０、Ｔ１５１
及びＴ１５２はトライステイトのマルチプレクサ設計で
実現されている。マルチプレクサの制御は、ＦＰＭＡの
分布した構成メモリの構成ビットが与えられて、図１０
のヘッド制御ユニット９０から提供される。例えばＳＨ
＜１＞及びＳＨ＜１＞の否定が有効にされる（図１０の
ヘッド制御ユニット９０から階層１信号を選択する）
と、反転回路１５２及び１５４への入力端に現れるデー
タは、Ｈ＜１＞（階層データ・レベル１）の反転された
ものである。ＮＦＥＴ素子Ｔ１１４及びＴ１３６、なら
びにＰＦＥＴ素子１０１が、書き込みヘッド内のリセッ
ト機能を実行する。書き込みヘッドにおけるＲＥＳＥＴ
の有効化は、メモリ・セルを論理「０」にリセットでき
る値にビット線を強制する。Ｔ１０１はマルチプレクサ
の共通ノードを上方に引き上げる役をし、一方でＴ１１
４及びＴ１３６は、ある条件では発生し得る機能用の又
は初期化用ＮＦＥＴ構造への通過電流を防ぐ。構成状態
マシンがリセット機能を用いる能力を含まないときは、
ＤＣ電流が流れるリスクなしにＴ１３６を除去すること
ができる。ＰＦＥＴ素子Ｔ１５３及びＴ１５４、ならび
にＮＦＥＴ素子１０６及び１１１は、マルチプレクス機
能を実現し、マルチプレクサ選択のＳＰＲＯＧ及びＳＰ
ＲＯＧの否定が、前記の初期化選択バスによって供給さ
れたとき、サブアレイ中の書き込みビット線上に初期化
データをゲート出力する。ＰＦＥＴ Ｔ１３８は、ビッ
ト線の入力が選択されず、リセットが有効化されず、サ
ブアレイが初期化モードにないときの状態で、マルチプ
レクサの中間ノードに安定レベルを提供する役割をも
つ。この状態は、このサブアレイがＦＰＧＡアプリケー
ション中、又はサブアレイがＲＯＭとして構成されてい
るアプリケーション中で用いられていない状況の下で、
アレイの初期化の期間に発生し得る。
子Ｔ９０〜Ｔ９４、Ｔ９６〜Ｔ１１０、及びＮＦＥＴ素
子Ｔ１０２〜Ｔ１０５、Ｔ１０７〜Ｔ１１０、Ｔ１５１
及びＴ１５２はトライステイトのマルチプレクサ設計で
実現されている。マルチプレクサの制御は、ＦＰＭＡの
分布した構成メモリの構成ビットが与えられて、図１０
のヘッド制御ユニット９０から提供される。例えばＳＨ
＜１＞及びＳＨ＜１＞の否定が有効にされる（図１０の
ヘッド制御ユニット９０から階層１信号を選択する）
と、反転回路１５２及び１５４への入力端に現れるデー
タは、Ｈ＜１＞（階層データ・レベル１）の反転された
ものである。ＮＦＥＴ素子Ｔ１１４及びＴ１３６、なら
びにＰＦＥＴ素子１０１が、書き込みヘッド内のリセッ
ト機能を実行する。書き込みヘッドにおけるＲＥＳＥＴ
の有効化は、メモリ・セルを論理「０」にリセットでき
る値にビット線を強制する。Ｔ１０１はマルチプレクサ
の共通ノードを上方に引き上げる役をし、一方でＴ１１
４及びＴ１３６は、ある条件では発生し得る機能用の又
は初期化用ＮＦＥＴ構造への通過電流を防ぐ。構成状態
マシンがリセット機能を用いる能力を含まないときは、
ＤＣ電流が流れるリスクなしにＴ１３６を除去すること
ができる。ＰＦＥＴ素子Ｔ１５３及びＴ１５４、ならび
にＮＦＥＴ素子１０６及び１１１は、マルチプレクス機
能を実現し、マルチプレクサ選択のＳＰＲＯＧ及びＳＰ
ＲＯＧの否定が、前記の初期化選択バスによって供給さ
れたとき、サブアレイ中の書き込みビット線上に初期化
データをゲート出力する。ＰＦＥＴ Ｔ１３８は、ビッ
ト線の入力が選択されず、リセットが有効化されず、サ
ブアレイが初期化モードにないときの状態で、マルチプ
レクサの中間ノードに安定レベルを提供する役割をも
つ。この状態は、このサブアレイがＦＰＧＡアプリケー
ション中、又はサブアレイがＲＯＭとして構成されてい
るアプリケーション中で用いられていない状況の下で、
アレイの初期化の期間に発生し得る。
【００３６】反転回路１５２、１５４、及び１５６は任
意のビット線ドライバ構成を形成し、この構成の性格
は、選択されるメモリ・セルの実施例での変更に応じて
変化する。例えば図８は、図３のセル用の差動容量性ド
ライブ書き込みプロトコルに対するドライバを示すが、
この場合、ヘッド上の電流負荷はアクセスされるセル
（ワード）数に伴って変化することはない。書き込みヘ
ッドが、電流が転送ゲートを通じて供給、又は消費され
るメモリ・セルのアーキテクチャで用いられるように設
計された場合は、複数のメモリ・セルが書き込みヘッド
から電流供給を受けるときは、素子１０１の追加の実装
を書き込みビット線に沿って行い、十分な電流容量を保
証し、リセット期間中の電流密度を減少させることもあ
る。これらの追加の実装は、選択された書き込みビット
線アーキテクチャに従い、素子Ｔ１０１の複製であった
り、反対の素子タイプであったり、それらの組み合わせ
だったりする。
意のビット線ドライバ構成を形成し、この構成の性格
は、選択されるメモリ・セルの実施例での変更に応じて
変化する。例えば図８は、図３のセル用の差動容量性ド
ライブ書き込みプロトコルに対するドライバを示すが、
この場合、ヘッド上の電流負荷はアクセスされるセル
（ワード）数に伴って変化することはない。書き込みヘ
ッドが、電流が転送ゲートを通じて供給、又は消費され
るメモリ・セルのアーキテクチャで用いられるように設
計された場合は、複数のメモリ・セルが書き込みヘッド
から電流供給を受けるときは、素子１０１の追加の実装
を書き込みビット線に沿って行い、十分な電流容量を保
証し、リセット期間中の電流密度を減少させることもあ
る。これらの追加の実装は、選択された書き込みビット
線アーキテクチャに従い、素子Ｔ１０１の複製であった
り、反対の素子タイプであったり、それらの組み合わせ
だったりする。
【００３７】以降に更に説明するように、本発明の実施
例は、ＦＰＭＡサブアレイのワード幅が、ＦＰＧＡ構成
状態マシンのワード幅よりも大きい状態にあるＦＰＧＡ
に関しては特に、サブ・エレメントに対するアドレス指
定を行うことがある。そのような実施例においては、図
８で７５としてまとめて参照している素子群は、図９で
７５’としてまとめて参照している素子群によって置き
換えることができる。
例は、ＦＰＭＡサブアレイのワード幅が、ＦＰＧＡ構成
状態マシンのワード幅よりも大きい状態にあるＦＰＧＡ
に関しては特に、サブ・エレメントに対するアドレス指
定を行うことがある。そのような実施例においては、図
８で７５としてまとめて参照している素子群は、図９で
７５’としてまとめて参照している素子群によって置き
換えることができる。
【００３８】図９を参照すると、ＷＢＬＳＥＴ部分７６
は、その中にＷＥＮ信号に反応する素子５２及び５４を
組み入れている。同様にＷＢＬＲＥＳＥＴ部分７７は、
やはりＷＥＮに反応する素子Ｔ３４及びＴ３７を組み入
れている。ＷＥＮ上の「０」はＷＢＬＳＥＴ及びＷＢＬ
ＲＥＳＥＴを「０」に強制し、その結果その線に接続さ
れたビット線の組を非アクティブにする。ＷＥＮ上の
「１」は、図８を参照して前に説明したように、階層マ
ルチプレクサ、ＰＲＯＧ、ＳＰＲＯＧ、ＳＴＡＢ及びＲ
ＥＳＥＴに反応してビット線の組をアクティブにする。
（図８に対する図９のようにＲＥＳＥＴ素子の変更され
た配列が行われても、リセット機能は要求されたように
動作することは、当分野に知識をもつ当業者は理解する
であろう。）
は、その中にＷＥＮ信号に反応する素子５２及び５４を
組み入れている。同様にＷＢＬＲＥＳＥＴ部分７７は、
やはりＷＥＮに反応する素子Ｔ３４及びＴ３７を組み入
れている。ＷＥＮ上の「０」はＷＢＬＳＥＴ及びＷＢＬ
ＲＥＳＥＴを「０」に強制し、その結果その線に接続さ
れたビット線の組を非アクティブにする。ＷＥＮ上の
「１」は、図８を参照して前に説明したように、階層マ
ルチプレクサ、ＰＲＯＧ、ＳＰＲＯＧ、ＳＴＡＢ及びＲ
ＥＳＥＴに反応してビット線の組をアクティブにする。
（図８に対する図９のようにＲＥＳＥＴ素子の変更され
た配列が行われても、リセット機能は要求されたように
動作することは、当分野に知識をもつ当業者は理解する
であろう。）
【００３９】複数の書き込みイネーブル（ＷＥＮ）線を
書き込みヘッドの異なったグループ（例えば上位及び下
位のバイト）に経路指定することにより、書き込みヘッ
ドのグループをそれぞれのビット線グループに交互にア
クセスするように制御することができ、その結果、サブ
・ワード又はサブ・エレメントのアドレス指定能力を実
現する。
書き込みヘッドの異なったグループ（例えば上位及び下
位のバイト）に経路指定することにより、書き込みヘッ
ドのグループをそれぞれのビット線グループに交互にア
クセスするように制御することができ、その結果、サブ
・ワード又はサブ・エレメントのアドレス指定能力を実
現する。
【００４０】図１０の制御回路９０は、書き込みヘッド
用の主要な制御を行う。書き込み制御回路は、書き込み
ヘッドに向けてマルチプレクス機能が行える各機能デー
タ経路に対して、ＡＮＤ−ＩＮＶＥＲＴブロック１６０
をもつ。図の入力ＳＥＬＨ＜１＞〜ＳＥＬＨ＜５＞は構
成ビットから供給される。ＳＰＲＯＧの否定は、初期化
選択バスによって提供された初期化選択信号を反転した
ものである。各ＡＮＤ−ＩＮＶＥＲＴブロック１６０
は、自身に関連するＳＨ＜＞信号及びＳＨ＜＞の否定信
号を有効化するように機能し、それにより構成データが
接続を設定し、サブアレイの初期化が実行されてないと
き、データ経路をイネーブルにする。許容されたセット
アップ用ビットストリームは、同時に２つ以上の経路が
イネーブルにされることを防ぎ、一方でＳＰＲＯＧの否
定のＡＮＤ回路は、機能データ・ポートに対する初期化
ポートの優位性を実現し、データの競合を防ぐ。
用の主要な制御を行う。書き込み制御回路は、書き込み
ヘッドに向けてマルチプレクス機能が行える各機能デー
タ経路に対して、ＡＮＤ−ＩＮＶＥＲＴブロック１６０
をもつ。図の入力ＳＥＬＨ＜１＞〜ＳＥＬＨ＜５＞は構
成ビットから供給される。ＳＰＲＯＧの否定は、初期化
選択バスによって提供された初期化選択信号を反転した
ものである。各ＡＮＤ−ＩＮＶＥＲＴブロック１６０
は、自身に関連するＳＨ＜＞信号及びＳＨ＜＞の否定信
号を有効化するように機能し、それにより構成データが
接続を設定し、サブアレイの初期化が実行されてないと
き、データ経路をイネーブルにする。許容されたセット
アップ用ビットストリームは、同時に２つ以上の経路が
イネーブルにされることを防ぎ、一方でＳＰＲＯＧの否
定のＡＮＤ回路は、機能データ・ポートに対する初期化
ポートの優位性を実現し、データの競合を防ぐ。
【００４１】幅広いＮＡＮＤゲート１６２には、ヘッド
経路選択に関連したすべての構成ビットの反転された
形、及びＳＰＲＯＧの否定が供給され、入力信号ＳＴＡ
Ｂによる書き込みヘッド・マルチプレクサの中間ノード
の安定化のための条件検出を行う。ヘッド制御回路９０
内の２つの入力用ＡＮＤ回路１６４は、以降に説明する
ように、読み出しポートを適切に安定化するために、階
層１のデータ経路が選択され、更に初期化がイネーブル
にされる条件を検出する。
経路選択に関連したすべての構成ビットの反転された
形、及びＳＰＲＯＧの否定が供給され、入力信号ＳＴＡ
Ｂによる書き込みヘッド・マルチプレクサの中間ノード
の安定化のための条件検出を行う。ヘッド制御回路９０
内の２つの入力用ＡＮＤ回路１６４は、以降に説明する
ように、読み出しポートを適切に安定化するために、階
層１のデータ経路が選択され、更に初期化がイネーブル
にされる条件を検出する。
【００４２】（７）サブアレイの読み出しヘッド 図２はサブアレイへの制御インタフェース及びデータ・
インタフェースの構造を示し、この中には、クロック生
成回路及び読み出し捕獲ラッチ８１、選択トライステイ
ト・ドライバ／ＭＯＳＦＥＴ選択スイッチ８２、ならび
にビット線構造１４を含む読み出しヘッド回路８０があ
る。クロック生成回路及び読み出し捕獲ラッチ、ならび
に選択トライステイト・ドライバ／ＭＯＳＦＥＴ選択ス
イッチの詳細な動作説明は、組み込まれたＦＰＭＡのア
プリケーションに見いだされる。
インタフェースの構造を示し、この中には、クロック生
成回路及び読み出し捕獲ラッチ８１、選択トライステイ
ト・ドライバ／ＭＯＳＦＥＴ選択スイッチ８２、ならび
にビット線構造１４を含む読み出しヘッド回路８０があ
る。クロック生成回路及び読み出し捕獲ラッチ、ならび
に選択トライステイト・ドライバ／ＭＯＳＦＥＴ選択ス
イッチの詳細な動作説明は、組み込まれたＦＰＭＡのア
プリケーションに見いだされる。
【００４３】ＦＰＭＡのアプリケーションの中で開示さ
れた実施例に対し、ヘッド制御回路９０を介した追加の
制御機能が設けられ、複数のサブアレイを接続する読み
出しビット線階層からサブアレイを分離する。図１０に
示されたヘッド制御ゲート１６０又は同等のものが、Ｉ
ＳＢがアクティブのとき、読み出しビット線の上位階層
をドライブすることによりＭＯＳＦＥＴ選択スイッチ／
選択トライステイト・ドライバ８２をディスエーブルに
する。（ＦＰＭＡのアプリケーション中では、ＭＯＳＦ
ＥＴの選択スイッチ／選択トライステイト・ドライバの
状態設定は、構成データによってのみ行われた。）読み
出しビット線のＨ１より上の階層からサブアレイを分離
させることにより、上位階層ビット線を共有する他のサ
ブアレイと一緒に初期化されつつあるサブアレイでの競
合を、別の同じく分離されているサブアレイに機能アド
レス・バスを介してアクセスが行われようとしたときに
防ぐことができる。その結果、機能アクセスに対して既
知の値の出力を供給する。
れた実施例に対し、ヘッド制御回路９０を介した追加の
制御機能が設けられ、複数のサブアレイを接続する読み
出しビット線階層からサブアレイを分離する。図１０に
示されたヘッド制御ゲート１６０又は同等のものが、Ｉ
ＳＢがアクティブのとき、読み出しビット線の上位階層
をドライブすることによりＭＯＳＦＥＴ選択スイッチ／
選択トライステイト・ドライバ８２をディスエーブルに
する。（ＦＰＭＡのアプリケーション中では、ＭＯＳＦ
ＥＴの選択スイッチ／選択トライステイト・ドライバの
状態設定は、構成データによってのみ行われた。）読み
出しビット線のＨ１より上の階層からサブアレイを分離
させることにより、上位階層ビット線を共有する他のサ
ブアレイと一緒に初期化されつつあるサブアレイでの競
合を、別の同じく分離されているサブアレイに機能アド
レス・バスを介してアクセスが行われようとしたときに
防ぐことができる。その結果、機能アクセスに対して既
知の値の出力を供給する。
【００４４】更にヘッド制御ユニット９０は、ＩＳＢが
選択したサブアレイに関連したクロック生成回路／読み
出し捕獲ラッチ８１を構成し、構成データの設定に関係
なく、読み出しビット線Ｈ１階層からの読み出しデータ
を捕獲する。これら構成データの設定は、組み込まれた
ＦＰＭＡアプリケーション中で、これらの構造の独占的
な選択／制御を行うものである。ユニット８１の制御
は、図１０中には明白に詳細が示されてないヘッド制御
ユニット９０内、又は代替としてクロック生成回路／読
み出し捕獲ラッチ８２中に別の論理回路を必要とする
が、適切なイネーブル／ディスエーブルの論理構造は、
上の記述があれば当分野に知識をもつ当業者には明らか
であろう。
選択したサブアレイに関連したクロック生成回路／読み
出し捕獲ラッチ８１を構成し、構成データの設定に関係
なく、読み出しビット線Ｈ１階層からの読み出しデータ
を捕獲する。これら構成データの設定は、組み込まれた
ＦＰＭＡアプリケーション中で、これらの構造の独占的
な選択／制御を行うものである。ユニット８１の制御
は、図１０中には明白に詳細が示されてないヘッド制御
ユニット９０内、又は代替としてクロック生成回路／読
み出し捕獲ラッチ８２中に別の論理回路を必要とする
が、適切なイネーブル／ディスエーブルの論理構造は、
上の記述があれば当分野に知識をもつ当業者には明らか
であろう。
【００４５】図１１及び図１２は、シングル・エンド型
の事前充電入力端を用い、バイト選択素子なしに実現さ
れている読み出しヘッド８０の読み出し捕獲ラッチ部分
を示している。図１２は図１１の読み出し捕獲ラッチの
高いレベルの論理回路図に過ぎない。当分野に知識をも
つ当業者は、両者間の対応を理解するであろう。素子Ｔ
２６、Ｔ２７、Ｔ０〜Ｔ７はビット線事前充電、ビット
線安定化、サンプリング、及びラッチ機能を、組み込ま
れたＦＰＭＡアプリケーションの中で開示された読み出
しヘッド用に実現している。素子Ｔ１４〜Ｔ１７もＦＰ
ＭＡアプリケーションの１実施例の一部であり、構成デ
ータによって主に制御されるトライステイト反転回路を
実現し、サブアレイの読み出しポート・データ・ラッチ
とＦＰＭＡの入出力ユニットとの間の（ＩＯＲＢＬを介
した）選択経路を提供する。
の事前充電入力端を用い、バイト選択素子なしに実現さ
れている読み出しヘッド８０の読み出し捕獲ラッチ部分
を示している。図１２は図１１の読み出し捕獲ラッチの
高いレベルの論理回路図に過ぎない。当分野に知識をも
つ当業者は、両者間の対応を理解するであろう。素子Ｔ
２６、Ｔ２７、Ｔ０〜Ｔ７はビット線事前充電、ビット
線安定化、サンプリング、及びラッチ機能を、組み込ま
れたＦＰＭＡアプリケーションの中で開示された読み出
しヘッド用に実現している。素子Ｔ１４〜Ｔ１７もＦＰ
ＭＡアプリケーションの１実施例の一部であり、構成デ
ータによって主に制御されるトライステイト反転回路を
実現し、サブアレイの読み出しポート・データ・ラッチ
とＦＰＭＡの入出力ユニットとの間の（ＩＯＲＢＬを介
した）選択経路を提供する。
【００４６】ＦＰＭＡのアプリケーションの中で開示さ
れたこの実施例に対して、ＩＯＲＢＬトライステイト反
転回路（素子Ｔ１４〜Ｔ１７）の出力端に追加の安定化
素子Ｔ４０が設けられている。素子Ｔ４０は、ＩＳＢ選
択の間にヘッド制御回路９０によって提供されたＩＯＲ
ＢＬ用の追加のトライステイト機能と連係して作動し、
関連するサブアレイの初期化の間に、構成データによっ
て選択された機能用入出力経路から読み出し捕獲ラッチ
を切り離し、既知の『事前充電−捕獲』に等しい論理値
を機能用入出力回路に供給する。このようにしてＴ４０
の素子タイプは、出力端において有効にされる事前充電
論理値に従って選択され、ここでは例としてＮＦＥＴが
示されている。更に素子Ｔ４０による安定化、及び読み
出しビット線階層からのサブアレイの切り離しは、初期
化の間に機能読み出しが行われようとしたとき、構成デ
ータによって決定されるサブアレイと他のサブアレイ及
び入出力回路との機能用接続に関係なく、サブアレイか
ら既知の戻り値を提供する。素子Ｔ１５及びＴ１７をド
ライブする制御信号の別のゲート制御は、図１０の制御
回路（主に書き込みヘッドに適用されるものとして描か
れている）中に明白に表示されてないが、サブアレイに
おける階層制御は、読み出しヘッドと書き込みヘッドと
の間で同一であると想定されている。
れたこの実施例に対して、ＩＯＲＢＬトライステイト反
転回路（素子Ｔ１４〜Ｔ１７）の出力端に追加の安定化
素子Ｔ４０が設けられている。素子Ｔ４０は、ＩＳＢ選
択の間にヘッド制御回路９０によって提供されたＩＯＲ
ＢＬ用の追加のトライステイト機能と連係して作動し、
関連するサブアレイの初期化の間に、構成データによっ
て選択された機能用入出力経路から読み出し捕獲ラッチ
を切り離し、既知の『事前充電−捕獲』に等しい論理値
を機能用入出力回路に供給する。このようにしてＴ４０
の素子タイプは、出力端において有効にされる事前充電
論理値に従って選択され、ここでは例としてＮＦＥＴが
示されている。更に素子Ｔ４０による安定化、及び読み
出しビット線階層からのサブアレイの切り離しは、初期
化の間に機能読み出しが行われようとしたとき、構成デ
ータによって決定されるサブアレイと他のサブアレイ及
び入出力回路との機能用接続に関係なく、サブアレイか
ら既知の戻り値を提供する。素子Ｔ１５及びＴ１７をド
ライブする制御信号の別のゲート制御は、図１０の制御
回路（主に書き込みヘッドに適用されるものとして描か
れている）中に明白に表示されてないが、サブアレイに
おける階層制御は、読み出しヘッドと書き込みヘッドと
の間で同一であると想定されている。
【００４７】素子Ｔ２８〜Ｔ３１も又組み込まれたＦＰ
ＭＡのアプリケーションの読み出し捕獲ラッチ部分に付
加されており、初期化データ・バスの読み出し部分を介
してサブアレイの読み出しヘッドとＣＳＭとの間の選択
可能なデータ経路（ＰＲＯＧＲＢＬ）を提供し、その結
果、ＣＳＭからの初期化データに基づいて読み出し及び
読み出し／比較操作を行う。素子Ｔ２８〜Ｔ３１は、設
計上Ｔ１４〜Ｔ１７にほぼ等しいトライステイト反転回
路を実現するが、関連するサブアレイのＩＳＢ選択の間
にイネーブルにされ、初期化モード中にサブアレイ読み
出しポートとＣＳＭとの間の直接接続を行う。
ＭＡのアプリケーションの読み出し捕獲ラッチ部分に付
加されており、初期化データ・バスの読み出し部分を介
してサブアレイの読み出しヘッドとＣＳＭとの間の選択
可能なデータ経路（ＰＲＯＧＲＢＬ）を提供し、その結
果、ＣＳＭからの初期化データに基づいて読み出し及び
読み出し／比較操作を行う。素子Ｔ２８〜Ｔ３１は、設
計上Ｔ１４〜Ｔ１７にほぼ等しいトライステイト反転回
路を実現するが、関連するサブアレイのＩＳＢ選択の間
にイネーブルにされ、初期化モード中にサブアレイ読み
出しポートとＣＳＭとの間の直接接続を行う。
【００４８】（８）構成状態マシン（ＣＳＭ） 図１３は図１及び図６のＣＳＭ６０のアーキテクチャを
図示したものである。ＦＰＧＡ／ＦＰＭＡ（一般的に呼
ぶと『プログラム可能システム』）内において、構成状
態マシンの機能は、アドレス情報及び構成データ情報の
双方を含む入力ビットストリーム、ならびにこれに付加
されたある種の外部制御信号を解釈することであり、こ
れによってプログラム可能なシステムの分散した構成メ
モリに正確にロードし、その結果望みの機能を実行する
ために、プログラム可能なシステム内の論理セルを個別
化し、経路指定を行う。ＦＰＧＡがこの機能を用いる方
法は既知であると同時に数多くあるが、本文では説明し
ない。このような既知の論理回路１７０に対して、いく
つかの新しいユニットが付加され、ＣＳＭを介してＦＰ
ＭＡのサブアレイＲＡＭビットの初期化を容易にする。
図示したものである。ＦＰＧＡ／ＦＰＭＡ（一般的に呼
ぶと『プログラム可能システム』）内において、構成状
態マシンの機能は、アドレス情報及び構成データ情報の
双方を含む入力ビットストリーム、ならびにこれに付加
されたある種の外部制御信号を解釈することであり、こ
れによってプログラム可能なシステムの分散した構成メ
モリに正確にロードし、その結果望みの機能を実行する
ために、プログラム可能なシステム内の論理セルを個別
化し、経路指定を行う。ＦＰＧＡがこの機能を用いる方
法は既知であると同時に数多くあるが、本文では説明し
ない。このような既知の論理回路１７０に対して、いく
つかの新しいユニットが付加され、ＣＳＭを介してＦＰ
ＭＡのサブアレイＲＡＭビットの初期化を容易にする。
【００４９】この図中のアレイ・アドレス空間認識／制
御ユニット１７２は、ＦＰＭＡ初期化アドレス空間内で
アドレス情報用の入力構成ビットストリームを選別す
る。これらのウィンドウは一定長であり、サブアレイの
奥行き全体が初期化される。サブアレイ・ウィンドウ内
で初期化の要求が検出されたときは、通常の状態マシン
動作は停止し、ＦＰＧＡに共通のビット線／ワード線は
有効にされない。アドレス空間情報は、アレイ選択論理
回路１７４によってデコードされ、どのサブアレイが初
期化されるべきかを決定する。このユニットは、そこで
初期化選択バスの適切なビットを有効にし、サブアレイ
におけるアドレス／データ・マルチプレクサ回路を制御
する。
御ユニット１７２は、ＦＰＭＡ初期化アドレス空間内で
アドレス情報用の入力構成ビットストリームを選別す
る。これらのウィンドウは一定長であり、サブアレイの
奥行き全体が初期化される。サブアレイ・ウィンドウ内
で初期化の要求が検出されたときは、通常の状態マシン
動作は停止し、ＦＰＧＡに共通のビット線／ワード線は
有効にされない。アドレス空間情報は、アレイ選択論理
回路１７４によってデコードされ、どのサブアレイが初
期化されるべきかを決定する。このユニットは、そこで
初期化選択バスの適切なビットを有効にし、サブアレイ
におけるアドレス／データ・マルチプレクサ回路を制御
する。
【００５０】アドレス・カウンタ・ユニット１７６は連
続したアドレス・ストリームを生成する役割をし、この
アドレス・ストリームは、デコードされてサブアレイを
選択するために初期化アドレス・バス上にドライブされ
る。
続したアドレス・ストリームを生成する役割をし、この
アドレス・ストリームは、デコードされてサブアレイを
選択するために初期化アドレス・バス上にドライブされ
る。
【００５１】アレイ制御信号生成ユニット１７８は、ビ
ットストリーム及び制御データを解釈して必要な初期化
機能（書き込み、読み出し、又は読み出し比較）を決定
し、初期化アドレス・バスを介してサブアレイに正確な
クロックを供給する役割をもつ。
ットストリーム及び制御データを解釈して必要な初期化
機能（書き込み、読み出し、又は読み出し比較）を決定
し、初期化アドレス・バスを介してサブアレイに正確な
クロックを供給する役割をもつ。
【００５２】アレイ・データ・ポート１８０は、サブア
レイの番号やアドレスに関係なく、構成ビットストリー
ムから選別された、ＦＰＭＡに書き込まれるべきすべて
のサブアレイ初期化データ用の仮想アドレスの役割をす
る。このユニットは、上で説明した方法で各サブアレイ
に接続された、サブアレイに等しいビット幅のバス・ネ
ットワーク（ＩＤＢ）をドライブする。（サブアレイの
ワード・ビット幅が、構成状態マシンのビット幅より小
さいか、これに等しい実施例、又は多数サイクルの初期
化バイト構造が用いられる実施例では、このビット幅定
義（サブアレイの幅）は事実である。好ましい実施例で
は、アレイ・データ・ポートの幅は構成状態マシンのビ
ット幅に等しく、データを方向づけるために書き込みイ
ネーブル信号が使われる。）デバッグ機能を設けるため
に、このユニットとＣＳＭとの間の必要な通信を伴う読
み出し及び読み出し比較動作を行うために、ＩＤＢ内に
読み出しバス（示されてない）も設けられる。２ポート
のＲＡＭシステムと１ポートの構成システムとの間の変
換手段も、アレイ・データ・ポート・ユニット中に設け
られている。（オプションのパリティ・ユニット２００
については以降に説明する。）
レイの番号やアドレスに関係なく、構成ビットストリー
ムから選別された、ＦＰＭＡに書き込まれるべきすべて
のサブアレイ初期化データ用の仮想アドレスの役割をす
る。このユニットは、上で説明した方法で各サブアレイ
に接続された、サブアレイに等しいビット幅のバス・ネ
ットワーク（ＩＤＢ）をドライブする。（サブアレイの
ワード・ビット幅が、構成状態マシンのビット幅より小
さいか、これに等しい実施例、又は多数サイクルの初期
化バイト構造が用いられる実施例では、このビット幅定
義（サブアレイの幅）は事実である。好ましい実施例で
は、アレイ・データ・ポートの幅は構成状態マシンのビ
ット幅に等しく、データを方向づけるために書き込みイ
ネーブル信号が使われる。）デバッグ機能を設けるため
に、このユニットとＣＳＭとの間の必要な通信を伴う読
み出し及び読み出し比較動作を行うために、ＩＤＢ内に
読み出しバス（示されてない）も設けられる。２ポート
のＲＡＭシステムと１ポートの構成システムとの間の変
換手段も、アレイ・データ・ポート・ユニット中に設け
られている。（オプションのパリティ・ユニット２００
については以降に説明する。）
【００５３】（９）動作の概要 本発明を用いて構築されたメモリ・アレイの読み出しポ
ート、及び書き込みポートの通常の機能動作は、このＦ
ＰＭＡアプリケーション中に開示されている内容に整合
性をもつ方法で進められる。
ート、及び書き込みポートの通常の機能動作は、このＦ
ＰＭＡアプリケーション中に開示されている内容に整合
性をもつ方法で進められる。
【００５４】本発明に従って、リセット信号のアクティ
ブになるエッジがサブアレイに到達したとき、この信号
はバッファリングされ、書き込みワード線生成回路の最
終段に送られる。有効にされたリセット信号は、すべて
の書き込みワード線生成回路を強制して、生成回路のそ
れぞれのワード線を有効にし、サブアレイ内のすべての
書き込みワード線をアクティブに変え、引き続きサブア
レイの全セルの書き込み転送ゲートをアクティブにす
る。同時にリセット信号はサブアレイの書き込みヘッド
回路に送られ、ここでリセット信号は、競合を起こす可
能性のある書き込みヘッドに、機能用データ経路又は初
期化用データ経路をトライステイト回路で接続し、書き
込みヘッドの出力上に、書き込みヘッドがドライブする
ビット線が接続されている全セルをリセットするため
に、適切な論理値を有効にする。代替として「０」以外
の論理値が必要なときは、この機能は基本的に同じ方法
で、素子タイプ及びアクティブ・レベルを逆にし、競合
電流の防止を行って実現される。リセットがアクティブ
になる時間は、ＲＡＭのセル・アーキテクチャ及びサブ
アレイのサイズに関係する。
ブになるエッジがサブアレイに到達したとき、この信号
はバッファリングされ、書き込みワード線生成回路の最
終段に送られる。有効にされたリセット信号は、すべて
の書き込みワード線生成回路を強制して、生成回路のそ
れぞれのワード線を有効にし、サブアレイ内のすべての
書き込みワード線をアクティブに変え、引き続きサブア
レイの全セルの書き込み転送ゲートをアクティブにす
る。同時にリセット信号はサブアレイの書き込みヘッド
回路に送られ、ここでリセット信号は、競合を起こす可
能性のある書き込みヘッドに、機能用データ経路又は初
期化用データ経路をトライステイト回路で接続し、書き
込みヘッドの出力上に、書き込みヘッドがドライブする
ビット線が接続されている全セルをリセットするため
に、適切な論理値を有効にする。代替として「０」以外
の論理値が必要なときは、この機能は基本的に同じ方法
で、素子タイプ及びアクティブ・レベルを逆にし、競合
電流の防止を行って実現される。リセットがアクティブ
になる時間は、ＲＡＭのセル・アーキテクチャ及びサブ
アレイのサイズに関係する。
【００５５】更に本発明に従って、構成状態マシンによ
るサブアレイ初期化コマンドとして解釈されるビットス
トリームは、初期化選択バス上の１本の線を有効にす
る。この線をアクティブにし、それと共に引き続きサブ
アレイにおいて真数及び補数を生成させると、サブアレ
イ・アドレス・ユニット、書き込みヘッド・ユニット、
及び読み出しヘッド・ユニットが、構成データによって
制御されるそれぞれの機能経路から切り離され、これら
のユニットは初期化アドレス・バス、及び初期化データ
・バスそれぞれに接続される。ＣＳＭによって低位アド
レス及びＲＣＬＫ又はＷＣＬＫが有効にされたとき、高
位アドレス信号及び書き込みイネーブル信号が強制的に
アクティブにされ、サブアレイの動作を可能にする。そ
の結果、単一のサブアレイが構成データによって定義さ
れた自身の機能接続から切り離される。状態マシンは引
き続いて、状態マシンの初期化モードによって決定され
たアレイの初期化インタフェースに対して、書き込み及
び読み出しコマンドを発行する。サブアレイに書き込ま
れるデータは、書き込み初期化データ・バスに対するバ
ッファを提供する仮想アドレスに配置され、このデータ
はすべてのサブアレイをドライブし、１つのサブアレイ
に受け取られる。同様の方法で読み出しデータが仮想ポ
ートにおいて受信される。状態マシンは、サブアレイ内
のすべてのアドレスに対して２進数を増加させる方向で
繰り返し動作し、アドレス空間全体の書き込み又は読み
出しを行う。この間にサブアレイに対して機能書き込み
が行われようとしても、アドレス及びデータ経路が切り
離されているので何も起こらない。前に説明したように
読み出しヘッドによってサブアレイが切り離されている
ので、読み出しを行おうとしたときは、データ接続の階
層に関係なく、アレイの事前充電論理レベルに基づいた
論理値が入出力回路に戻される。サブアレイがビット線
１４から切り離されているので、初期化の間のサブアレ
イによる上位階層ビット線の放電は不可能であり、上位
階層を介して読み出しアクセスを行おうとすると、ビッ
ト線の事前充電レベルが戻される。サブアレイの初期化
時に用いられる捕獲ラッチが、構成データによって構成
された機能データ出力回路としても用いられる場合に
は、トライステイト構成の捕獲ラッチの出力を伴う素子
Ｔ４０（図１１）のアクティブ化は、事前充電レベルの
捕獲と似たものになる。初期化の完了時に初期化選択線
が無効にされ、アドレス／データ経路は、ＦＰＧＡ／Ｆ
ＰＭＡ構成データによって確定された機能接続に明け渡
される。
るサブアレイ初期化コマンドとして解釈されるビットス
トリームは、初期化選択バス上の１本の線を有効にす
る。この線をアクティブにし、それと共に引き続きサブ
アレイにおいて真数及び補数を生成させると、サブアレ
イ・アドレス・ユニット、書き込みヘッド・ユニット、
及び読み出しヘッド・ユニットが、構成データによって
制御されるそれぞれの機能経路から切り離され、これら
のユニットは初期化アドレス・バス、及び初期化データ
・バスそれぞれに接続される。ＣＳＭによって低位アド
レス及びＲＣＬＫ又はＷＣＬＫが有効にされたとき、高
位アドレス信号及び書き込みイネーブル信号が強制的に
アクティブにされ、サブアレイの動作を可能にする。そ
の結果、単一のサブアレイが構成データによって定義さ
れた自身の機能接続から切り離される。状態マシンは引
き続いて、状態マシンの初期化モードによって決定され
たアレイの初期化インタフェースに対して、書き込み及
び読み出しコマンドを発行する。サブアレイに書き込ま
れるデータは、書き込み初期化データ・バスに対するバ
ッファを提供する仮想アドレスに配置され、このデータ
はすべてのサブアレイをドライブし、１つのサブアレイ
に受け取られる。同様の方法で読み出しデータが仮想ポ
ートにおいて受信される。状態マシンは、サブアレイ内
のすべてのアドレスに対して２進数を増加させる方向で
繰り返し動作し、アドレス空間全体の書き込み又は読み
出しを行う。この間にサブアレイに対して機能書き込み
が行われようとしても、アドレス及びデータ経路が切り
離されているので何も起こらない。前に説明したように
読み出しヘッドによってサブアレイが切り離されている
ので、読み出しを行おうとしたときは、データ接続の階
層に関係なく、アレイの事前充電論理レベルに基づいた
論理値が入出力回路に戻される。サブアレイがビット線
１４から切り離されているので、初期化の間のサブアレ
イによる上位階層ビット線の放電は不可能であり、上位
階層を介して読み出しアクセスを行おうとすると、ビッ
ト線の事前充電レベルが戻される。サブアレイの初期化
時に用いられる捕獲ラッチが、構成データによって構成
された機能データ出力回路としても用いられる場合に
は、トライステイト構成の捕獲ラッチの出力を伴う素子
Ｔ４０（図１１）のアクティブ化は、事前充電レベルの
捕獲と似たものになる。初期化の完了時に初期化選択線
が無効にされ、アドレス／データ経路は、ＦＰＧＡ／Ｆ
ＰＭＡ構成データによって確定された機能接続に明け渡
される。
【００５６】（１０）サブアレイ・ワード幅と構成デー
タ・バス幅との不一致 すべてのＳＲＡＭをベースとしたＦＰＧＡは、構成ビッ
トストリームをロードするための手段を必要とし、この
ビットストリームは、ユーザ希望の論理機能を提供する
ために、マルチプレクサ選択ピンを設定し、参照テーブ
ルにロードするなどで用いられるデータから成る。構成
のためのロードは一般にＦＰＧＡ内のＣＳＭを用いて行
われる。ＣＳＭは、別個のＲＯＭから並列又は直列の様
式でデータを読み出し、構成データをロードすべきアド
レス空間をデコードし、構成データを並列のビットスト
リームに変換し、最後にデータをロードするためにＦＰ
ＧＡ内の適切な構成用ビット線及びワード線を有効にす
る。プログラミング・インタフェースの状態マシン、ビ
ット線、及びワード線は、特定の構成ワード幅用に設計
されており、このワード幅は、一般にはＦＰＧＡと一緒
に用いられる市場で入手可能な並列ＲＯＭが利用可能で
あるときにドライブされる。
タ・バス幅との不一致 すべてのＳＲＡＭをベースとしたＦＰＧＡは、構成ビッ
トストリームをロードするための手段を必要とし、この
ビットストリームは、ユーザ希望の論理機能を提供する
ために、マルチプレクサ選択ピンを設定し、参照テーブ
ルにロードするなどで用いられるデータから成る。構成
のためのロードは一般にＦＰＧＡ内のＣＳＭを用いて行
われる。ＣＳＭは、別個のＲＯＭから並列又は直列の様
式でデータを読み出し、構成データをロードすべきアド
レス空間をデコードし、構成データを並列のビットスト
リームに変換し、最後にデータをロードするためにＦＰ
ＧＡ内の適切な構成用ビット線及びワード線を有効にす
る。プログラミング・インタフェースの状態マシン、ビ
ット線、及びワード線は、特定の構成ワード幅用に設計
されており、このワード幅は、一般にはＦＰＧＡと一緒
に用いられる市場で入手可能な並列ＲＯＭが利用可能で
あるときにドライブされる。
【００５７】ＦＰＭＡに関連するＲＯＳ（読み出し専用
記憶）モードは、関連するＦＰＧＡの構成の間に所要の
パターンを用いてＦＰＭＡメモリをロードすることを含
む。ＲＯＳ模倣機能をもつＦＰＧＡ内に組み込む柔軟性
のあるＦＰＭＡの設計は、ＲＯＳの個別化パターンをロ
ードするために、ＣＳＭを介してメモリ・アレイを初期
化する機能を必要とする。その結果、サブアレイの設計
は次の制約の１つ又は２つに従う必要がある。 （１）機能ＲＡＭワード線が使われるときは、サブアレ
イの幅（Ｎビット）は構成ワードの幅に等しくなければ
ならない。 （２）サブアレイのワード幅は、構成ワード幅の整数倍
でなければならず、アレイの効率的な使用のため、特別
のプログラミング・ワード線がアーキテクチャに取り込
まれる必要がある。構成ワード幅の非整数倍のときは、
大きなサブアレイ空間に効率の悪いプログラミングを増
加させることになる。
記憶）モードは、関連するＦＰＧＡの構成の間に所要の
パターンを用いてＦＰＭＡメモリをロードすることを含
む。ＲＯＳ模倣機能をもつＦＰＧＡ内に組み込む柔軟性
のあるＦＰＭＡの設計は、ＲＯＳの個別化パターンをロ
ードするために、ＣＳＭを介してメモリ・アレイを初期
化する機能を必要とする。その結果、サブアレイの設計
は次の制約の１つ又は２つに従う必要がある。 （１）機能ＲＡＭワード線が使われるときは、サブアレ
イの幅（Ｎビット）は構成ワードの幅に等しくなければ
ならない。 （２）サブアレイのワード幅は、構成ワード幅の整数倍
でなければならず、アレイの効率的な使用のため、特別
のプログラミング・ワード線がアーキテクチャに取り込
まれる必要がある。構成ワード幅の非整数倍のときは、
大きなサブアレイ空間に効率の悪いプログラミングを増
加させることになる。
【００５８】ＣＳＭが生成する構成バイト中のビット数
が、関連するＦＰＧＡの構成データ・バスの幅に密接に
関連するので、ＦＰＭＡサブアレイのＮ個のビットがＦ
ＰＧＡの構成データ・バスのＮ個のビットと等しくない
ときのケースを扱うために、ＣＳＭに追加の変更を行う
ことができる。Ｎ個のビットが１つか２つのみ異なる場
合は、不一致のビットは既知の値に接続されているか、
又は代替的にパリティであると想定されるかのいずれか
であり、このパリティは、図１３に示されたＣＳＭアレ
イ・データ・ポート中のパリティ生成ユニット２００の
付加により、初期化データ・バス・セット中の独立にプ
ログラムされた配線セットから得られるパリティ生成を
用いてプログラムされる。（不一致となったデータ・ビ
ットは、サブアレイ初期化の読み出し比較モードではチ
ェックできず、プログラムされたモードでのサブアレイ
の有効ビット幅は、構成データ・バス幅に等しい。）図
１４は、８ビット幅に１つのパリティ・ビットが加わっ
たワードを含むサブアレイ１２の一部の例を図示する。
パリティ・ビットの列２２２に関連する書き込みヘッド
は、初期化データ・バス中のパリティ線からデータを受
信する。
が、関連するＦＰＧＡの構成データ・バスの幅に密接に
関連するので、ＦＰＭＡサブアレイのＮ個のビットがＦ
ＰＧＡの構成データ・バスのＮ個のビットと等しくない
ときのケースを扱うために、ＣＳＭに追加の変更を行う
ことができる。Ｎ個のビットが１つか２つのみ異なる場
合は、不一致のビットは既知の値に接続されているか、
又は代替的にパリティであると想定されるかのいずれか
であり、このパリティは、図１３に示されたＣＳＭアレ
イ・データ・ポート中のパリティ生成ユニット２００の
付加により、初期化データ・バス・セット中の独立にプ
ログラムされた配線セットから得られるパリティ生成を
用いてプログラムされる。（不一致となったデータ・ビ
ットは、サブアレイ初期化の読み出し比較モードではチ
ェックできず、プログラムされたモードでのサブアレイ
の有効ビット幅は、構成データ・バス幅に等しい。）図
１４は、８ビット幅に１つのパリティ・ビットが加わっ
たワードを含むサブアレイ１２の一部の例を図示する。
パリティ・ビットの列２２２に関連する書き込みヘッド
は、初期化データ・バス中のパリティ線からデータを受
信する。
【００５９】構成ワード中のＮビットのそれぞれは、Ｃ
ＳＭ中の１つ又は２つ以上のパリティ生成回路２００に
供給される。図１５は、典型的なパリティ生成回路２０
０を図示したものである。各パリティ生成回路は、Ｎビ
ット・ワード全体に対するパリティ、又はサブアレイ中
で複数のパリティ・ビットが用いられるときは、Ｎ個の
パリティ・ビットの一部の生成が可能なＸＮＯＲツリー
２３０から成る。実装された各ＸＮＯＲツリーは、自身
の真及び補の出力をマルチプレクサ２３２にドライブ
し、このマルチプレクサは、初期の構成時間に構成ビッ
ト・セットによって制御され、望ましいパリティ・タイ
プ、偶数パリティか奇数パリティかが決定され、このパ
リティの選択された極性が、サブアレイにローカルであ
るパリティ・ビット線の１本の上にドライブされる。
ＳＭ中の１つ又は２つ以上のパリティ生成回路２００に
供給される。図１５は、典型的なパリティ生成回路２０
０を図示したものである。各パリティ生成回路は、Ｎビ
ット・ワード全体に対するパリティ、又はサブアレイ中
で複数のパリティ・ビットが用いられるときは、Ｎ個の
パリティ・ビットの一部の生成が可能なＸＮＯＲツリー
２３０から成る。実装された各ＸＮＯＲツリーは、自身
の真及び補の出力をマルチプレクサ２３２にドライブ
し、このマルチプレクサは、初期の構成時間に構成ビッ
ト・セットによって制御され、望ましいパリティ・タイ
プ、偶数パリティか奇数パリティかが決定され、このパ
リティの選択された極性が、サブアレイにローカルであ
るパリティ・ビット線の１本の上にドライブされる。
【００６０】パリティが生成された後、単一のワード線
は、元のプログラミング・ワードにパリティ・ワード中
のビットを加えたＮビットを同時にサブアレイ・ワード
にゲート出力する。用いられるワード線は、（前に詳し
く述べた）機能モードにおいても作動する二重使用のワ
ード線か、又は初期化モードにおいてのみ用いられるワ
ード線のいずれかである。その結果アーキテクチャは、
構成ワード幅によってカバーされないＭ個のパリティ・
ビットをプログラムするための専用の多数のプログラム
・ワード線の実装を省くことができ、構成（初期化）モ
ードにおいて機能ワード線を用いることを可能にする。
は、元のプログラミング・ワードにパリティ・ワード中
のビットを加えたＮビットを同時にサブアレイ・ワード
にゲート出力する。用いられるワード線は、（前に詳し
く述べた）機能モードにおいても作動する二重使用のワ
ード線か、又は初期化モードにおいてのみ用いられるワ
ード線のいずれかである。その結果アーキテクチャは、
構成ワード幅によってカバーされないＭ個のパリティ・
ビットをプログラムするための専用の多数のプログラム
・ワード線の実装を省くことができ、構成（初期化）モ
ードにおいて機能ワード線を用いることを可能にする。
【００６１】パリティ生成ユニットに対して別の配置／
実施例が可能であることは、当分野に知識をもつ当業者
は理解するであろう。
実施例が可能であることは、当分野に知識をもつ当業者
は理解するであろう。
【００６２】サブアレイのＮビットが構成システム用の
Ｎビットの倍数である場合は、このシステムの２つの別
の実施例が存在する。
Ｎビットの倍数である場合は、このシステムの２つの別
の実施例が存在する。
【００６３】第１の実施例は、ＣＳＭ内での構成バイト
の連結／切り離しを含み、これにより初期化書き込みの
間の必要なビット幅を構築し、読み出し比較モードで
は、初期化ビット幅を複数の構成バイトに分割する。こ
の実装は各ＦＰＭＡ初期化サイクルに対して複数の構成
サイクルを必要にし、ＣＳＭに対して関連した更新を行
う。
の連結／切り離しを含み、これにより初期化書き込みの
間の必要なビット幅を構築し、読み出し比較モードで
は、初期化ビット幅を複数の構成バイトに分割する。こ
の実装は各ＦＰＭＡ初期化サイクルに対して複数の構成
サイクルを必要にし、ＣＳＭに対して関連した更新を行
う。
【００６４】第２の実施例は、初期化機能をサブアレイ
・アドレス空間内で複数回実行し、サブアレイの複数の
構成バイト幅間で構成バイトを共有する。この場合、Ｃ
ＳＭはここでもサブアレイの書き込みヘッド（複数の
線）への複数のバイト書き込みイネーブル入力の状態を
制御し、データのバイトの送り先を決定し、それにより
（特に図９を参照して上で説明したように）、サブアレ
イに向けたサブ・エレメントのアドレス指定を行う。同
様な方法で、読み出し比較の間にサブアレイからの読み
出しのために選択されるデータに対しても、ＷＥＮ線が
作用する。例えば、読み出しポートの動作が少々変更さ
れる。図１１の素子Ｔ２８及びＴ３１に接続される制御
信号ＳＰＲＯＧ及びＳＰＲＯＧの否定は、複数のＩＳＢ
信号の１つとサブアレイ・ワード中の一部に関連したＷ
ＥＮ信号とのＡＮＤ回路となる。従って、必要なＷＥＮ
信号が有効になると、図１１のビット線／捕獲ラッチか
らの読み出しデータが、より幅の狭い初期化データ・バ
スの読み出し部にゲート出力される。この実施例はＣＳ
Ｍ内のユニットの変更を必要とするが、ＦＰＧＡ及びＦ
ＰＭＡの構成サイクルの１対１の対応は維持される。
・アドレス空間内で複数回実行し、サブアレイの複数の
構成バイト幅間で構成バイトを共有する。この場合、Ｃ
ＳＭはここでもサブアレイの書き込みヘッド（複数の
線）への複数のバイト書き込みイネーブル入力の状態を
制御し、データのバイトの送り先を決定し、それにより
（特に図９を参照して上で説明したように）、サブアレ
イに向けたサブ・エレメントのアドレス指定を行う。同
様な方法で、読み出し比較の間にサブアレイからの読み
出しのために選択されるデータに対しても、ＷＥＮ線が
作用する。例えば、読み出しポートの動作が少々変更さ
れる。図１１の素子Ｔ２８及びＴ３１に接続される制御
信号ＳＰＲＯＧ及びＳＰＲＯＧの否定は、複数のＩＳＢ
信号の１つとサブアレイ・ワード中の一部に関連したＷ
ＥＮ信号とのＡＮＤ回路となる。従って、必要なＷＥＮ
信号が有効になると、図１１のビット線／捕獲ラッチか
らの読み出しデータが、より幅の狭い初期化データ・バ
スの読み出し部にゲート出力される。この実施例はＣＳ
Ｍ内のユニットの変更を必要とするが、ＦＰＧＡ及びＦ
ＰＭＡの構成サイクルの１対１の対応は維持される。
【００６５】上記の技術の組み合わせも用いることがで
きる。例えば１つの実施例では、サブアレイのワード幅
が１８ビットであり、しかし構成ワード幅は８ビットで
ある。このサブアレイ・ワードの最初の１６ビットに対
して、上位バイト及び下位バイトのイネーブル信号が供
給できる。残りの２ビットは固定レベルに接続するか、
又は代替的にパリティとして使用できる。
きる。例えば１つの実施例では、サブアレイのワード幅
が１８ビットであり、しかし構成ワード幅は８ビットで
ある。このサブアレイ・ワードの最初の１６ビットに対
して、上位バイト及び下位バイトのイネーブル信号が供
給できる。残りの２ビットは固定レベルに接続するか、
又は代替的にパリティとして使用できる。
【００６６】メモリ・アレイのワード線、ビット線、な
らびに読み出し及び書き込みポートを、例えば機能用、
初期化用、及びリセット用を含む複数のアドレス・リソ
ース及びデータ・リソースの間でプログラムにより共有
するシステムを上に説明した。本発明は、この技術がな
ければ冗長になるワード線、ビット線、読み出し及び書
き込みポート、ならびに関連するドライブ回路の必要性
を除去することにより、メモリ・アレイの全体的な密度
を改善する。
らびに読み出し及び書き込みポートを、例えば機能用、
初期化用、及びリセット用を含む複数のアドレス・リソ
ース及びデータ・リソースの間でプログラムにより共有
するシステムを上に説明した。本発明は、この技術がな
ければ冗長になるワード線、ビット線、読み出し及び書
き込みポート、ならびに関連するドライブ回路の必要性
を除去することにより、メモリ・アレイの全体的な密度
を改善する。
【００６７】本発明を本発明のいくつかの好ましい実施
例に関連させて本文中に詳細に説明したが、当分野に技
術をもつ当業者は、この中に多くの大小の変更ができ
る。したがって、本発明の真の意図と範囲中にこれらの
すべての大小の変更を包含すべく、文頭の特許請求の範
囲を記述する。
例に関連させて本文中に詳細に説明したが、当分野に技
術をもつ当業者は、この中に多くの大小の変更ができ
る。したがって、本発明の真の意図と範囲中にこれらの
すべての大小の変更を包含すべく、文頭の特許請求の範
囲を記述する。
【００６８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６９】(１）複数のメモリ・セルを有するメモリ
・アレイであって、前記メモリ・アレイの前記複数のメ
モリ・セルの少なくとも一部をアクセスするために、第
１のアドレス情報を伝達するための第１のアドレス・バ
スと、前記メモリ・アレイの前記メモリ・セルの一部を
アクセスするために、第２のアドレス情報を伝達するた
めの第２のアドレス・バスと、前記第１のアドレス・バ
ス、前記第２のアドレス・バスと、前記メモリ・セルの
一部との間に配置されたプログラム可能な選択回路であ
って、前記第１のアドレス・バス又は前記第２のアドレ
ス・バスのいずれかから、前記メモリ・セルの一部にア
ドレス情報を伝達するためにプログラム可能な選択回路
と、を含むメモリ・アレイ。 (２）前記メモリ・セルの一部が複数のワード線を用い
てアクセスされ、前記プログラム可能な選択回路と前記
複数のワード線との間に配置されたワード線生成システ
ムを更に含むメモリ・アレイであって、前記第１及び第
２のアドレス情報が、前記プログラム可能な選択回路か
ら前記ワード線生成システムにプログラムにより伝達さ
れる、（１）に記載のメモリ・アレイ。 (３）前記ワード線生成システムが、自身に接続された
リセット回路を更に含み、前記複数のワード線のそれぞ
れが、前記ワード線生成システムの前記リセット回路に
よるリセット信号の受信時に、前記ワード線生成システ
ムにより有効にされる、(２）に記載のメモリ・アレ
イ。 (４）前記メモリ・セルの一部が、複数のビット線を用
いてアクセスされ、前記メモリ・アレイが更に、第１の
データ・バスと、第２のデータ・バスと、前記第１のデ
ータ・バス、前記第２のデータ・バスと、前記複数のビ
ット線のそれぞれの書き込みビット線との間にそれぞれ
が配置された、複数のプログラム可能な書き込み回路で
あって、各前記書き込み回路が前記第１のデータ・バ
ス、又は前記第２のデータ・バスのいずれかからそれぞ
れのビット線にデータを伝達するためにプログラム可能
である、(１）に記載のメモリ・アレイ。 (５）各前記プログラム可能な書き込み回路が更に自身
に接続されたリセット回路を含み、前記それぞれの書き
込みビット線が、前記それぞれの書き込み回路の前記リ
セット回路によるリセット信号の受信時に、リセット電
圧レベルにセットされる、(４）に記載のメモリ・アレ
イ。 (６）前記複数のビット線のそれぞれの読み出しビット
線に関連したプログラム可能な読み出し回路を更に含
み、各前記読み出し回路が、自身のそれぞれの読み出し
ビット線から前記の第１のデータ・バス、及び前記第２
のデータ・バスにデータを伝達するためにプログラム可
能である、(４）に記載のメモリ・アレイ。 (７）複数のメモリ・セルを有するメモリ・アレイであ
って、第１及び第２のアドレス・ソースと、第１及び第
２のデータ・バスと、前記第１の又は前記第２のアドレ
ス・ソースのいずれかからプログラムにより取り出され
たアドレス・データに基づいて、前記複数のメモリ・セ
ルの少なくとも一部に関連づけられた複数の書き込みワ
ード線をドライブするためのアドレス・ユニットと、前
記複数のメモリ・セルの少なくとも一部に関連づけられ
た複数のビット線と前記第１又は前記第２のデータ・バ
スとの間にプログラムによりデータを伝達するための複
数のデータ取り扱い回路と、前記アドレス・ユニット及
び前記複数のデータ取り扱い回路にプログラミング情報
を供給するためのプログラミング・システムと、を含む
メモリ・アレイ。 (８）前記データ取り扱い回路及び前記アドレス・ユニ
ットにリセット信号を伝達するための、リセット信号ソ
ースを更に含むメモリ・アレイであって、前記リセット
信号ソースからのリセット信号の受信時に、前記アドレ
ス・ユニットは前記複数のワード線を有効にし、前記複
数のデータ取り扱い回路が、前記複数のメモリ・セルの
少なくとも一部に関連した前記複数のビット線の複数の
書き込みビット線にリセット電圧レベルを供給する、
(７）に記載のメモリ・アレイ。 (９）前記メモリ・セルの少なくとも一部のメモリ・セ
ルの１行／列にあるメモリ・セル書き込みポートが、自
身に稼働状態で接続される前記複数の書き込みワード線
の所定の書き込みワード線を有する、(８）に記載のメ
モリ・アレイ。 (１０）前記メモリ・セルの少なくとも一部のメモリ・
セルの１列／行にあるメモリ・セルの前記書き込みポー
トが、自身に稼働状態で接続される前記複数の書き込み
ビット線の所定の書き込みビット線を有する、(９）に
記載のメモリ・アレイ。 (１１）前記メモリ・セルの少なくとも一部の各メモリ
・セルの前記書き込みポートが、１つの共通の書き込み
ポートを含み、前記共通の書き込みポートを通じてリセ
ット、第１データ・バスのデータ、及び第２データ・バ
スのデータが前記メモリ・セルに伝達される、(１０）
に記載のメモリ・アレイ。 (１２）前記複数のデータ取り扱い回路が、前記第１及
び第２のデータ・ソースと前記複数のビット線の複数の
書き込みビット線との間に配置された複数の書き込み回
路を含む、(７）に記載のメモリ・アレイ。 (１３）前記複数の書き込み回路のそれぞれが、自身に
接続されたリセット回路を有し、リセット信号を受信時
に、各前記書き込み回路が、自身のそれぞれの書き込み
ビット線にリセット信号レベルを与える、(１２）に記
載のメモリ・アレイ。 (１４）前記アドレス・ユニットが自身に接続されたリ
セット回路を有し、リセット信号を受信時に、前記アド
レス・ユニットが、前記複数の書き込みワード線を有効
にする、(１３）に記載のメモリ・アレイ。 (１５）前記メモリ・セルの少なくとも一部を含むメモ
リ・セルの複数の部分を含み、前記メモリ・セルの複数
の部分のそれぞれが、メモリ・サブアレイを含み、各前
記メモリ・サブアレイが自身に関連づけられた、それぞ
れのアドレス・ユニットと、それぞれの複数の書き込み
回路と、を有する、(１４）に記載のメモリ・アレイ。 (１６）前記第１のアドレス・ソースが機能アドレス・
バスであり、前記第２のアドレス・ソースが、前記プロ
グラミング・システムに接続され、メモリ・セルの各前
記サブアレイ内のメモリ・セルをアドレス指定するため
に適切なデータ伝達容量を有する、初期化アドレス・バ
スである、(１５）に記載のメモリ・アレイ。 (１７）前記複数のサブアレイのいずれのサブアレイを
前記初期化アドレス・バスによってアドレス指定するか
を選択的に制御するための、前記プログラミング・シス
テムに接続された初期化選択バスを更に含む、(１６）
に記載のメモリ・アレイ。 (１８）前記メモリ・アレイが前記メモリ・セルの少な
くとも一部を含むメモリ・セルの複数の部分を含み、前
記メモリ・セルの各部分がメモリ・サブアレイを含み、
前記第１のアドレス・ソースが機能アドレス・バスであ
り、前記第２のアドレス・ソースが初期化アドレス・バ
スであり、前記第１のデータ・バスが機能データ・バス
であり、前記第２のデータ・バスが初期化データ・バス
であり、前記プログラミング・システムが、前記メモリ
・アレイに供給される入力ビットストリーム及び制御信
号を処理するためのアドレス空間認識ユニットであっ
て、所定のメモリ・アレイの初期化アドレス空間に関連
づけられたアドレスのために、前記入力ビットストリー
ムを選別するアドレス空間認識ユニットと、いずれのメ
モリ・サブアレイを初期化するかを決定し、いずれのメ
モリ・サブアレイを初期化するかの指示を初期化選択バ
スに供給するための、前記アドレス空間認識ユニットに
接続されたアレイ選択ユニットと、前記初期化アドレス
・バスに連続するアドレス・ストリームを供給するため
のアドレス・カウンタ・ユニットと、前記アドレス空間
認識ユニットに接続され、前記入力ビットストリームか
ら初期化データを受信し、前記初期化データを前記初期
化データ・バスに供給するメモリ・アレイ・データ・ポ
ートと、を含む、(７）に記載のメモリ・アレイ。 (１９）前記プログラミング・システムが更に、前記ア
ドレス空間認識ユニットに接続され、必要な初期化機能
に従って前記初期化アドレス・バスに制御情報を供給す
るためのアレイ制御信号生成ユニットを含む、(１８）
に記載のメモリ・アレイ。 (２０）自身の中に(１９）に記載のメモリ・アレイを組
み込むプログラマブル・ゲート・アレイであって、前記
プログラマブル・ゲート・アレイが自身の中のプログラ
ム可能リソース用のプログラミング・システムを有し、
前記プログラマブル・ゲート・アレイの前記プログラミ
ング・システムが、前記メモリ・アレイの前記プログラ
ミング・システムに関連した前記ビットストリーム及び
制御信号を受信し、前記ビットストリーム及び制御信号
に従って自身の中のプログラム可能リソースをプログラ
ムする、プログラマブル・ゲート・アレイ。 (２１）前記プログラミング・システムがパリティ生成
ユニットを含み、前記パリティ生成ユニットが、前記第
１及び前記第２のデータ・バスの一方のパリティ線上に
パリティ信号を供給するためのものである、(７）に記
載のメモリ・アレイ。 (２２）前記複数のメモリ・セルの少なくとも一部が、
パリティ情報を保持するための１群のセルを有し、前記
パリティ情報が、少なくとも１つの前記データ取り扱い
回路により、当取り扱い回路に接続された前記複数のビ
ット線の少なくとも１本を介して、前記パリティ線から
前記１群のセルに供給される、(２１）に記載のメモリ
・アレイ。 (２３）自身の中に(７）に記載のメモリ・アレイを組み
込むプログラマブル・ゲート・アレイであって、前記プ
ログラマブル・ゲート・アレイが自身の中のプログラム
可能リソース用のプログラミング・システムを有し、前
記プログラマブル・ゲート・アレイの前記プログラミン
グ・システムが、前記メモリ・アレイの前記プログラミ
ング・システムに関連したビットストリーム及び制御信
号を受信し、前記ビットストリーム及び制御信号に従っ
て自身の中の前記プログラム可能リソースをプログラム
する、プログラマブル・ゲート・アレイ。 (２４）少なくとも２つのアドレス・バス及び少なくと
も２つのデータ・バスからの書き込みアクセス、ならび
にリセット・アクセスを、メモリ・アレイの複数のメモ
リ・セルの少なくとも一部に供給するためのシステムで
あって、前記メモリ・セルの少なくとも一部のメモリ・
セルのそれぞれが、少なくとも１本のビット線及び１本
のワード線に動作上の関連のある書き込みポートを有
し、前記ワード線をドライブし、それにより前記少なく
とも２つのアドレス・バスの選択された１つから各書き
込みポートを操作するためにプログラム可能なアドレス
・システムと、前記ビット線にデータを供給し、それに
より前記少なくとも２つのデータ・バスの選択された１
つから各書き込みポートを操作するためにプログラム可
能な書き込みシステムと、を含み、前記アドレス・シス
テム及び前記書き込みシステムのそれぞれが、前記メモ
リ・セルの少なくとも一部の各メモリ・セルを、前記メ
モリ・セルのそれぞれの書き込みポートを介して非同期
でリセットするためのリセット回路を含む、システム。 (２５）前記メモリ・アレイが、前記メモリ・セルの少
なくとも一部を含むメモリ・セルの複数の部分を含み、
メモリ・セルの前記複数の部分のそれぞれが、自身に関
連づけられたそれぞれのアドレス・システム及び書き込
みシステムを含む、(２４）に記載のシステム。 (２６）前記ビット線から前記少なくとも２つのデータ
・バスの選択された１つにデータを供給するためにプロ
グラム可能な読み出しシステムを更に含む、(２４）に
記載のシステム。 (２７）前記読み出しシステムが、前記ビット線の選択
されたサブセットのみからプログラムによりデータを受
信するために更にプログラム可能であり、それにより前
記メモリ・セルの少なくとも一部に対するサブ・エレメ
ント・アドレス指定機能を備える、(２６）に記載のシ
ステム。 (２８）前記メモリ・アレイが、前記メモリ・セルの少
なくとも一部を含むメモリ・セルの複数の部分を含み、
メモリ・セルの前記複数の部分のそれぞれが、自身に関
連したそれぞれのアドレス・システム、書き込みシステ
ム、及び読み出しシステムを有する、(２６）に記載の
システム。 (２９）前記書き込みシステムが、前記ビット線の選択
されたサブセットのみにプログラムによりデータを渡す
ために更にプログラム可能であり、それにより前記メモ
リ・セルの少なくとも一部に対するサブ・エレメント・
アドレス指定機能を備える、(２４）に記載のシステ
ム。 (３０）前記書き込みシステムが、前記少なくとも２つ
のデータ・バスの所定の１つからデータを渡すときに、
前記ビット線の選択されたサブセットにプログラムによ
り固定のデータ値を渡すために更にプログラム可能であ
る、(２４）に記載のシステム。 (３１）前記少なくとも２つのデータ・バスの１つが、
データを伝達するためのデータ線を含み、前記データ
は、前記少なくとも２つのデータ・バスの１つにある他
のデータ線上のデータの関数であり、前記データ線上の
データは、前記メモリ・セルの少なくとも一部の所定の
サブセットに、前記所定のサブセットに関連したいずれ
かのビット線を介して渡されるものである、(２４）に
記載のシステム。 (３２）前記少なくとも２つのデータ・バスの１つにあ
る前記データ線をドライブするためのパリティ生成回路
を更に含み、前記パリティ生成回路が、前記少なくとも
２つのデータ・バスの１つにある前記他の線に向けてデ
ータを入力として方向づける、(３１）に記載のシステ
ム。 (３３）メモリ・セルのアレイを自身の中に組み入れて
いるプログラマブル・ゲート・アレイを動作させる方法
であって、前記メモリ・セルのアレイが、１組のワード
線及びビット線に切り換えて接続される機能アドレス・
バス及び機能データ・バスを介して、前記プログラマブ
ル・ゲート・アレイからアクセス可能であり、前記プロ
グラマブル・ゲート・アレイの構成可能なリソースを構
成するために、構成ビットストリームを用いるステップ
と、初期化アドレス・バス及び初期化データ・バスを介
して前記メモリ・セルのアレイを初期化するために、前
記構成ビットストリームを用いるステップであって、前
記初期化アドレス・バス及び前記初期化データ・バス
が、前記１組のワード線及びビット線に切り換えて接続
されるステップと、を含む方法。 (３４）前記メモリ・セルのアレイを初期化するために
構成ビットストリームを用いる前記ステップが、前記メ
モリ・アレイのワード幅と前記プログラマブル・ゲート
・アレイのワード幅との差を解消するステップを含む、
(３３）に記載の方法。 (３５）前記の差を解消するステップが、サブ・ワード
・アドレス指定及びパリティ生成を含む、(３４）に記
載の方法。 (３６）メモリ・セルのアレイを自身の中に組み入れて
いるプログラマブル・ゲート・アレイを動作させるため
のシステムであって、前記メモリ・セルのアレイが、１
組のワード線及びビット線に切り換えて接続される機能
アドレス・バス及び機能データ・バスを介して、前記プ
ログラマブル・ゲート・アレイからアクセス可能であ
り、前記プログラマブル・ゲート・アレイの構成可能な
リソースを構成するために、構成ビットストリームを用
いる手段と、初期化アドレス・バス及び初期化データ・
バスを介して前記メモリ・セルのアレイを初期化するた
めに、前記構成ビットストリームを用いる手段であっ
て、前記初期化アドレス・バス及び前記初期化データ・
バスが、前記１組のワード線及びビット線に切り換えて
接続される手段と、を含むシステム。 (３７）前記メモリ・セルのアレイを初期化するために
前記構成ビットストリームを用いる前記手段が、前記メ
モリ・アレイのワード幅と前記プログラマブル・ゲート
・アレイのワード幅との差を解消する手段を含む、(３
６）に記載のシステム。 (３８）前記の差を解消する手段が、サブ・ワード・ア
ドレス指定及びパリティ生成する手段を含む、(３７）
に記載のシステム。
・アレイであって、前記メモリ・アレイの前記複数のメ
モリ・セルの少なくとも一部をアクセスするために、第
１のアドレス情報を伝達するための第１のアドレス・バ
スと、前記メモリ・アレイの前記メモリ・セルの一部を
アクセスするために、第２のアドレス情報を伝達するた
めの第２のアドレス・バスと、前記第１のアドレス・バ
ス、前記第２のアドレス・バスと、前記メモリ・セルの
一部との間に配置されたプログラム可能な選択回路であ
って、前記第１のアドレス・バス又は前記第２のアドレ
ス・バスのいずれかから、前記メモリ・セルの一部にア
ドレス情報を伝達するためにプログラム可能な選択回路
と、を含むメモリ・アレイ。 (２）前記メモリ・セルの一部が複数のワード線を用い
てアクセスされ、前記プログラム可能な選択回路と前記
複数のワード線との間に配置されたワード線生成システ
ムを更に含むメモリ・アレイであって、前記第１及び第
２のアドレス情報が、前記プログラム可能な選択回路か
ら前記ワード線生成システムにプログラムにより伝達さ
れる、（１）に記載のメモリ・アレイ。 (３）前記ワード線生成システムが、自身に接続された
リセット回路を更に含み、前記複数のワード線のそれぞ
れが、前記ワード線生成システムの前記リセット回路に
よるリセット信号の受信時に、前記ワード線生成システ
ムにより有効にされる、(２）に記載のメモリ・アレ
イ。 (４）前記メモリ・セルの一部が、複数のビット線を用
いてアクセスされ、前記メモリ・アレイが更に、第１の
データ・バスと、第２のデータ・バスと、前記第１のデ
ータ・バス、前記第２のデータ・バスと、前記複数のビ
ット線のそれぞれの書き込みビット線との間にそれぞれ
が配置された、複数のプログラム可能な書き込み回路で
あって、各前記書き込み回路が前記第１のデータ・バ
ス、又は前記第２のデータ・バスのいずれかからそれぞ
れのビット線にデータを伝達するためにプログラム可能
である、(１）に記載のメモリ・アレイ。 (５）各前記プログラム可能な書き込み回路が更に自身
に接続されたリセット回路を含み、前記それぞれの書き
込みビット線が、前記それぞれの書き込み回路の前記リ
セット回路によるリセット信号の受信時に、リセット電
圧レベルにセットされる、(４）に記載のメモリ・アレ
イ。 (６）前記複数のビット線のそれぞれの読み出しビット
線に関連したプログラム可能な読み出し回路を更に含
み、各前記読み出し回路が、自身のそれぞれの読み出し
ビット線から前記の第１のデータ・バス、及び前記第２
のデータ・バスにデータを伝達するためにプログラム可
能である、(４）に記載のメモリ・アレイ。 (７）複数のメモリ・セルを有するメモリ・アレイであ
って、第１及び第２のアドレス・ソースと、第１及び第
２のデータ・バスと、前記第１の又は前記第２のアドレ
ス・ソースのいずれかからプログラムにより取り出され
たアドレス・データに基づいて、前記複数のメモリ・セ
ルの少なくとも一部に関連づけられた複数の書き込みワ
ード線をドライブするためのアドレス・ユニットと、前
記複数のメモリ・セルの少なくとも一部に関連づけられ
た複数のビット線と前記第１又は前記第２のデータ・バ
スとの間にプログラムによりデータを伝達するための複
数のデータ取り扱い回路と、前記アドレス・ユニット及
び前記複数のデータ取り扱い回路にプログラミング情報
を供給するためのプログラミング・システムと、を含む
メモリ・アレイ。 (８）前記データ取り扱い回路及び前記アドレス・ユニ
ットにリセット信号を伝達するための、リセット信号ソ
ースを更に含むメモリ・アレイであって、前記リセット
信号ソースからのリセット信号の受信時に、前記アドレ
ス・ユニットは前記複数のワード線を有効にし、前記複
数のデータ取り扱い回路が、前記複数のメモリ・セルの
少なくとも一部に関連した前記複数のビット線の複数の
書き込みビット線にリセット電圧レベルを供給する、
(７）に記載のメモリ・アレイ。 (９）前記メモリ・セルの少なくとも一部のメモリ・セ
ルの１行／列にあるメモリ・セル書き込みポートが、自
身に稼働状態で接続される前記複数の書き込みワード線
の所定の書き込みワード線を有する、(８）に記載のメ
モリ・アレイ。 (１０）前記メモリ・セルの少なくとも一部のメモリ・
セルの１列／行にあるメモリ・セルの前記書き込みポー
トが、自身に稼働状態で接続される前記複数の書き込み
ビット線の所定の書き込みビット線を有する、(９）に
記載のメモリ・アレイ。 (１１）前記メモリ・セルの少なくとも一部の各メモリ
・セルの前記書き込みポートが、１つの共通の書き込み
ポートを含み、前記共通の書き込みポートを通じてリセ
ット、第１データ・バスのデータ、及び第２データ・バ
スのデータが前記メモリ・セルに伝達される、(１０）
に記載のメモリ・アレイ。 (１２）前記複数のデータ取り扱い回路が、前記第１及
び第２のデータ・ソースと前記複数のビット線の複数の
書き込みビット線との間に配置された複数の書き込み回
路を含む、(７）に記載のメモリ・アレイ。 (１３）前記複数の書き込み回路のそれぞれが、自身に
接続されたリセット回路を有し、リセット信号を受信時
に、各前記書き込み回路が、自身のそれぞれの書き込み
ビット線にリセット信号レベルを与える、(１２）に記
載のメモリ・アレイ。 (１４）前記アドレス・ユニットが自身に接続されたリ
セット回路を有し、リセット信号を受信時に、前記アド
レス・ユニットが、前記複数の書き込みワード線を有効
にする、(１３）に記載のメモリ・アレイ。 (１５）前記メモリ・セルの少なくとも一部を含むメモ
リ・セルの複数の部分を含み、前記メモリ・セルの複数
の部分のそれぞれが、メモリ・サブアレイを含み、各前
記メモリ・サブアレイが自身に関連づけられた、それぞ
れのアドレス・ユニットと、それぞれの複数の書き込み
回路と、を有する、(１４）に記載のメモリ・アレイ。 (１６）前記第１のアドレス・ソースが機能アドレス・
バスであり、前記第２のアドレス・ソースが、前記プロ
グラミング・システムに接続され、メモリ・セルの各前
記サブアレイ内のメモリ・セルをアドレス指定するため
に適切なデータ伝達容量を有する、初期化アドレス・バ
スである、(１５）に記載のメモリ・アレイ。 (１７）前記複数のサブアレイのいずれのサブアレイを
前記初期化アドレス・バスによってアドレス指定するか
を選択的に制御するための、前記プログラミング・シス
テムに接続された初期化選択バスを更に含む、(１６）
に記載のメモリ・アレイ。 (１８）前記メモリ・アレイが前記メモリ・セルの少な
くとも一部を含むメモリ・セルの複数の部分を含み、前
記メモリ・セルの各部分がメモリ・サブアレイを含み、
前記第１のアドレス・ソースが機能アドレス・バスであ
り、前記第２のアドレス・ソースが初期化アドレス・バ
スであり、前記第１のデータ・バスが機能データ・バス
であり、前記第２のデータ・バスが初期化データ・バス
であり、前記プログラミング・システムが、前記メモリ
・アレイに供給される入力ビットストリーム及び制御信
号を処理するためのアドレス空間認識ユニットであっ
て、所定のメモリ・アレイの初期化アドレス空間に関連
づけられたアドレスのために、前記入力ビットストリー
ムを選別するアドレス空間認識ユニットと、いずれのメ
モリ・サブアレイを初期化するかを決定し、いずれのメ
モリ・サブアレイを初期化するかの指示を初期化選択バ
スに供給するための、前記アドレス空間認識ユニットに
接続されたアレイ選択ユニットと、前記初期化アドレス
・バスに連続するアドレス・ストリームを供給するため
のアドレス・カウンタ・ユニットと、前記アドレス空間
認識ユニットに接続され、前記入力ビットストリームか
ら初期化データを受信し、前記初期化データを前記初期
化データ・バスに供給するメモリ・アレイ・データ・ポ
ートと、を含む、(７）に記載のメモリ・アレイ。 (１９）前記プログラミング・システムが更に、前記ア
ドレス空間認識ユニットに接続され、必要な初期化機能
に従って前記初期化アドレス・バスに制御情報を供給す
るためのアレイ制御信号生成ユニットを含む、(１８）
に記載のメモリ・アレイ。 (２０）自身の中に(１９）に記載のメモリ・アレイを組
み込むプログラマブル・ゲート・アレイであって、前記
プログラマブル・ゲート・アレイが自身の中のプログラ
ム可能リソース用のプログラミング・システムを有し、
前記プログラマブル・ゲート・アレイの前記プログラミ
ング・システムが、前記メモリ・アレイの前記プログラ
ミング・システムに関連した前記ビットストリーム及び
制御信号を受信し、前記ビットストリーム及び制御信号
に従って自身の中のプログラム可能リソースをプログラ
ムする、プログラマブル・ゲート・アレイ。 (２１）前記プログラミング・システムがパリティ生成
ユニットを含み、前記パリティ生成ユニットが、前記第
１及び前記第２のデータ・バスの一方のパリティ線上に
パリティ信号を供給するためのものである、(７）に記
載のメモリ・アレイ。 (２２）前記複数のメモリ・セルの少なくとも一部が、
パリティ情報を保持するための１群のセルを有し、前記
パリティ情報が、少なくとも１つの前記データ取り扱い
回路により、当取り扱い回路に接続された前記複数のビ
ット線の少なくとも１本を介して、前記パリティ線から
前記１群のセルに供給される、(２１）に記載のメモリ
・アレイ。 (２３）自身の中に(７）に記載のメモリ・アレイを組み
込むプログラマブル・ゲート・アレイであって、前記プ
ログラマブル・ゲート・アレイが自身の中のプログラム
可能リソース用のプログラミング・システムを有し、前
記プログラマブル・ゲート・アレイの前記プログラミン
グ・システムが、前記メモリ・アレイの前記プログラミ
ング・システムに関連したビットストリーム及び制御信
号を受信し、前記ビットストリーム及び制御信号に従っ
て自身の中の前記プログラム可能リソースをプログラム
する、プログラマブル・ゲート・アレイ。 (２４）少なくとも２つのアドレス・バス及び少なくと
も２つのデータ・バスからの書き込みアクセス、ならび
にリセット・アクセスを、メモリ・アレイの複数のメモ
リ・セルの少なくとも一部に供給するためのシステムで
あって、前記メモリ・セルの少なくとも一部のメモリ・
セルのそれぞれが、少なくとも１本のビット線及び１本
のワード線に動作上の関連のある書き込みポートを有
し、前記ワード線をドライブし、それにより前記少なく
とも２つのアドレス・バスの選択された１つから各書き
込みポートを操作するためにプログラム可能なアドレス
・システムと、前記ビット線にデータを供給し、それに
より前記少なくとも２つのデータ・バスの選択された１
つから各書き込みポートを操作するためにプログラム可
能な書き込みシステムと、を含み、前記アドレス・シス
テム及び前記書き込みシステムのそれぞれが、前記メモ
リ・セルの少なくとも一部の各メモリ・セルを、前記メ
モリ・セルのそれぞれの書き込みポートを介して非同期
でリセットするためのリセット回路を含む、システム。 (２５）前記メモリ・アレイが、前記メモリ・セルの少
なくとも一部を含むメモリ・セルの複数の部分を含み、
メモリ・セルの前記複数の部分のそれぞれが、自身に関
連づけられたそれぞれのアドレス・システム及び書き込
みシステムを含む、(２４）に記載のシステム。 (２６）前記ビット線から前記少なくとも２つのデータ
・バスの選択された１つにデータを供給するためにプロ
グラム可能な読み出しシステムを更に含む、(２４）に
記載のシステム。 (２７）前記読み出しシステムが、前記ビット線の選択
されたサブセットのみからプログラムによりデータを受
信するために更にプログラム可能であり、それにより前
記メモリ・セルの少なくとも一部に対するサブ・エレメ
ント・アドレス指定機能を備える、(２６）に記載のシ
ステム。 (２８）前記メモリ・アレイが、前記メモリ・セルの少
なくとも一部を含むメモリ・セルの複数の部分を含み、
メモリ・セルの前記複数の部分のそれぞれが、自身に関
連したそれぞれのアドレス・システム、書き込みシステ
ム、及び読み出しシステムを有する、(２６）に記載の
システム。 (２９）前記書き込みシステムが、前記ビット線の選択
されたサブセットのみにプログラムによりデータを渡す
ために更にプログラム可能であり、それにより前記メモ
リ・セルの少なくとも一部に対するサブ・エレメント・
アドレス指定機能を備える、(２４）に記載のシステ
ム。 (３０）前記書き込みシステムが、前記少なくとも２つ
のデータ・バスの所定の１つからデータを渡すときに、
前記ビット線の選択されたサブセットにプログラムによ
り固定のデータ値を渡すために更にプログラム可能であ
る、(２４）に記載のシステム。 (３１）前記少なくとも２つのデータ・バスの１つが、
データを伝達するためのデータ線を含み、前記データ
は、前記少なくとも２つのデータ・バスの１つにある他
のデータ線上のデータの関数であり、前記データ線上の
データは、前記メモリ・セルの少なくとも一部の所定の
サブセットに、前記所定のサブセットに関連したいずれ
かのビット線を介して渡されるものである、(２４）に
記載のシステム。 (３２）前記少なくとも２つのデータ・バスの１つにあ
る前記データ線をドライブするためのパリティ生成回路
を更に含み、前記パリティ生成回路が、前記少なくとも
２つのデータ・バスの１つにある前記他の線に向けてデ
ータを入力として方向づける、(３１）に記載のシステ
ム。 (３３）メモリ・セルのアレイを自身の中に組み入れて
いるプログラマブル・ゲート・アレイを動作させる方法
であって、前記メモリ・セルのアレイが、１組のワード
線及びビット線に切り換えて接続される機能アドレス・
バス及び機能データ・バスを介して、前記プログラマブ
ル・ゲート・アレイからアクセス可能であり、前記プロ
グラマブル・ゲート・アレイの構成可能なリソースを構
成するために、構成ビットストリームを用いるステップ
と、初期化アドレス・バス及び初期化データ・バスを介
して前記メモリ・セルのアレイを初期化するために、前
記構成ビットストリームを用いるステップであって、前
記初期化アドレス・バス及び前記初期化データ・バス
が、前記１組のワード線及びビット線に切り換えて接続
されるステップと、を含む方法。 (３４）前記メモリ・セルのアレイを初期化するために
構成ビットストリームを用いる前記ステップが、前記メ
モリ・アレイのワード幅と前記プログラマブル・ゲート
・アレイのワード幅との差を解消するステップを含む、
(３３）に記載の方法。 (３５）前記の差を解消するステップが、サブ・ワード
・アドレス指定及びパリティ生成を含む、(３４）に記
載の方法。 (３６）メモリ・セルのアレイを自身の中に組み入れて
いるプログラマブル・ゲート・アレイを動作させるため
のシステムであって、前記メモリ・セルのアレイが、１
組のワード線及びビット線に切り換えて接続される機能
アドレス・バス及び機能データ・バスを介して、前記プ
ログラマブル・ゲート・アレイからアクセス可能であ
り、前記プログラマブル・ゲート・アレイの構成可能な
リソースを構成するために、構成ビットストリームを用
いる手段と、初期化アドレス・バス及び初期化データ・
バスを介して前記メモリ・セルのアレイを初期化するた
めに、前記構成ビットストリームを用いる手段であっ
て、前記初期化アドレス・バス及び前記初期化データ・
バスが、前記１組のワード線及びビット線に切り換えて
接続される手段と、を含むシステム。 (３７）前記メモリ・セルのアレイを初期化するために
前記構成ビットストリームを用いる前記手段が、前記メ
モリ・アレイのワード幅と前記プログラマブル・ゲート
・アレイのワード幅との差を解消する手段を含む、(３
６）に記載のシステム。 (３８）前記の差を解消する手段が、サブ・ワード・ア
ドレス指定及びパリティ生成する手段を含む、(３７）
に記載のシステム。
【図１】本発明の意図に従って構築されたフィールド・
プログラマブル・メモリ・アレイのブロック図である。
プログラマブル・メモリ・アレイのブロック図である。
【図２】図１のメモリ・アレイのサブアレイのブロック
図である。
図である。
【図３】図２のサブアレイの典型的なメモリ・セルの回
路図である。
路図である。
【図４】アドレス・バス及び選択バスを含む本発明のア
ドレス・システムのブロック図である。
ドレス・システムのブロック図である。
【図５】アドレス・バス及び選択バスを含む本発明のア
ドレス・システムのブロック図である。
ドレス・システムのブロック図である。
【図６】アドレス・バス及び選択バスを含む本発明のア
ドレス・システムのブロック図である。
ドレス・システムのブロック図である。
【図７】図４の典型的なワード線生成回路の回路図であ
る。
る。
【図８】サブアレイの典型的な代替の書き込みヘッドの
回路図である。
回路図である。
【図９】サブアレイの典型的な代替の書き込みヘッドの
回路図である。
回路図である。
【図１０】本発明の読み出しヘッド及び書き込みヘッド
双方の制御回路の典型的な論理ブロック図である。
双方の制御回路の典型的な論理ブロック図である。
【図１１】サブアレイの読み出しヘッドの典型的な捕獲
ラッチ部分の回路図である。
ラッチ部分の回路図である。
【図１２】図１１の読み出しヘッドの捕獲ラッチ部分の
論理ブロック図である。
論理ブロック図である。
【図１３】本発明の意図に従った構成状態マシンのブロ
ック図である。
ック図である。
【図１４】パリティ専用のセル列を有するサブアレイの
部分的な図である。
部分的な図である。
【図１５】典型的なパリティ生成回路の論理図である。
１０ フィールド・プログラム
・メモリ・アレイ（ＦＰＭＡ） １２1、１２2、・・・１２Z メモリ・サブアレイ １４ グローバル・ビット線 １６ 入出力システム １８ 入出力システム ２０1、２０2、・・・２０Z アドレス・ユニット ２２ 機能アドレス・バス ２６ 入出力バス ３０ 初期化データ・バス ４０ 初期化アドレス・バス ５０ 初期化選択バス ６０ 構成状態マシン ７０1、７０2、・・・７０n 書き込みヘッド回路 ７５ サブ・エレメント・アド
レス指定用素子群 ７５′ サブ・エレメント・アド
レス指定用素子群 ７６ ＷＢＬＳＥＴ部分 ７７ ＷＢＬＲＥＳＥＴ部分 ８０1、８０2、・・・８０n 読み出しヘッド回路 ８１1、８１2、・・・８１n 捕獲ラッチ ８２1、８２2、・・・８２n 選択スイッチ ９０ ヘッド制御回路 １００ メモリ・セル １０２ 書き込みワード線 １０３ 初期化選択バスからの
情報 １０４ 読み出しワード線 １０５ 構成情報 １０６ 書き込みビット線 １０８ 読み出しビット線 １１０ 読み出しワード線 １１２ 書き込みワード線 １１４ 書き込みポート １１６ 読み出しポート １１８ 記憶回路 １２０a、１２０b、１２０c 選択マルチプレクサ １２２ 読み出し／書き込みア
ドレス入力 １２４ リセット線 １３０1、１３０2、・・１３０K ワード線生成回路 １５２、１５４、１５６ 反転回路 １６０1、１６０2、・・１６０5 ＡＮＤ−ＩＮＶＥＲＴ
ブロック（ヘッド制御ゲート） １６２ ＮＡＮＤゲート １６４ 入力ＡＮＤ機能 ２００ パリティ生成ユニット
（オプション） ２２２ パリティ用セル列 ２３０ ＸＮＯＲツリー ２３２ マルチプレクサ
・メモリ・アレイ（ＦＰＭＡ） １２1、１２2、・・・１２Z メモリ・サブアレイ １４ グローバル・ビット線 １６ 入出力システム １８ 入出力システム ２０1、２０2、・・・２０Z アドレス・ユニット ２２ 機能アドレス・バス ２６ 入出力バス ３０ 初期化データ・バス ４０ 初期化アドレス・バス ５０ 初期化選択バス ６０ 構成状態マシン ７０1、７０2、・・・７０n 書き込みヘッド回路 ７５ サブ・エレメント・アド
レス指定用素子群 ７５′ サブ・エレメント・アド
レス指定用素子群 ７６ ＷＢＬＳＥＴ部分 ７７ ＷＢＬＲＥＳＥＴ部分 ８０1、８０2、・・・８０n 読み出しヘッド回路 ８１1、８１2、・・・８１n 捕獲ラッチ ８２1、８２2、・・・８２n 選択スイッチ ９０ ヘッド制御回路 １００ メモリ・セル １０２ 書き込みワード線 １０３ 初期化選択バスからの
情報 １０４ 読み出しワード線 １０５ 構成情報 １０６ 書き込みビット線 １０８ 読み出しビット線 １１０ 読み出しワード線 １１２ 書き込みワード線 １１４ 書き込みポート １１６ 読み出しポート １１８ 記憶回路 １２０a、１２０b、１２０c 選択マルチプレクサ １２２ 読み出し／書き込みア
ドレス入力 １２４ リセット線 １３０1、１３０2、・・１３０K ワード線生成回路 １５２、１５４、１５６ 反転回路 １６０1、１６０2、・・１６０5 ＡＮＤ−ＩＮＶＥＲＴ
ブロック（ヘッド制御ゲート） １６２ ＮＡＮＤゲート １６４ 入力ＡＮＤ機能 ２００ パリティ生成ユニット
（オプション） ２２２ パリティ用セル列 ２３０ ＸＮＯＲツリー ２３２ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・レイ・キーザー・ザ・サード アメリカ合衆国05446、バーモント州コル チェスター、ヘリテジ・レイン ８ (72)発明者 ラルフ・デイビッド・キルモイアー アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、フォレスト・ロ ード ６ (72)発明者 マイケル・ジョウゼフ・ララミー アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、クローバー・ド ライブ 35、ユニット １ディー
Claims (38)
- 【請求項１】複数のメモリ・セルを有するメモリ・アレ
イであって、 前記メモリ・アレイの前記複数のメモリ・セルの少なく
とも一部をアクセスするために、第１のアドレス情報を
伝達するための第１のアドレス・バスと、 前記メモリ・アレイの前記メモリ・セルの一部をアクセ
スするために、第２のアドレス情報を伝達するための第
２のアドレス・バスと、 前記第１のアドレス・バスと、前記第２のアドレス・バ
スと、前記メモリ・セルの一部との間に配置されたプロ
グラム可能な選択回路であって、前記第１のアドレス・
バス又は前記第２のアドレス・バスのいずれかから、前
記メモリ・セルの一部にアドレス情報を伝達するために
プログラム可能な選択回路と、を含むメモリ・アレイ。 - 【請求項２】前記メモリ・セルの一部が複数のワード線
を用いてアクセスされ、前記プログラム可能な選択回路
と前記複数のワード線との間に配置されたワード線生成
システムを更に含むメモリ・アレイであって、前記第１
及び第２のアドレス情報が、前記プログラム可能な選択
回路から前記ワード線生成システムにプログラムにより
伝達される、請求項１に記載のメモリ・アレイ。 - 【請求項３】前記ワード線生成システムが、自身に接続
されたリセット回路を更に含み、前記複数のワード線の
それぞれが、前記ワード線生成システムの前記リセット
回路によるリセット信号の受信時に、前記ワード線生成
システムにより有効にされる、請求項２に記載のメモリ
・アレイ。 - 【請求項４】前記メモリ・セルの一部が、複数のビット
線を用いてアクセスされ、前記メモリ・アレイが更に、 第１のデータ・バスと、 第２のデータ・バスと、 前記第１のデータ・バスと、前記第２のデータ・バス
と、前記複数のビット線のそれぞれの書き込みビット線
との間にそれぞれが配置された、複数のプログラム可能
な書き込み回路であって、各前記書き込み回路が前記第
１のデータ・バス、又は前記第２のデータ・バスのいず
れかからそれぞれのビット線にデータを伝達するために
プログラム可能である、請求項１に記載のメモリ・アレ
イ。 - 【請求項５】各前記プログラム可能な書き込み回路が更
に自身に接続されたリセット回路を含み、前記それぞれ
の書き込みビット線が、前記それぞれの書き込み回路の
前記リセット回路によるリセット信号の受信時に、リセ
ット電圧レベルにセットされる、請求項４に記載のメモ
リ・アレイ。 - 【請求項６】前記複数のビット線のそれぞれの読み出し
ビット線に関連したプログラム可能な読み出し回路を更
に含み、各前記読み出し回路が、自身のそれぞれの読み
出しビット線から前記の第１のデータ・バス、及び前記
第２のデータ・バスにデータを伝達するためにプログラ
ム可能である、請求項４に記載のメモリ・アレイ。 - 【請求項７】複数のメモリ・セルを有するメモリ・アレ
イであって、 第１及び第２のアドレス・ソースと、 第１及び第２のデータ・バスと、 前記第１の又は前記第２のアドレス・ソースのいずれか
からプログラムにより取り出されたアドレス・データに
基づいて、前記複数のメモリ・セルの少なくとも一部に
関連づけられた複数の書き込みワード線をドライブする
ためのアドレス・ユニットと、 前記複数のメモリ・セルの少なくとも一部に関連づけら
れた複数のビット線と前記第１又は前記第２のデータ・
バスとの間にプログラムによりデータを伝達するための
複数のデータ取り扱い回路と、 前記アドレス・ユニット及び前記複数のデータ取り扱い
回路にプログラミング情報を供給するためのプログラミ
ング・システムと、を含むメモリ・アレイ。 - 【請求項８】前記データ取り扱い回路及び前記アドレス
・ユニットにリセット信号を伝達するための、リセット
信号ソースを更に含むメモリ・アレイであって、前記リ
セット信号ソースからのリセット信号の受信時に、 前記アドレス・ユニットは前記複数のワード線を有効に
し、 前記複数のデータ取り扱い回路が、前記複数のメモリ・
セルの少なくとも一部に関連した前記複数のビット線の
複数の書き込みビット線にリセット電圧レベルを供給す
る、請求項７に記載のメモリ・アレイ。 - 【請求項９】前記メモリ・セルの少なくとも一部のメモ
リ・セルの１行／列にあるメモリ・セル書き込みポート
が、自身に稼働状態で接続される前記複数の書き込みワ
ード線の所定の書き込みワード線を有する、請求項８に
記載のメモリ・アレイ。 - 【請求項１０】前記メモリ・セルの少なくとも一部のメ
モリ・セルの１列／行にあるメモリ・セルの前記書き込
みポートが、自身に稼働状態で接続される前記複数の書
き込みビット線の所定の書き込みビット線を有する、請
求項９に記載のメモリ・アレイ。 - 【請求項１１】前記メモリ・セルの少なくとも一部の各
メモリ・セルの前記書き込みポートが、１つの共通の書
き込みポートを含み、前記共通の書き込みポートを通じ
てリセット、第１データ・バスのデータ、及び第２デー
タ・バスのデータが前記メモリ・セルに伝達される、請
求項１０に記載のメモリ・アレイ。 - 【請求項１２】前記複数のデータ取り扱い回路が、前記
第１及び第２のデータ・ソースと前記複数のビット線の
複数の書き込みビット線との間に配置された複数の書き
込み回路を含む、請求項７に記載のメモリ・アレイ。 - 【請求項１３】前記複数の書き込み回路のそれぞれが、
自身に接続されたリセット回路を有し、リセット信号を
受信時に、各前記書き込み回路が、自身のそれぞれの書
き込みビット線にリセット信号レベルを与える、請求項
１２に記載のメモリ・アレイ。 - 【請求項１４】前記アドレス・ユニットが自身に接続さ
れたリセット回路を有し、リセット信号を受信時に、前
記アドレス・ユニットが、前記複数の書き込みワード線
を有効にする、請求項１３に記載のメモリ・アレイ。 - 【請求項１５】前記メモリ・セルの少なくとも一部を含
むメモリ・セルの複数の部分を含み、前記メモリ・セル
の複数の部分のそれぞれが、メモリ・サブアレイを含
み、各前記メモリ・サブアレイが自身に関連づけられ
た、 それぞれのアドレス・ユニットと、 それぞれの複数の書き込み回路と、を有する、請求項１
４に記載のメモリ・アレイ。 - 【請求項１６】前記第１のアドレス・ソースが機能アド
レス・バスであり、前記第２のアドレス・ソースが、前
記プログラミング・システムに接続され、メモリ・セル
の各前記サブアレイ内のメモリ・セルをアドレス指定す
るために適切なデータ伝達容量を有する、初期化アドレ
ス・バスである、請求項１５に記載のメモリ・アレイ。 - 【請求項１７】前記複数のサブアレイのいずれのサブア
レイを前記初期化アドレス・バスによってアドレス指定
するかを選択的に制御するための、前記プログラミング
・システムに接続された初期化選択バスを更に含む、請
求項１６に記載のメモリ・アレイ。 - 【請求項１８】前記メモリ・アレイが前記メモリ・セル
の少なくとも一部を含むメモリ・セルの複数の部分を含
み、前記メモリ・セルの各部分がメモリ・サブアレイを
含み、前記第１のアドレス・ソースが機能アドレス・バ
スであり、前記第２のアドレス・ソースが初期化アドレ
ス・バスであり、前記第１のデータ・バスが機能データ
・バスであり、前記第２のデータ・バスが初期化データ
・バスであり、前記プログラミング・システムが、 前記メモリ・アレイに供給される入力ビットストリーム
及び制御信号を処理するためのアドレス空間認識ユニッ
トであって、所定のメモリ・アレイの初期化アドレス空
間に関連づけられたアドレスのために、前記入力ビット
ストリームを選別するアドレス空間認識ユニットと、 いずれのメモリ・サブアレイを初期化するかを決定し、
いずれのメモリ・サブアレイを初期化するかの指示を初
期化選択バスに供給するための、前記アドレス空間認識
ユニットに接続されたアレイ選択ユニットと、 前記初期化アドレス・バスに連続するアドレス・ストリ
ームを供給するためのアドレス・カウンタ・ユニット
と、 前記アドレス空間認識ユニットに接続され、前記入力ビ
ットストリームから初期化データを受信し、前記初期化
データを前記初期化データ・バスに供給するメモリ・ア
レイ・データ・ポートと、を含む、請求項７に記載のメ
モリ・アレイ。 - 【請求項１９】前記プログラミング・システムが更に、
前記アドレス空間認識ユニットに接続され、必要な初期
化機能に従って前記初期化アドレス・バスに制御情報を
供給するためのアレイ制御信号生成ユニットを含む、請
求項１８に記載のメモリ・アレイ。 - 【請求項２０】自身の中に請求項１９に記載のメモリ・
アレイを組み込むプログラマブル・ゲート・アレイであ
って、前記プログラマブル・ゲート・アレイが自身の中
のプログラム可能リソース用のプログラミング・システ
ムを有し、前記プログラマブル・ゲート・アレイの前記
プログラミング・システムが、前記メモリ・アレイの前
記プログラミング・システムに関連した前記ビットスト
リーム及び制御信号を受信し、前記ビットストリーム及
び制御信号に従って自身の中のプログラム可能リソース
をプログラムする、プログラマブル・ゲート・アレイ。 - 【請求項２１】前記プログラミング・システムがパリテ
ィ生成ユニットを含み、前記パリティ生成ユニットが、
前記第１及び前記第２のデータ・バスの一方のパリティ
線上にパリティ信号を供給するためのものである、請求
項７に記載のメモリ・アレイ。 - 【請求項２２】前記複数のメモリ・セルの少なくとも一
部が、パリティ情報を保持するための１群のセルを有
し、前記パリティ情報が、少なくとも１つの前記データ
取り扱い回路により、当取り扱い回路に接続された前記
複数のビット線の少なくとも１本を介して、前記パリテ
ィ線から前記１群のセルに供給される、請求項２１に記
載のメモリ・アレイ。 - 【請求項２３】自身の中に請求項７に記載のメモリ・ア
レイを組み込むプログラマブル・ゲート・アレイであっ
て、前記プログラマブル・ゲート・アレイが自身の中の
プログラム可能リソース用のプログラミング・システム
を有し、前記プログラマブル・ゲート・アレイの前記プ
ログラミング・システムが、前記メモリ・アレイの前記
プログラミング・システムに関連したビットストリーム
及び制御信号を受信し、前記ビットストリーム及び制御
信号に従って自身の中の前記プログラム可能リソースを
プログラムする、プログラマブル・ゲート・アレイ。 - 【請求項２４】少なくとも２つのアドレス・バス及び少
なくとも２つのデータ・バスからの書き込みアクセス、
ならびにリセット・アクセスを、メモリ・アレイの複数
のメモリ・セルの少なくとも一部に供給するためのシス
テムであって、前記メモリ・セルの少なくとも一部のメ
モリ・セルのそれぞれが、少なくとも１本のビット線及
び１本のワード線に動作上の関連のある書き込みポート
を有し、 前記ワード線をドライブし、それにより前記少なくとも
２つのアドレス・バスの選択された１つから各書き込み
ポートを操作するためにプログラム可能なアドレス・シ
ステムと、 前記ビット線にデータを供給し、それにより前記少なく
とも２つのデータ・バスの選択された１つから各書き込
みポートを操作するためにプログラム可能な書き込みシ
ステムと、を含み、 前記アドレス・システム及び前記書き込みシステムのそ
れぞれが、前記メモリ・セルの少なくとも一部の各メモ
リ・セルを、前記メモリ・セルのそれぞれの書き込みポ
ートを介して非同期でリセットするためのリセット回路
を含む、システム。 - 【請求項２５】前記メモリ・アレイが、前記メモリ・セ
ルの少なくとも一部を含むメモリ・セルの複数の部分を
含み、メモリ・セルの前記複数の部分のそれぞれが、自
身に関連づけられたそれぞれのアドレス・システム及び
書き込みシステムを含む、請求項２４に記載のシステ
ム。 - 【請求項２６】前記ビット線から前記少なくとも２つの
データ・バスの選択された１つにデータを供給するため
にプログラム可能な読み出しシステムを更に含む、請求
項２４に記載のシステム。 - 【請求項２７】前記読み出しシステムが、前記ビット線
の選択されたサブセットのみからプログラムによりデー
タを受信するために更にプログラム可能であり、それに
より前記メモリ・セルの少なくとも一部に対するサブ・
エレメント・アドレス指定機能を備える、請求項２６に
記載のシステム。 - 【請求項２８】前記メモリ・アレイが、前記メモリ・セ
ルの少なくとも一部を含むメモリ・セルの複数の部分を
含み、メモリ・セルの前記複数の部分のそれぞれが、自
身に関連したそれぞれのアドレス・システム、書き込み
システム、及び読み出しシステムを有する、請求項２６
に記載のシステム。 - 【請求項２９】前記書き込みシステムが、前記ビット線
の選択されたサブセットのみにプログラムによりデータ
を渡すために更にプログラム可能であり、それにより前
記メモリ・セルの少なくとも一部に対するサブ・エレメ
ント・アドレス指定機能を備える、請求項２４に記載の
システム。 - 【請求項３０】前記書き込みシステムが、前記少なくと
も２つのデータ・バスの所定の１つからデータを渡すと
きに、前記ビット線の選択されたサブセットにプログラ
ムにより固定のデータ値を渡すために更にプログラム可
能である、請求項２４に記載のシステム。 - 【請求項３１】前記少なくとも２つのデータ・バスの１
つが、データを伝達するためのデータ線を含み、前記デ
ータは、前記少なくとも２つのデータ・バスの１つにあ
る他のデータ線上のデータの関数であり、前記データ線
上のデータは、前記メモリ・セルの少なくとも一部の所
定のサブセットに、前記所定のサブセットに関連したい
ずれかのビット線を介して渡されるものである、請求項
２４に記載のシステム。 - 【請求項３２】前記少なくとも２つのデータ・バスの１
つにある前記データ線をドライブするためのパリティ生
成回路を更に含み、前記パリティ生成回路が、前記少な
くとも２つのデータ・バスの１つにある前記他の線に向
けてデータを入力として方向づける、請求項３１に記載
のシステム。 - 【請求項３３】メモリ・セルのアレイを自身の中に組み
入れているプログラマブル・ゲート・アレイを動作させ
る方法であって、前記メモリ・セルのアレイが、１組の
ワード線及びビット線に切り換えて接続される機能アド
レス・バス及び機能データ・バスを介して、前記プログ
ラマブル・ゲート・アレイからアクセス可能であり、 前記プログラマブル・ゲート・アレイの構成可能なリソ
ースを構成するために、構成ビットストリームを用いる
ステップと、 初期化アドレス・バス及び初期化データ・バスを介して
前記メモリ・セルのアレイを初期化するために、前記構
成ビットストリームを用いるステップであって、前記初
期化アドレス・バス及び前記初期化データ・バスが、前
記１組のワード線及びビット線に切り換えて接続される
ステップと、を含む方法。 - 【請求項３４】前記メモリ・セルのアレイを初期化する
ために構成ビットストリームを用いる前記ステップが、
前記メモリ・アレイのワード幅と前記プログラマブル・
ゲート・アレイのワード幅との差を解消するステップを
含む、請求項３３に記載の方法。 - 【請求項３５】前記の差を解消するステップが、サブ・
ワード・アドレス指定及びパリティ生成を含む、請求項
３４に記載の方法。 - 【請求項３６】メモリ・セルのアレイを自身の中に組み
入れているプログラマブル・ゲート・アレイを動作させ
るためのシステムであって、前記メモリ・セルのアレイ
が、１組のワード線及びビット線に切り換えて接続され
る機能アドレス・バス及び機能データ・バスを介して、
前記プログラマブル・ゲート・アレイからアクセス可能
であり、 前記プログラマブル・ゲート・アレイの構成可能なリソ
ースを構成するために、構成ビットストリームを用いる
手段と、 初期化アドレス・バス及び初期化データ・バスを介して
前記メモリ・セルのアレイを初期化するために、前記構
成ビットストリームを用いる手段であって、前記初期化
アドレス・バス及び前記初期化データ・バスが、前記１
組のワード線及びビット線に切り換えて接続される手段
と、を含むシステム。 - 【請求項３７】前記メモリ・セルのアレイを初期化する
ために前記構成ビットストリームを用いる前記手段が、
前記メモリ・アレイのワード幅と前記プログラマブル・
ゲート・アレイのワード幅との差を解消する手段を含
む、請求項３６に記載のシステム。 - 【請求項３８】前記の差を解消する手段が、サブ・ワー
ド・アドレス指定及びパリティ生成する手段を含む、請
求項３７に記載のシステム。
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