KR100632371B1 - 페이지 사이즈가 가변될 수 있는 반도체 메모리 장치 및 이의 구동방법 - Google Patents

페이지 사이즈가 가변될 수 있는 반도체 메모리 장치 및 이의 구동방법 Download PDF

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Abstract

페이지 사이즈가 가변될 수 있는 반도체 메모리 장치 및 이의 구동방법이 게시된다. 본 발명의 반도체 메모리 장치 및 이의 구동방법에서는, 마스터 명령 및 슬레이브 명령 각각에 응답하여, 워드라인이 활성화된다. 그러므로, 슬레이브 명령의 발생여부에 따라, 페이지 사이즈가 조절된다. 따라서, 본 발명의 반도체 메모리 장치 및 이의 구동방법에 의하면, 페이지 사이즈의 가변에 따른 불필요한 전력소모가 감소되고, 동작속도도 현저히 향상된다. 그리고, 워드라인을 순차적으로 활성화시킴으로써, 동작 피크 전류가 감소된다.
마스터, 슬레이브, 페이지 사이즈, 가변, 반도체, 메모리, 워드라인

Description

페이지 사이즈가 가변될 수 있는 반도체 메모리 장치 및 이의 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING CNTROLLED PAGE SIZE AND OPERATING METHOD FOR THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 제어신호 발생회로를 나타내는 도면이다.
도 3은 도 1의 어드레스 제어회로를 자세히 나타내는 도면이다.
도 4는 본 발명의 반도체 메모리 장치에서의 주요신호의 타이밍도이다.
도 5는 도 1의 메모리셀 어레이에서의 워드라인이 활성화되는 메모리 뱅크를 설명하기 위한 도면이다.
도 6 및 도 7은 도 1의 메모리셀 어레이에서의 워드라인이 효과적으로 활성화되는 메모리 뱅크를 설명하기 위한 도면들이다.
* 도면의 주요부분에 대한 부호의 설명 *
MCMD: 마스터 명령 SCMD: 슬레이브 명령
MADD: 마스터 어드레스 SADD: 슬레이브 어드레스
IADD: 입력 어드레스
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 페이지 사이즈(page size)가 가변될 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 페이지 사이즈는, 하나의 로우(row) 어드레스(address)에 의하여 활성화되는 워드라인(wordline)에 대하여, 선택가능한 칼럼(column)의 수에 의하여 결정된다. 한편, 멀티미디어 기술의 발전에 따라, 다양한 페이지 사이즈로 가변될 수 있는 반도체 메모리 장치가 요구되고 있다.
기존의 반도체 메모리 장치에서의 페이지 사이즈는, 인식되는 칼럼 어드레스의 수에 의하여 결정된다. 예를 들어, 인식되는 칼럼 어드레스의 수가 10개인 경우에는, 1K의 칼럼이 선택될 수 있다. 이때, 반도체 메모리 장치는 1K(=210)의 페이지 사이즈를 가지게 된다. 만약, 인식되는 칼럼 어드레스의 수가 11개인 경우에는, 반도체 메모리 장치는 2K의 페이지 사이즈를 가지게 된다.
그런데, 기존의 반도체 메모리 장치에서는, 요구되는 페이지 사이즈에 관계 없이 고정된 크기(수)의 워드라인이 활성화된다. 예로서, 1K의 페이지 사이즈 및 2K의 페이지 사이즈가 범용되는 반도체 메모리 장치를 살펴보면, 하나의 로우 어드레스에 의하여 활성화되는 워드라인에 연결되는 메모리셀의 수는 항상 2K가 된다. 그리고, 2K 페이지 사이즈 모드로 동작되는 경우, 2K를 구분할 수 있는 11개의 칼럼 어드레스 모두가, 칼럼을 특정하기 위하여 이용된다. 반면에, 1K 페이지 사이즈 모드로 동작하는 경우, 10개의 칼럼 어드레스만이 칼럼을 특정하기 위하여 이용되며, 나머지 1개의 칼럼 어드레스는 상관되지 않는다(don't care).
그러므로, 기존의 반도체 메모리 장치에서는, 1K 페이지 사이즈의 동작 모드의 경우, 활성화가 요구되는 칼럼은 1K 임에도 불구하고, 2K개에 해당하는 메모리셀이 억세스되게 된다. 따라서, 기존의 반도체 메모리 장치에서는, 불필요한 1K개에 해당하는 메모리셀을 선택하기 위한 전력의 소모가 발생하며, 또한, 동작속도가 저하되는 문제점이 발생한다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위한 것으로서, 페이지 사이즈의 가변에 따른 불필요한 전력소모를 최소화하며, 동작속도를 향상시키는 반도체 메모리 장치를 제공하는 데 그 목적이 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 각각이 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있는 다수개의 메모리 뱅크들; 소정의 마스터 어드레스 및 소정의 슬레이브 어드레스 각각에 의하여 특정되는 메모리 뱅크의 워드라인들을 활성화시키도록 구동되되, 상기 슬레이브 어드레스에 따른 워드라인의 활성화는 소정의 슬레이브 명령의 발생에 의하여 제어되는 로우 디코더; 및 수신되는 입력 어드레스에 따른 상기 마스터 어드레스 및 상기 슬레이브 어드레스를 발생하도록 구동되는 어드레스 제어회로를 구비한다. 그리고, 상기 슬레이브 어드레스는 상기 마스터 어드레스에 따라 결정되며, 상기 마스터 어드레스에 의하여 특정되는 메모리 뱅크와 상이한 메모리 뱅크의 워드라인을 특정한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 각각이 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있는 다수개의 메모리 뱅크들을 가지는 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 반도체 메모리 장치의 구동방법은 상기 반도체 메모리 장치의 억세스 동작을 지시하는 마스터 명령을 수신하는 단계; 입력 어드레스를 유효하게 수신하는 단계; 상기 마스터 명령에 응답하여, 상기 입력 어드레스에 대응하는 마스터 어드레스 및 슬레이브 어드레스를 발생하는 단계; 상기 마스터 어드레스에 의하여 특정되는 워드라인을 활성화하는 단계; 및 상기 마스터 명령과 독립적으로 발생되며 상기 반도체 메모리 장치의 페이지 사이즈의 확장을 지시하는 슬레이브 명령의 발생에 응답하여, 상기 슬레이브 어드레스에 의하여 특정되는 워드라인을 활성화하는 단계를 구비한다. 상기 슬레이브 어드레스는 상기 마스터 어드레스에 따라 결정되며, 상기 마스터 어드레스에 의하여 특정되는 메모리 뱅크와 상이한 메모리 뱅크의 워드라인을 특정한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 어레이(100), 제어신호 발생회로(200), 어드레스 제어회로(300) 및 로우 디코더(400)를 구비한다.
상기 메모리 어레이(100)는 다수개의 메모리 뱅크들로 구성된다. 그리고, 상기 다수개의 메모리 뱅크들 각각은 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있다.
상기 제어신호 발생회로(200)는 마스터 명령(MCMD: master command)에 응답하여, 마스터 제어신호(MCON)를 발생하며, 슬레이브 명령(SCMD: slave command)에 응답하여 슬레이브 제어신호(SCON)를 발생한다. 여기서, 상기 마스터 명령(MCMD)은 상기 반도체 메모리 장치의 억세스 동작을 지시하는 명령며, 상기 슬레이브 명령(SCMD)은 상기 반도체 메모리 장치의 페이지 사이즈의 확장을 지시하는 명령이다. 이때, 슬레이브 명령(SCMD)은 상기 마스터 명령(MCMD)의 발생 이후에 발생하되, 상기 마스터 명령(MCMD)과 독립적으로 발생될 수 있다.
어드레스 제어회로(300)는 상기 마스터 제어신호(MCON)에 응답하여, 외부에서 제공되는 입력 어드레스(IADD, A0~A(n-1))에 따른 상기 마스터 어드레스(MADD) 및 상기 슬레이브 어드레스(SADD)를 발생한다.
여기서, 마스터 어드레스(MADD)는 상위 프리디코딩 어드레스(PRA1~PRA(n-1))와 마스터 블락 어드레스(MPRA0)로 구성된다. 상기 슬레이브 어드레스(SADD)는 상위 프리디코딩 어드레스(PRA1~PRA(n-1))와 슬레이브 블락 어드레스(SPRA0)로 구성된다. 상기 마스터 블락 어드레스(MPRA0)와 슬레이브 블락 어드레스(SPRA0)는 각각 마스터 어드레스(MADD) 및 슬레이브 어드레스(SADD)의 하위 어드레스에 해당한다.
이때, 상위 프리디코딩 어드레스(PRA1~PRA(n-1))는 마스터 어드레스(MADD) 및 슬레이브 어드레스(SADD)의 생성에 공통적으로 이용된다. 그리고, 상기 슬레이브 어드레스(SADD)는 상기 마스터 어드레스(MADD)에 연동하게 된다.
바람직하기로는, 상기 마스터 어드레스(MADD)에 의하여 특정되는 워드라인과 상기 슬레이브 어드레스(SADD)에 의하여 특정되는 워드라인은 서로 상이한 메모리 뱅크에 포함된다. 이때, 상기 메모리 뱅크를 선택하는 마스터 블락 어드레스(MPRA0)와 슬레이브 블락 어드레스(SPRA0)는 최하위 어드레스(LSB)에 의하여 구별되는 것이 바람직하다.
도 2는 도 1의 제어신호 발생회로(200)를 나타내는 도면이다. 수신되는 마스터 명령(MCMD) 및 슬레이브 명령(SCMD)은 명령 버퍼(410)에서 버퍼링된다. 그리고, 제어신호 발생부(420)는 버퍼링되는 상기 마스터 명령(MCMD) 및 슬레이브 명령(SCMD)에 응답하여, 마스터 제어신호(MCON) 및 슬레이브 제어신호(SCON)를 발생한 다.
도 3은 도 1의 어드레스 제어회로(300)를 자세히 나타내는 도면이다. 도 3을 참조하면, 어드레스 제어회로(300)는 구체적으로 마스터 어드레스 발생부(310) 및 슬레이브 어드레스 발생부(320)를 구비한다.
상기 마스터 어드레스 발생부(310)는 상기 입력 어드레스(IADD)에 응답하여 상기 마스터 어드레스(MADD)의 상위 프리디코딩 어드레스(PRA1~PRA(n-1))와 마스터 블락 어드레스(MPRA0)를 생성한다. 그리고, 생성되는 상기 상위 프리디코딩 어드레스(PRA1~PRA(n-1))와 마스터 블락 어드레스(MPRA0)를 상기 로우 디코더(200)로 제공한다.
상기 마스터 어드레스 발생부(310)는 더욱 구체적으로 로우 어드레스 버퍼(311)와 마스터 프리디코더(313)를 포함한다. 상기 로우 어드레스 버퍼(311)는 입력 어드레스(IADD)를 버퍼링하여, 로우 어드레스(RA0~RA(n-1))를 생성한다. 그리고, 상기 마스터 프리디코더(313)는 상기 마스터 제어신호(MCON)에 응답하여, 상기 로우 어드레스(RA0~RA(n-1))를 프리디코딩한다. 그리고, 프리디코딩되는 상기 로우 어드레스(RA0~RA(n-1))는 상기 상위 프리디코딩 어드레스(PRA1~PRA(n-1))와 마스터 블락 어드레스(MPRA0)로 생성된다.
상기 슬레이브 어드레스 발생부(320)는, 상기 입력 어드레스(IADD)에 응답하여, 슬레이브 블락 어드레스(SPRA0)를 생성한다. 상기 슬레이브 블락 어드레스(SPRA0)는 상기 로우 디코더(200)로 제공된다. 여기서, 상기 슬레이브 블락 어드레스(SPRA0)는, 상기 마스터 어드레스 발생부(310)에서 발생되는 상기 상위 프리디코 딩 어드레스(PRA1~PRA(n-1))와 함께, 상기 슬레이브 어드레스(SADD)를 형성한다. 그러므로, 상기 슬레이브 어드레스 발생부(320)는, 상기 입력 어드레스(IADD)에 응답하여, 슬레이브 블락 어드레스(SPRA0)를 생성하는 결과가 된다.
상기 슬레이브 어드레스 발생부(320)는 더욱 구체적으로 슬레이브 어드레스 변환기(321)와 슬레이브 프리디코더(323)를 포함한다. 상기 슬레이브 어드레스 변환기(321)는 최하위 로우 어드레스(RA0)를 슬레이브 로우 어드레스(SRA0)로 변환한다. 본 실시예에서는, 상기 SRA0는 상기 'RA0'와 상보적인 관계 즉, /RA0이다. 예를 들어, 상기 'RA0'가 "1"이면, 상기 'SRA0'는 '0'이다. 그리고, 상기 'RA0'가 "0"이면, 상기 'SRA0'는 '1'이다.
그리고, 상기 슬레이브 프리디코더(323)는 상기 슬레이브 로우 어드레스(SRA0)를 프리디코딩한다. 그리고, 프리디코딩되는 상기 슬레이브 로우 어드레스(SRA0)는 상기 슬레이브 블락 어드레스(SPRA0)로 생성된다.
그리고, 상기 슬레이브 블락 어드레스(SPRA0)와 상기 상위 프리디코딩 어드레스(PRA1~PRA(n-1))로 이루어지는 슬레이브 어드레스(SADD)는 로우 디코더(200)로 제공된다.
다시 도 1을 참조하면, 로우 디코더(400)는 마스터 어드레스(MADD) 및 슬레이브 어드레스(SADD)를 디코딩하여 대응하는 워드라인(WLi,WLj)을 특정한다. 이때, 상기 마스터 어드레스(MADD)에 대응하는 워드라인(WLi)은 슬레이브 제어신호(SCON)의 논리상태에 관계없이 항상 활성화한다. 반면에, 상기 슬레이브 어드레스(SADD)에 대응하는 워드라인(WLj)의 활성 여부는 슬레이브 제어신호(SCON)의 논리상태에 의하여 제어된다. 그러므로, 본 발명의 반도체 메모리 장치에서는, 상기 슬레이브 명령(SCMD)의 발생여부에 따라 페이지 사이즈가 가변된다.
예를 들어, 상기 슬레이브 명령(SCMD)이 발생하는 경우, 상기 마스터 어드레스(MADD) 및 상기 슬레이브 어드레스(SADD)에 각각에 대응하는 워드라인 Wi 및 워드라인 Wj가 활성화된다. 만약, 1개의 워드라인에 1K개의 메모리셀이 연결되어 있다고 가정하면, 상기 슬레이브 명령(SCMD)이 발생하는 경우, 본 발명의 반도체 메모리 장치는 2K의 페이지 사이즈로 구동된다.
반면에, 상기 슬레이브 명령(SCMD)이 발생되지 않는 경우, 마스터 어드레스(MADD)에 대응하는 워드라인 Wi는 활성화되지만, 슬레이브 어드레스(SADD)에 대응하는 워드라인 Wj은 활성화되지 않는다. 그러므로, 상기 슬레이브 명령(SCMD)이 발생하지 않는 경우, 본 발명의 반도체 메모리 장치는 1K의 페이지 사이즈로 구동된다.
도 4는 본 발명의 반도체 메모리 장치에서의 주요신호의 타이밍도이다. 도 4를 참조하여, 본 발명의 반도체 메모리 장치의 구동방법을 살펴보자. 먼저, 마스터 명령(MCMD)을 수신된다. 이때, 유효(valid)한 입력 어드레스(IADD)가 수신된다. 그리고, 상기 마스터 명령(MCMD)에 응답하여, 마스터 제어신호(MCON)가 발생된다.
이어서, 상기 마스터 제어신호(MCON)에 응답하여, 상기 입력 어드레스(IADD)에 대응하는 마스터 어드레스(MADD: PRA1~PRA(n-1), MPRA0) 및 슬레이브 어드레스(SADD: PRA1~PRA(n-1), SPRA0)가 발생한다. 그리고, 상기 마스터 어스레스(MADD)에 대응하는 워드라인(WLi)가 활성화된다.
계속하여, 슬레이브 명령(SCMD)이 발생하면, 슬레이브 제어신호(SCON)가 활성화된다. 그리고, 상기 제어신호(SCON)에 응답하여, 상기 슬레이브 어드레스(SADD)에 의하여 특정되는 워드라인(WLj)이 활성화된다.
이때, 상기 슬레이브 명령(SCMD)의 발생으로부터 워드라인 WLj의 활성까지의 소요시간(T2)는 상기 마스터 명령(MCMD)의 발생으로부터 워드라인 WLi의 활성까지의 소요시간(T1)에 비하여 현저히 짧다. 이는, 상기 슬레이브 어드레스(SADD)는 상기 마스터 명령(MCMD)에 응답하여, 미리 발생되기 때문이다.
따라서, 본 발명의 반도체 메모리 장치가 2K 페이지 사이즈로 동작하는 경우(큰 페이지 사이즈로 동작하는 경우)에도, 워드라인(WLi, WLj)의 활성화에 소요되는 시간은, 기존의 반도체 메모리 장치와 차이가 거의 없다.
오히려, 본 발명의 반도체 메모리 장치의 경우, 상기 워드라인 WLj의 활성화가, 상기 워드라인 WLi의 활성화로부터 소정의 시간이 경과한 후에 발생되므로, 동작 피크 전류(active peak current)가 감소되는 효과가 발생된다.
도 5는 도 1의 메모리셀 어레이(100)에서의 워드라인이 활성화되는 메모리 뱅크를 설명하기 위한 도면으로서, 메모리셀 어레이(100)가 2개의 메모리 뱅크를 포함하는 경우를 나타낸다. 도 5를 참조하면, 상기 마스터 어드레스(MADD)에 의하여 특정되는 메모리 뱅크와 상기 슬레이브 어드레스(SADD)에 의하여 특정되는 메모리 뱅크는 서로 상이하다.
도 6는 도 1의 메모리셀 어레이(100)에서의 워드라인이 효과적으로 활성화되는 메모리 뱅크의 예를 설명하기 위한 도면으로서, 메모리셀 어레이(100)가 4개의 메모리 뱅크를 포함하는 경우를 나타낸다. 도 6의 예에서는, 상기 마스터 어드레스(MADD)에 의하여, 1개의 메모리 뱅크의 워드라인이 특정되며, 상기 슬레이브 어드레스(SADD)에 의하여 다른 1개의 메모리 뱅크의 워드라인이 특정된다. 이 경우, 상기 마스터 어드레스(MADD)에 의하여 특정되는 메모리 뱅크와 상기 슬레이브 어드레스(SADD)에 의하여 특정되는 메모리 뱅크는 서로 대각선 방향에 위치하는 것이 바람직하다.
먼저, 가상 중심선을 기준으로 제1 내지 제4 사분면에 4개의 메모리 뱅크가 배치된다고 가정하자. 이때, 마스터 어드레스(MADD)에 의하여 활성화되는 워드라인(WLi)가 제2 사분면의 메모리 뱅크에 포함된다면, 슬레이브 어드레스(SADD)에 의하여 활성화되는 워드라인(WLj)는 제2 사분면의 대각선인 제4 사분면의 메모리 뱅크에 포함된다.
이와 같이, 활성화되는 워드라인들(WLi, WLj)이 대각선에 위치함으로써, 반도체 메모리 장치에 흐르는 전류를 비교적 고르게 분포된다.
도 7도 도 1의 메모리셀 어레이(100)에서의 워드라인이 효과적으로 활성화되는 메모리 뱅크의 다른 예를 설명하기 위한 도면으로서, 역시 메모리셀 어레이(100)가 4개의 메모리 뱅크를 포함하는 경우를 나타낸다. 도 7의 예에서는, 상기 마스터 어드레스(MADD)에 의하여, 2개의 메모리 뱅크의 워드라인이 특정되며, 상기 슬레이브 어드레스(SADD)에 의하여 다른 2개의 메모리 뱅크의 워드라인이 특정된다. 이 경우, 서로 대각선에 위치하는 2개의 메모리 뱅크의 워드라인(WLi)들이 상기 마스터 어드레스(MADD)에 의하여 특정된다. 그리고, 다른 대각선에 위치하는 다른 2개의 메모리 뱅크의 워드라인(WLj)들이 상기 슬레이브 어드레스(SADD)에 의하여 특정된다.
이와 같이, 활성화되는 워드라인들(WLi, WLj)이 4개의 사분면에 위치함으로써, 반도체 메모리 장치에 흐르는 전류를 매우 고르게 분포된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 반도체 메모리 장치 및 이의 구동방법에서는, 마스터 명령 및 슬레이브 명령 각각에 응답하여, 워드라인이 활성화된다. 그러므로, 슬레이브 명령의 발생여부에 따라, 페이지 사이즈가 조절된다. 따라서, 본 발명의 반도체 메모리 장치 및 이의 구동방법에 의하면, 페이지 사이즈의 가변에 따른 불필요한 전력소모가 감소되고, 동작속도도 현저히 향상된다. 그리고, 워드라인을 순차적으로 활성화시킴으로써, 동작 피크 전류가 감소된다.

Claims (10)

  1. 반도체 메모리 장치에 있어서,
    각각이 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있는 다수개의 메모리 뱅크들;
    소정의 마스터 어드레스 및 소정의 슬레이브 어드레스 각각에 의하여 특정되는 메모리 뱅크의 워드라인들을 활성화시키도록 구동되되, 상기 슬레이브 어드레스에 따른 워드라인의 활성화는 소정의 슬레이브 명령의 발생에 의하여 제어되는 로우 디코더; 및
    수신되는 입력 어드레스에 따른 상기 마스터 어드레스 및 상기 슬레이브 어드레스를 발생하도록 구동되는 어드레스 제어회로를 구비하며,
    상기 슬레이브 어드레스는
    상기 마스터 어드레스에 따라 결정되며, 상기 마스터 어드레스에 의하여 특정되는 메모리 뱅크와 상이한 메모리 뱅크의 워드라인을 특정하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 슬레이브 어드레스에 의하여 특정되는 워드라인의 활성화는
    상기 마스터 어드레스에 의하여 특정되는 워드라인의 활성화로부터 소정의 시간이 경과한 후에 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 슬레이브 어드레스에 의하여 특정되는 워드라인은
    상기 마스터 명령과 독립적으로 발생되는 슬레이브 명령에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 어드레스 제어회로는
    상기 입력 어드레스에 응답하여 상기 마스터 어드레스를 생성하며, 생성되는 상기 마스터 어드레스를 상기 로우 디코더로 발생하는 마스터 어드레스 발생부; 및
    상기 입력 어드레스에 응답하여 궁극적으로 상기 슬레이브 어드레스를 생성하도록 구동되는 슬레이브 어드레스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 다수개의 메모리 뱅크들은 제1 내지 제4 사분면에 배치되는 4개의 메모리 뱅크들을 포함하여 구성되며,
    상기 마스터 어드레스에 의하여 특정되는 메모리 뱅크와 상기 슬레이브 어드레스에 의하여 특정되는 메모리 뱅크는
    서로 대각선 방향에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 다수개의 메모리 뱅크들은 제1 내지 제4 사분면에 배치되는 4개의 메모리 뱅크들을 포함하여 구성되며,
    대각선에 위치하는 2개의 메모리 뱅크의 워드라인은
    상기 마스터 어드레스에 의하여 특정되며,
    대각선에 위치하는 다른 2개의 메모리 뱅크의 워드라인이
    상기 슬레이브 어드레스에 의하여 특정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서,
    각각이 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있는 다수개의 메모리 뱅크들;
    소정의 마스터 어드레스 및 소정의 슬레이브 어드레스 각각에 의하여 특정되는 메모리 뱅크의 워드라인들을 활성화시키도록 구동되되, 상기 마스터 어드레스에 따른 워드라인의 활성화는 상기 반도체 메모리 장치의 억세스 동작을 지시하는 마스터 명령의 발생에 의하여 제어되며, 상기 슬레이브 어드레스에 따른 워드라인의 활성화는 상기 마스터 명령과 독립적으로 발생되며 상기 반도체 메모리 장치의 페이지 사이즈의 확장을 지시하는 슬레이브 명령의 발생에 의하여 제어되는 로우 디코더; 및
    수신되는 입력 어드레스에 따른 상기 마스터 어드레스 및 상기 슬레이브 어드레스를 발생하도록 구동되는 어드레스 제어회로를 구비하며,
    상기 슬레이브 어드레스는 상기 마스터 어드레스에 따라 결정되며,
    상기 슬레이브 어드레스에 의하여 특정되는 워드라인의 활성화는
    상기 마스터 어드레스에 의하여 특정되는 워드라인의 활성화로부터 소정의 시간이 경과한 후에 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 각각이 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있는 다수개의 메모리 뱅크들을 가지는 반도체 메모리 장치의 구동방법에 있어서,
    상기 반도체 메모리 장치의 억세스 동작을 지시하는 마스터 명령을 수신하는 단계;
    입력 어드레스를 유효하게 수신하는 단계;
    상기 마스터 명령에 응답하여, 상기 입력 어드레스에 대응하는 마스터 어드레스 및 슬레이브 어드레스를 발생하는 단계;
    상기 마스터 어드레스에 의하여 특정되는 워드라인을 활성화하는 단계; 및
    상기 마스터 명령과 독립적으로 발생되며 상기 반도체 메모리 장치의 페이지 사이즈의 확장을 지시하는 슬레이브 명령의 발생에 응답하여, 상기 슬레이브 어드레스에 의하여 특정되는 워드라인을 활성화하는 단계를 구비하며,
    상기 슬레이브 어드레스는
    상기 마스터 어드레스에 따라 결정되며, 상기 마스터 어드레스에 의하여 특정되는 메모리 뱅크와 상이한 메모리 뱅크의 워드라인을 특정하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  9. 제8 항에 있어서,
    상기 슬레이브 어드레스에 의하여 특정되는 워드라인은
    상기 마스터 어드레스에 의하여 특정되는 워드라인의 활성화로부터 소정의 시간이 경과한 후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  10. 각각이 다수개의 워드라인들을 포함하며, 독립적으로 구동될 수 있는 다수개의 메모리 뱅크들을 가지는 반도체 메모리 장치의 구동방법에 있어서,
    상기 반도체 메모리 장치의 억세스 동작을 지시하는 마스터 명령을 수신하는 단계;
    입력 어드레스를 유효하게 수신하는 단계;
    상기 마스터 명령에 응답하여, 상기 입력 어드레스에 대응하는 마스터 어드레스 및 슬레이브 어드레스를 발생하는 단계;
    상기 마스터 어드레스에 의하여 특정되는 워드라인을 활성화하는 단계; 및
    상기 마스터 명령과 독립적으로 발생되며 상기 반도체 메모리 장치의 페이지 사이즈의 확장을 지시하는 슬레이브 명령의 발생에 응답하여, 상기 슬레이브 어드레스에 의하여 특정되는 워드라인을 활성화하는 단계를 구비하며,
    상기 슬레이브 어드레스에 의하여 특정되는 워드라인은
    상기 마스터 어드레스에 의하여 특정되는 워드라인의 활성화로부터 소정의 시간이 경과한 후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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US11403173B2 (en) * 2015-04-30 2022-08-02 Marvell Israel (M.I.S.L) Ltd. Multiple read and write port memory
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Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09288614A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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