KR100873616B1 - 컬럼 디코더 및 그를 이용한 반도체 메모리 장치 - Google Patents

컬럼 디코더 및 그를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 서로 다른 메모리 뱅크와 연결되며, 프리 디코딩 신호를 디코딩하여 자신이 연결된 메모리 뱅크로 컬럼 선택신호를 출력하는 복수개의 메인 디코딩 수단; 및 상기 복수개의 메인 디코딩 수단의 전체 메인 디코더에 비해 적은 수 만큼 구비되고, 컬럼 어드레스와 뱅크 정보 신호를 디코딩한 상기 프리 디코딩 신호를 상기 복수개의 메인 디코딩 수단에서 선택적으로 사용할 수 있도록 출력하는 적어도 하나의 프리 디코더를 구비한다.
프리 디코더, 메인 디코더, 뱅크 어드레스

Description

컬럼 디코더 및 그를 이용한 반도체 메모리 장치{COLUMN DECODER AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}
도 1은 8뱅크 구조를 갖는 종래의 반도체 메모리 장치의 컬럼 디코더의 배치를 보여주는 구조도,
도 2는 도 1에 도시된 제 1 타입(Type A)의 구조를 나타낸 블록도,
도 3은 도 1에 도시된 제 2 타입(Type B)의 구조를 나타낸 블록도,
도 4는 본 발명에 따른 반도체 메모리 장치의 구조를 나타낸 블록도,
도 5는 본 발명에 따른 컬럼 디코더를 나타내는 블록도,
도 6는 도 5에 도시 된 신호 생성부의 회로도,
도 7은 도 6의 신호 생성부의 동작을 설명하기 위한 타이밍도,
도 8은 도 5에 도시 된 제 1 프리 디코딩부의 회로도,
도 9는 도 5에 도시 된 제 2 프리 디코딩부의 회로도,
도 10은 8뱅크 구조를 갖고 각 뱅크가 하프 뱅크 구조를 갖는 경우에 따른 컬럼 디코더가 구비된 본 발명에 따른 반도체 메모리 장치의 블록도,
도 11은 16 뱅크 구조를 갖고 각 뱅크가 쿼터 뱅크 구조를 갖는 경우에 따른 컬럼 디코더가 구비된 본 발명에 따른 반도체 메모리 장치의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 프리 디코더 20 : 제 1 메인 디코딩부
30 : 제 2 메인 디코딩부 40 : 제 1 세그먼트 그룹
50 : 제 2 세그먼트 그룹
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 컬럼 어드레스(Column Address)를 디코딩(decoding)하여 컬럼 선택 신호를 출력하는 컬럼 디코더(Column Decoder) 및 그를 이용한 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 복수개의 컬럼 어드레스를 디코딩하는 컬럼 디코더를 구비한다. 상기 컬럼 디코더는 복수개의 상기 컬럼 어드레스를 소정 수로 나누어 1차로 디코딩하는 프리 디코더(Pre-Decoder) 및 상기 프리 디코더에서 프리 디코딩된 컬럼 어드레스를 디코딩하여 컬럼 선택 신호를 출력하는 메인 디코더(Main Decoder)를 구비한다.
종래의 반도체 메모리 장치의 컬럼 디코더는 각각 프리 디코더 하나와 그에 대응되는 메인 디코더를 구비한다. 즉, 메인 디코더가 하나면 프리 디코더도 하나이며, 뱅크에 구비되는 복수개의 세그먼트(segment) 각각에 하나의 메인 디코더 및 프리 디코더가 존재한다.
상기 세그먼트는 1 비트의 데이터가 읽혀지도록 구분된 메모리 영역으로서, 컬럼 어드레스가 나눠지는 최소 단위이다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 컬럼 디코더를 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1에 도시된 반도체 메모리 장치는 8뱅크 구조를 갖는 반도체 메모리 장치로서, 하나의 뱅크를 두개로 나눈 하프 뱅크(half bank) 구조를 갖는 것을 일 예로 하여 도시 되었으며, 두 가지 타입(typeA 및 typeB)으로 컬럼 디코더를 배치하였다.
제 1 타입(typeA)은 각 하프 뱅크(half bank) 하단에 각 하프 뱅크에 컬럼 선택 신호를 출력하는 하나의 컬럼 디코더를 배치한 것이고, 제 2 타입(typeB)은 하프 뱅크(half bank)와 하프 뱅크(half bank) 사이에 각 하프 뱅크에 컬럼 선택 신호를 출력하는 두개의 컬럼 디코더를 배치한 것이다.
도면 전체에 도시 되지는 않았지만 컬럼 선택 신호는 화살표 방향처럼 컬럼 디코더에서 각각의 뱅크로 출력된다.
상기 제 1 타입(typeA)은 도 2에 도시 된 바와 같이, 하프 뱅크 하단에 각각 컬럼 디코더가 배치된다. 상기 하프 뱅크가 8비트 프리페치(prefetch)를 위한 구조로 8개의 세그먼트(Even0, Odd0, Even1, Odd1, Even2, Odd2, Even3, Odd3)를 구비한다고 가정하면, 각 세그먼트당 메인 디코더 및 프리 디코더가 각각 하나씩 할당된다.
예를 들어, 데이터 입출력 버퍼가 16개인 DDR3라고 가정하면, 하프 뱅크 수 * 뱅크 수 * 세크먼트 수 = 총 프리 디코더 수가 되므로 2*8*8 = 128개이며, 도 2에서와 같이, 메인 디코더의 수도 128이다.
도면 전체에 도시 되지는 않았지만 컬럼 선택 신호는 화살표 방향처럼 컬럼 디코더에서 각각의 세그먼트로 출력된다.
상기 제 2 타입(typeB)은 도 3에 도시 된 바와 같이, 하프 뱅크와 하프 뱅크 사이에 각 하프 뱅크에 컬럼 선택 신호를 출력하는 2개의 컬럼 디코더가 배치된다. 상기 하프 뱅크가 8비트 프리페치(prefetch)를 위한 구조로 8개의 세그먼트를 구비한다고 가정하면, 각 세그먼트당 메인 디코더 및 프리 디코더가 각각 하나씩 할당된다.
예를 들어, 데이터 입출력 버퍼가 16개인 DDR3라고 가정하면, 하프 뱅크 수 * 뱅크 수 * 세크먼트 수 = 총 프리 디코더 수가 되므로 2*8*8 = 128개이며, 도 3에서와 같이, 메인 디코더의 수도 128이다.
도면 전체에 도시 되지는 않았지만 컬럼 선택 신호는 화살표 방향처럼 컬럼 디코더에서 각각의 세그먼트로 출력된다.
종래의 반도체 메모리 장치는 하나의 뱅크가 하프 뱅크로 나누어 지는 경우 상기 하프 뱅크에 대해 각각의 컬럼 디코더를 구비하고, 상기 컬럼 디코더는 각각의 메인 디코더 및 이에 대응하는 프리 디코더를 구비함으로 반도체 메모리의 면적이 증가하게 된다.
하프 뱅크 구조를 갖는 종래의 반도체 메모리 장치가 뱅크를 4개로 나눈 쿼터 뱅크(quarter bank) 구조를 갖는다면, 각 쿼터 뱅크 당 하나의 컬럼 디코더를 구비하고, 상기 컬럼 디코더가 각각 복수개의 메인 디코더와 복수개의 프리 디코더를 구비하게 되므로, 메인 디코더와 프리 디코더의 수는 하프 뱅크 구조에서보다 2 배 늘어나게 된다.
즉, 반도체 메모리 장치의 뱅크 수가 늘어나거나, 하나의 뱅크를 나누어 여러 개의 하위 뱅크를 생성하는 경우, 컬럼 디코더의 수, 즉 메인 디코더 및 프리 디코더의 수도 증가하고, 상기 프리 디코더에 연결되어 컬럼 어드레스의 전달 경로가 되는 라인의 수도 증가하게 되어 반도체 메모리 장치의 면적이 증가하게 되고 셀 효율이 떨어지게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 컬럼 디코더의 면적을 감소시키고 나아가서는 반도체 메모리 장치의 면적을 감소시킬 수 있도록 한 컬럼 디코더 및 그를 이용한 반도체 메모리 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 컬럼 디코더는 서로 다른 메모리 뱅크와 연결되며, 프리 디코딩 신호를 디코딩하여 자신이 연결된 메모리 뱅크로 컬럼 선택신호를 출력하는 복수개의 메인 디코딩 수단; 및 상기 복수개의 메인 디코딩 수단의 전체 메인 디코더에 비해 적은 수 만큼 구비되고, 컬럼 어드레스와 뱅크 정보 신호를 디코딩한 상기 프리 디코딩 신호를 상기 복수개의 메인 디코딩 수단에서 선택적으로 사용할 수 있도록 출력하는 적어도 하나의 프리 디코더를 구비함을 특징으로 한다.
본 발명에 따른 컬럼 디코더는 서로 다른 두 메모리 뱅크 사이에 구비되고, 뱅크 정보 신호 및 컬럼 어드레스를 디코딩하여 상기 서로 다른 두 메모리 뱅크 중 어느 한 메모리 뱅크에 맞도록 생성한 프리 디코딩 신호를 출력하는 적어도 하나의 프리 디코더; 및 상기 프리 디코딩 신호를 디코딩하여 업 컬럼 선택 신호 또는 다운 컬럼 선택 신호 중 어느 하나를 출력하는 복수개의 메인 디코더를 구비하는 것을 또 다른 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 제 1 메모리 뱅크; 제 2 메모리 뱅크; 및 적어도 하나의 프리 디코더와 상기 프리 디코더를 공유하는 복수개의 메인 디코더를 구비하며, 뱅크 정보 신호 및 컬럼 어드레스를 디코딩한 결과에 따라 상기 제 1 메모리 뱅크 및 제 2 메모리 뱅크의 컬럼 경로를 선택적으로 활성화시키는 뱅크 공유형 컬럼 디코더를 구비함을 또 다른 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 컬럼 디코더 및 이를 이용한 반도체 메모리 장치의 바람직한 실시예를 보다 상세히 설명하기로 한다.
본 발명은 도 4에 도시 된 바와 같이, 반도체 메모리 장치의 각 뱅크(BANK)가 8비트 프리페치(prefetch)를 위해 8개의 세그먼트(Even0, Odd0, Even1, Odd1, Even2, Odd2, Even3, Odd3)를 구비한다고 가정한다. 상기 제 0 뱅크(BANK0)와 제 1 뱅크(BANK1) 사이에 컬럼 디코더가 구비되며, 상기 제 0 뱅크(BANK0)와 제 1 뱅크(BANK1)가 상기 컬럼 디코더를 공유하도록 구성된다.
상기 제 1 세그먼트 그룹(40)은 상기 제 0 뱅크(BANK 0)에 구비되며, 복수개의 세그먼트(Even0, Odd0, Even1, Odd1, Even2, Odd2, Even3, Odd3)를 구비한다.
상기 제 2 세그먼트 그룹(50)은 상기 제 1 뱅크(BANK 1)에 구비되며, 복수개 의 세그먼트(Even0, Odd0, Even1, Odd1, Even2, Odd2, Even3, Odd3)를 구비한다.
상기 컬럼 디코더는 프리 디코더(10), 제 1 메인 디코딩부(20) 및 제 2 메인 디코딩부(30)를 구비한다.
상기 제 1 메인 디코딩부(20)는 복수개 즉, 8개의 메인 디코더(20-1 ~ 20-8)를 구비한다. 상기 제 2 메인 디코딩부(30)는 복수개 즉, 8개의 메인 디코더(30-1 ~ 30-8)를 구비한다.
상기 제 1 메인 디코딩부(20) 및 제 2 메인 디코딩부(30)가 상기 프리 디코더(10)를 공유하도록 구성된다. 즉, 상기 프리 디코더(10)가 상기 제 1 메인 디코딩부(20) 및 제 2 메인 디코딩부(30)의 모든 메인 디코더로 프리 디코딩된 어드레스를 공급할 수 있도록 구성된다.
종래에는 상기 제 0 뱅크(BANK 0) 및 상기 제 1 뱅크(BANK 1)에 구비되는 세그먼트의 수만큼 메인 디코더가 구비되고, 메인 디코더 각각이 대응하는 프리 디코더에 연결되어 출력 신호를 입력 받았다. 그러나 본 발명에 따른 반도체 메모리 장치의 컬럼 디코더는 복수개의 메인 디코더가 하나의 상기 프리 디코더(10)로부터 동시에 프리 디코딩 신호를 입력받아 디코딩 한다.
상기 컬럼 디코더는 상기 프리 디코더(10) 하나에 16개의 메인 디코더(20-1 ~ 30-8) 즉, 하나의 컬럼 디코더를 구성하는 프리 디코더와 메인 디코더의 비율(Ratio)이 1:16이 되도록 구성된 것을 예로 든 것이다. 그러나 그 이외에도 프리 디코더와 메인 디코더의 비율이 2:16이 되도록 하거나, 프리 디코더와 메인 디코더의 비율이 4:16이 되도록 구성하는 것도 가능하다. 다만 종래의 기술은 컬럼 디코더가 뱅크 하나당 하나씩 구성되고 각 컬럼 디코더 내부의 프리 디코더와 메인 디코더의 비율 또한 일대일 대응되도록 구성하였으나, 본 발명은 컬럼 디코더가 뱅크에 대해 일대다 대응되도록 구성하고 각 컬럼 디코더의 프리 디코더와 메인 디코더의 비율이 일대다가 되도록 구성하는 구성원리를 유지하는 범위 이내에서 설계자의 의도에 따라 다양한 변형이 가능함을 밝혀둔다.
상기 컬럼 디코더는 도 5에 도시 된 바와 같이, 2비트(bit)의 뱅크 정보 신호(STB<0:1>) 및 6비트(bit)의 컬럼 어드레스(COL_ADD<0:5>)를 디코딩하여 뱅크 구분 프리 디코딩 신호[업 프리 디코딩 신호(PRE_ADD_UP<0:3>), 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>)], 뱅크 공통 프리 디코딩 신호[제 1 프리 디코딩 신호(PRE_ADD_1<0:3>) 및 제 2 프리 디코딩 신호(PRE_ADD_2<0:3>)]를 출력하는 프리 디코더(10); 상기 제 1 프리 디코딩 신호(PRE_ADD_1<0:3>), 상기 제 2 프리 디코딩 신호(PRE_ADD_2<0:3>) 및 상기 업 프리 디코딩 신호(PRE_ADD_UP<0:3>)를 디코딩하여 상기 업 컬럼 선택 신호(YI_UP<0:63>)를 출력하는 제 1 메인 디코딩부(20); 및 상기 제 1 프리 디코딩 신호(PRE_ADD_1<0:3>), 상기 제 2 프리 디코딩 신호(PRE_ADD_2<0:3>) 및 상기 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>)를 디코딩하여 상기 다운 컬럼 선택 신호(YI_DN<0:63>)를 출력하는 제 2 메인 디코딩부(30)를 구비한다.
상기 프리 디코더(10)는 상기 뱅크 정보 신호(STB<0:1>)와 두개의 컬럼 어드레스(COL_ADD<0:1>)를 디코딩 하여 상기 업 프리 디코딩 신호(PRE_ADD_UP<0:3>) 및 상기 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>)를 출력하는 제 1 프리 디코딩 부(11); 다른 두개의 컬럼 어드레스(COL_ADD<2:3>)를 디코딩하여 상기 제 1 프리 디코딩 신호(PRE_ADD_1<0:3>)를 출력하는 제 2 프리 디코딩부(12); 또 다른 두개의 컬럼 어드레스(COL_ADD<4:5>)를 디코딩하여 상기 제 2 프리 디코딩 신호(PRE_ADD_2<0:3>)를 출력하는 제 3 프리 디코딩부(13) 및 커맨드 스트로브 신호(CMDS)와 뱅크 어드레스(BA<0>)에 따라 상기 뱅크 정보 신호(STB<0:1>)를 생성하는 신호 생성부(14)를 구비한다.
상기 뱅크 정보 신호(STB<0:1>)는 뱅크 정보를 가지고 있는 리드 및 라이트 스트로브 신호(CMDS) 및 뱅크 어드레스(BA<0>)를 사용하여 생성 될 수 있다. 상기 뱅크 정보 신호(STB<0:1>)는 제 0 뱅크(BANK0)를 선택할 때 뱅크 정보 신호(STB<0>)가 활성화 되고, 제 1 뱅크(BANK1)를 선택할 때 뱅크 정보 신호(STB<1>)가 활성화된다. 상기 뱅크 정보 신호(STB<0:1>)는 일 예를 든 것으로서, 8뱅크 구조를 갖는 반도체 메모리 장치에서는 뱅크 정보 신호(STB<0:7>)가 될 수 있고, 16뱅크 구조를 갖는 반도체 메모리 장치에서는 뱅크 정보 신호(STB<0:15>)가 될 수 있다.
상기 신호 생성부(14)는 도 6에 도시 된 바와 같이, 커맨드 스트로브 신호(CMDS)와 뱅크 어드레스(BA<0>)를 입력 받는 제 1 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND1)의 출력을 입력받아 상기 뱅크 정보 신호(STB<0>)를 출력하는 제 1 인버터(IV1), 상기 뱅크 어드레스(BA<0>)를 입력 받는 제 2 인버터(IV2), 상기 커맨드 스트로브 신호(CMDS)와 상기 제 2 인버터(IV2)를 통해 반전된 뱅크 어드레스(BA<0>)를 입력 받는 제 2 낸드 게이트(ND2) 및 상기 제 2 낸드 게이트(ND2)의 출력을 입력받아 상기 뱅크 정보 신호(STB<1>)를 출력하는 제 3 인버터(IV3)를 구비한다.
상기 신호 생성부(14)는 도 7에 도시 된 바와 같이, 상기 뱅크 어드레스(BA<0>)가 하이 레벨인 구간동안 발생된 커맨드 스트로브 신호(CMDS)를 이용하여 뱅크 정보 신호(STB<0>)를 생성하고, 상기 뱅크 어드레스(BA<0>)가 로우 레벨인 구간동안 발생된 커맨드 스트로브 신호(CMDS)를 이용하여 뱅크 정보 신호(STB<1>)를 생성한다.
상기 제 1 프리 디코딩부(11)는 도 8에 도시 된 바와 같이, 제 1 내지 제 5 로직 회로(11-1 ~ 11-5)를 구비한다. 상기 제 1 로직회로(11-1)는 컬럼 어드레스(COL_ADD<0:1>)의 두 가지 상태 값 즉, 정위상 값과 반전된 위상을 생성하도록 구성된다. 상기 제 1 프리 디코딩부(11)는 제 1 내지 제 4 인버터(IV11 ~ IV14)를 구비한다.
상기 제 2 내지 제 5 로직회로(11-2 ~ 11-5)는 상기 제 1 로직회로(11-1)에서 생성된 컬럼 어드레스(COL_ADD<0:1>)의 두가지 상태값에 따른 모든 경우의 수(로우/로우, 하이/로우, 로우/하이, 하이/하이)와 뱅크 정보 신호(STB<0:1>)를 조합하여 상기 업 프리 디코딩 신호(PRE_ADD_UP<0:3>) 및 상기 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>)를 생성하도록 구성된다. 상기 제 2 로직회로(11-2)는 반전된 컬럼 어드레스(COL_ADDb<0>)와 반전된 컬럼 어드레스(COL_ADDb<1>)를 입력 받는 제 1 낸드 게이트(ND21), 상기 제 1 낸드 게이트(ND21)의 출력을 입력 받는 제 1 인버터(IV21), 상기 뱅크 정보 신호(STB<0>)와 상기 제 1 인버터(IV21)의 출력을 입력 받는 제 2 낸드 게이트(ND22) 및 상기 제 2 낸드 게이트(ND22)의 출력을 입력받아 업 프리 디코딩 신호(PRE_ADD_UP<0>)를 출력하는 제 2 인버터(IV22), 상기 뱅크 정보 신호(STB<1>)와 상기 제 1 인버터(IV21)의 출력을 입력 받는 제 3 낸드 게이트(ND23) 및 상기 제 3 낸드 게이트(ND23)의 출력을 입력받아 다운 프리 디코딩 신호(PRE_ADD_DN<0>)를 출력하는 제 3 인버터(IV22)를 구비한다.
상기 제 3 내지 제 5 로직회로(11-3 ~ 11-5)는 입력신호만 다를 뿐, 상기 제 2 로직회로(11-2)와 동일하게 구성된다.
상기 제 2 프리 디코딩부(12)는 도 9에 도시 된 바와 같이, 제 1 내지 제 5 로직 회로(12-1 ~ 12-5)를 구비한다. 상기 제 1 로직회로(12-1)는 컬럼 어드레스(COL_ADD<2:3>)의 두 가지 상태 값 즉, 정위상 값과 반전된 위상을 생성하도록 구성된다. 상기 제 2 프리 디코딩부(12)는 제 1 내지 제 4 인버터(IV15 ~ IV18)를 구비한다.
상기 제 2 내지 제 5 로직회로(12-2 ~ 12-5)는 상기 제 1 로직회로(12-1)에서 생성된 컬럼 어드레스(COL_ADD<2:3>)의 두 가지 상태 값에 따른 모든 경우의 수(로우/로우, 하이/로우, 로우/하이, 하이/하이)를 조합하여 제 1 프리 디코딩 신호(PRE_ADD_1<0:3>)를 생성하도록 구성된다. 상기 제 2 로직회로(12-2)는 반전된 컬럼 어드레스(COL_ADDb<2>)와 반전된 컬럼 어드레스(COL_ADDb<3>)를 입력 받는 낸드 게이트(ND61) 및 상기 낸드 게이트(ND61)의 출력을 입력 받아 상기 제 1 프리 디코딩 신호(PRE_ADD_1<0>)를 출력하는 인버터(IV21)를 구비한다. 상기 제 3 내지 제 5 로직회로(12-3 ~ 12-5)는 입력신호만 다를 뿐, 상기 제 2 로직회로(12-2)와 동일하게 구성된다.
상기 제 3 프리 디코딩부(13)는 입력신호만 다를 뿐 상기 제 2 프리 디코딩부(12)와 동일하게 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 컬럼 디코딩 동작을 설명하면 다음과 같다.
본 발명은 도 4에 도시 된 상측의 제 0 뱅크(BANK0)와 하측의 제 1 뱅크(BANK1)가 컬럼 디코더를 공유하도록 구성되어 있다.
상기 컬럼 디코더의 프리 디코더(10)가 컬럼 어드레스(COL_ADD<0:5>)와 뱅크 정보 신호(STB<0:1>)를 디코딩하여 상기 제 0 뱅크(BANK0)와 제 1 뱅크(BANK1)를 구분할 수 있는 업 프리 디코딩 신호(PRE_ADD_UP<0:3>), 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>), 그리고 제 1 및 제 2 프리 디코딩 신호(PRE_ADD_1<0:3>, PRE_ADD_2<0:3>)를 생성한다.
상기 뱅크 어드레스(BA<0>)가 하이 레벨인 경우, 상기 뱅크 정보 신호(STB<0>)가 하이 레벨이 되고, 상기 뱅크 정보 신호(STB<1>)는 로우 레벨이 된다.
상기 뱅크 정보 신호(STB<0>)가 하이 레벨인 경우, 상기 업 프리 디코딩 신호(PRE_ADD_UP<0:3>) 중 어느 한 비트가 하이 레벨이 된다. 상기 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>)는 모든 비트가 로우 레벨이 된다.
상기 제 1 메인 디코딩부(20)가 상기 어느 한 비트가 하이 레벨인 업 프리 디코딩 신호(PRE_ADD_UP<0:3>)와 제 1 및 제 2 프리 디코딩 신호(PRE_ADD_1<0:3>, PRE_ADD_2<0:3>)를 디코딩하여 상기 제 0 뱅크(BANK0)로 업 컬럼 선택 신호(YI_UP<0:63>)를 출력한다. 상기 업 컬럼 선택 신호(YI_UP<0:63>) 중 어느 한 비트는 하이 레벨로 활성화된다. 상기 업 컬럼 선택 신호(YI_UP<0:63>)에 따라 제 0 뱅크(BANK0)의 데이터 리드 또는 라이트가 이루어진다. 이에 반하여 다운 컬럼 선택 신호(YI_DN<0:63>)는 모든 비트가 로우 레벨로 비활성화된다.
한편, 상기 뱅크 어드레스(BA<1>)가 하이 레벨인 경우, 상기 뱅크 정보 신호(STB<1>)가 하이 레벨이 되고, 상기 뱅크 정보 신호(STB<0>)는 로우 레벨이 된다.
상기 뱅크 정보 신호(STB<1>)가 하이 레벨인 경우, 상기 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>) 중 어느 한 비트가 하이 레벨이 된다. 상기 업 프리 디코딩 신호(PRE_ADD_UP<0:3>)는 모든 비트가 로우 레벨이 된다.
상기 제 2 메인 디코딩부(30)가 상기 어느 한 비트가 하이 레벨인 다운 프리 디코딩 신호(PRE_ADD_DN<0:3>)와 제 1 및 제 2 프리 디코딩 신호(PRE_ADD_1<0:3>, PRE_ADD_2<0:3>)를 디코딩하여 상기 제 1 뱅크(BANK1)로 다운 컬럼 선택 신호(YI_DN<0:63>)를 출력한다. 상기 다운 컬럼 선택 신호(YI_DN<0:63>) 중 어느 한 비트는 하이 레벨로 활성화된다. 상기 다운 컬럼 선택 신호(YI_DN<0:63>)에 따라 제 1 뱅크(BANK1)의 데이터 리드 또는 라이트가 이루어진다. 이에 반하여 업 컬럼 선택 신호(YI_UP<0:63>)는 모든 비트가 로우 레벨로 비활성화된다.
상술한 바와 같이, 본 발명은 뱅크의 수에 비해 적은 컬럼 디코더를 이용하여 컬럼 어드레스를 디코딩하여 복수의 뱅크에 대한 컬럼 선택 동작을 수행할 수 있다.
상기 도 10은 8뱅크 구조를 갖고 각 뱅크가 하프 뱅크 구조를 갖는 경우에 따른 컬럼 디코더가 구비된 본 발명에 따른 반도체 메모리 장치의 블록도이고, 도 11은 16 뱅크 구조를 갖고 각 뱅크가 쿼터 뱅크 구조를 갖는 경우에 따른 컬럼 디코더가 구비된 본 발명에 따른 반도체 메모리 장치의 블록도이다.
상기 도 10 및 도 11에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치의 컬럼 디코더는 서로 다른 뱅크 사이에 각각 배치되며, 종래와는 달리 상기 프리 디코더의 수가 메인 디코더의 수보다 적으며, 하나의 컬럼 디코더를 두개의 뱅크가 공유하고 복수개의 메인 디코더가 하나의 프리 디코더를 공유한다. 그러므로 본 발명의 반도체 메모리 장치의 컬럼 디코더 및 그를 이용한 반도체 메모리 장치는, 뱅크 수가 증가하는 경우나 하나의 뱅크를 나누어 여러 개의 하위 뱅크를 생성하는 경우에 컬럼 디코더의 면적을 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 컬럼 디코더 및 그를 이용한 반도체 메모리 장치는 프리 디코더의 수를 줄일 수 있으므로 컬럼 디코더의 면적을 감소 시킬 수 있다. 또한 컬럼 디코더의 면적이 감소되므로 셀 효율(cell efficiency)을 증가 시킬 수 있다.

Claims (27)

  1. 제 1 메모리 뱅크와 연결된 복수개의 메인 디코더를 구비하고, 프리 디코딩 신호를 디코딩하여 상기 제 1 메모리 뱅크로 컬럼 선택신호를 출력하는 제 1 메인 디코딩 수단;
    제 2 메모리 뱅크와 연결된 복수개의 메인 디코더를 구비하고, 상기 프리 디코딩 신호를 디코딩하여 상기 제 2 메모리 뱅크로 컬럼 선택신호를 출력하는 제 2 메인 디코딩 수단; 및
    상기 제 1 메인 디코딩 수단 및 상기 제 2 메인 디코딩 수단 전체의 메인 디코더에 비해 적은 수 만큼 구비되고, 컬럼 어드레스와 뱅크 정보 신호를 디코딩한 상기 프리 디코딩 신호를 상기 제 1 메인 디코딩 수단과 상기 제 2 메인 디코딩 수단에서 선택적으로 사용할 수 있도록 출력하는 적어도 하나의 프리 디코더를 구비하는 컬럼 디코더.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 메인 디코딩 수단의 복수개의 메인 디코더는 상기 제 1 메모리 뱅크의 복수개의 세그먼트(Segment)와 일대일 연결되는 것을 특징으로 하는 컬럼 디코더.
  4. 제 1 항에 있어서,
    상기 제 2 메인 디코딩 수단의 복수개의 메인 디코더는 상기 제 2 메모리 뱅크의 복수개의 세그먼트(Segment)와 일대일 연결되는 것을 특징으로 하는 컬럼 디코더.
  5. 서로 다른 두 메모리 뱅크 사이에 구비되고,
    뱅크 정보 신호 및 컬럼 어드레스를 디코딩하여 상기 서로 다른 두 메모리 뱅크 중 상기 뱅크 정보 신호에 대응되는 메모리 뱅크에 프리 디코딩 신호를 출력하는 적어도 하나의 프리 디코더; 및
    상기 서로 다른 두 메모리 뱅크 각각에 연결되는 제 1 그룹과 제 2 그룹으로 구분되며, 상기 프리 디코딩 신호를 공통 디코딩하여 컬럼 선택 신호를 출력하는 복수개의 메인 디코더를 구비하는 컬럼 디코더.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 1 그룹에 속한 복수개의 메인 디코더는 상기 서로 다른 두 메모리 뱅크 중 어느 한 메모리 뱅크의 복수개의 세그먼트(Segment)와 일대일 연결되는 것을 특징으로 하는 컬럼 디코더.
  8. 제 7 항에 있어서,
    상기 제 2 그룹에 속한 복수개의 메인 디코더는 상기 서로 다른 두 메모리 뱅크 중 나머지 한 메모리 뱅크의 복수개의 세그먼트(Segment)와 일대일 연결되는 것을 특징으로 하는 컬럼 디코더.
  9. 제 1 항 또는 제 5 항에 있어서,
    상기 프리 디코더는
    상기 뱅크 정보 신호와 상기 컬럼 어드레스 중 일부 비트를 디코딩 하여 뱅크 구분 프리 디코딩 신호를 출력하는 제 1 프리 디코딩부, 및
    상기 일부 비트를 제외한 나머지 컬럼 어드레스를 디코딩하여 뱅크 공통 프리 디코딩 신호를 출력하는 제 2 프리 디코딩부를 구비하는 것을 특징으로 하는 컬럼 디코더.
  10. 제 9 항에 있어서,
    상기 제 1 프리 디코딩부는
    상기 컬럼 어드레스 값의 모든 경우의 수와 상기 뱅크 정보 신호를 조합하여 상기 뱅크 구분 프리 디코딩 신호를 출력하는 복수개의 로직 회로를 구비하는 것을 특징으로 하는 컬럼 디코더.
  11. 제 10 항에 있어서,
    상기 복수개의 로직 회로는
    상기 컬럼 어드레스 값의 모든 경우의 수 중 하나를 논리곱 하는 제 1 논리곱 로직, 및
    상기 논리곱 로직과 상기 뱅크 정보 신호의 각 비트를 논리곱하는 복수개의 제 2 논리곱 로직을 구비하는 것을 특징으로 하는 컬럼 디코더.
  12. 제 9 항에 있어서,
    상기 제 2 프리 디코딩부는
    상기 일부 비트를 제외한 나머지 컬럼 어드레스 값의 모든 경우의 수를 논리곱하는 복수개의 로직 회로를 구비하는 것을 특징으로 하는 컬럼 디코더.
  13. 제 1 항 또는 제 5 항에 있어서,
    상기 뱅크 정보 신호는 리드 또는 라이트 명령과 뱅크 어드레스를 사용하여 생성 되는 것을 특징으로 하는 컬럼 디코더.
  14. 제 1 항 또는 제 5 항에 있어서,
    상기 뱅크 정보 신호는 메모리 뱅크의 수 만큼의 비트로 구성되는 것을 특징 으로 하는 컬럼 디코더.
  15. 제 9 항에 있어서,
    리드 또는 라이트 커맨드와 뱅크 어드레스를 이용하여 상기 뱅크 정보 신호를 생성하는 신호 생성부를 더 구비하는 것을 특징으로 하는 컬럼 디코더.
  16. 제 15 항에 있어서,
    상기 신호 생성부는
    상기 리드 또는 라이트 커맨드 중 어느 하나와 상기 뱅크 어드레스, 그리고 상기 리드 또는 라이트 커맨드 중 어느 하나와 반전된 뱅크 어드레스 각각을 논리곱 하는 복수개의 로직 회로를 구비하는 것을 특징으로 하는 컬럼 디코더.
  17. 제 1 메모리 뱅크;
    제 2 메모리 뱅크; 및
    프리 디코딩 신호를 공통 디코딩하여 생성한 컬럼 선택 신호를 상기 제 1 메모리 뱅크 또는 상기 제 2 메모리 뱅크로 출력하는 복수개의 메인 디코더, 및 뱅크 정보 신호와 컬럼 어드레스를 디코딩하여 상기 뱅크 정보 신호에 대응되는 상기 프리 디코딩 신호를 출력하는 프리 디코더를 포함하는 뱅크 공유형 컬럼 디코더를 구비하며,
    상기 뱅크 공유형 컬럼 디코더가 상기 프리 디코딩 신호에 따라 상기 제 1 메모리 뱅크 및 상기 제 2 메모리 뱅크의 컬럼 경로를 선택적으로 활성화시키는 반도체 메모리 장치.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 복수개의 메인 디코더는 상기 제 1 메모리 뱅크와 제 2 메모리 뱅크에 구비된 복수개의 세그먼트(Segment)와 일대일 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 프리 디코더는
    상기 뱅크 정보 신호와 상기 컬럼 어드레스 중 일부 비트를 디코딩 하여 뱅크 구분 프리 디코딩 신호를 출력하는 제 1 프리 디코딩부, 및
    상기 일부 비트를 제외한 나머지 컬럼 어드레스를 디코딩하여 뱅크 공통 프리 디코딩 신호를 출력하는 제 2 프리 디코딩부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 프리 디코딩부는
    상기 컬럼 어드레스 값의 모든 경우의 수와 상기 뱅크 정보 신호를 조합하여 상기 뱅크 구분 프리 디코딩 신호를 출력하는 복수개의 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 복수개의 로직 회로는
    상기 컬럼 어드레스 값의 모든 경우의 수 중 하나를 논리곱 하는 제 1 논리곱 로직, 및
    상기 논리곱 로직과 상기 뱅크 정보 신호의 각 비트를 논리곱하는 복수개의 제 2 논리곱 로직을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 20 항에 있어서,
    상기 제 2 프리 디코딩부는
    상기 일부 비트를 제외한 나머지 컬럼 어드레스 값의 모든 경우의 수를 논리곱하는 복수개의 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 17 항에 있어서,
    상기 뱅크 정보 신호는 리드 또는 라이트 명령과 뱅크 어드레스를 사용하여 생성 되는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 17 항에 있어서,
    상기 뱅크 정보 신호는 메모리 뱅크의 수 만큼의 비트로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 20 항에 있어서,
    리드 또는 라이트 커맨드와 뱅크 어드레스를 이용하여 상기 뱅크 정보 신호를 생성하는 신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 신호 생성부는
    상기 리드 또는 라이트 커맨드 중 어느 하나와 상기 뱅크 어드레스, 그리고 상기 리드 또는 라이트 커맨드 중 어느 하나와 반전된 뱅크 어드레스 각각을 논리곱 하는 복수개의 로직 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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