JP2002237539A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002237539A JP2001296178A JP2001296178A JP2002237539A JP 2002237539 A JP2002237539 A JP 2002237539A JP 2001296178 A JP2001296178 A JP 2001296178A JP 2001296178 A JP2001296178 A JP 2001296178A JP 2002237539 A JP2002237539 A JP 2002237539A
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Abstract

(57)【要約】 【課題】 回路構成を複雑化することなくソフトエラー
低減化を図ったメモリセル構造を有する半導体記憶装置
を得る。 【解決手段】 ＮＭＯＳトランジスタＮ１及びＰＭＯＳ
トランジスタＰ１によるインバータＩ１（出力部が記憶
端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳト
ランジスタＰ２によるインバータＩ２（出力部が記憶端
子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジス
タＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続
される。記憶端子Ｎａに一方電極が接続されるＮＭＯＳ
トランジスタＮ１及びＮ３はＰウエル領域ＰＷ０及びＰ
Ｗ１に分けて形成されるともに、記憶端子Ｎｂに一方電
極が接続されるＮＭＯＳトランジスタＮ２及びＮ４はＰ
ウエル領域ＰＷ１及びＰＷ０に分けて形成される。Ｐウ
エル領域ＰＷ０及びＰＷ１はＮウエル領域ＮＷを挟んで
各々反対側に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にＭＯＳスタティックＲＡＭのソフトエラー耐
性の向上を図ったメモリセル構造に関するものである。
【０００２】
【従来の技術】メモリセルの微細化に伴い、パッケージ
から放出されるα線や宇宙からの中性子線により発生さ
れた電子に起因して記憶ノードで保持されているデータ
を反転させてしまうというソフトエラーの問題が顕在化
してくる。特に電源電圧が低下するにつれて、その誤動
作は顕著に現れてくる。ソフトエラーの低減を目的に様
々な試みがなされている。
【０００３】図３７は、例えば特許公報第２５８９９４
９号に開示されたＳＲＡＭメモリセルと等価な構造を示
す回路図である。同図に示すように、メモリセル１００
をＰＭＯＳトランジスタＰＴ１，ＰＴ２及びＮＭＯＳト
ランジスタＮＴ５〜ＮＴ８，ＮＴ１１，ＮＴ１２，ＮＴ
２１，ＮＴ２２から構成される。
【０００４】ＰＭＯＳトランジスタＰＴ１，ＰＴ２のソ
ースは共通に電源電圧Ｖccに接続され、ＰＭＯＳトラン
ジスタＰＴ１のドレインはノード１０１を介してＰＭＯ
ＳトランジスタＰＴ２のゲート及びＮＭＯＳトランジス
タＴ２１，ＮＴ２２のゲートに接続され、ＰＭＯＳトラ
ンジスタＰＴ２のドレインはノード１１１を介してＰＭ
ＯＳトランジスタＰＴ１のゲート及びＮＭＯＳトランジ
スタＮＴ１１，ＮＴ１２のゲートに接続される。
【０００５】ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２
のソースは共に接地（ＧＮＤ）され、ＮＭＯＳトランジ
スタＮＴ１１のドレインはノード１０１を介してＰＭＯ
ＳトランジスタＰＴ１のドレインに接続され、ＮＭＯＳ
トランジスタＮＴ１２のドレインはノード１０１及び１
０２を介してＰＭＯＳトランジスタＰＴ１のドレインに
接続される。
【０００６】ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２
のソースは共に接地され、ＮＭＯＳトランジスタＮＴ２
１のドレインはノード１１１を介してＰＭＯＳトランジ
スタＰＴ２のドレインに接続され、ＮＭＯＳトランジス
タＮＴ２２のドレインはノード１１１及び１１２を介し
てＰＭＯＳトランジスタＰＴ２のドレインに接続され
る。
【０００７】ＮＭＯＳトランジスタＮＴ５はビット線Ｂ
Ｌ５０，ノード１０１間に介挿され、ゲートがワード線
ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ６は
ビット線ＢＬ６０，ノード１０１間に介挿され、ゲート
がワード線ＷＬ６０に接続される。ＮＭＯＳトランジス
タＮＴ７はビット線ＢＬ５１，ノード１１１間に介挿さ
れ、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳ
トランジスタＮＴ８はビット線ＢＬ６１，ノード１１１
間に介挿され、ゲートがワード線ＷＬ６０に接続され
る。
【０００８】このような構成において、ビット線対ＢＬ
５０，ＢＬ５１あるいはビット線対ＢＬ６０，ＢＬ６１
より得られるデータを、ワード線ＷＬ５０あるいはワー
ド線ＷＬ６０を活性状態にして、ＮＭＯＳトランジスタ
ＮＴ５，ＮＴ６あるいはＮＭＯＳトランジスタＮＴ６，
ＮＴ８をオン状態させることにより、記憶ノードである
ノード１０１及びノード１１１にアクセスすることがで
きる。
【０００９】上記構成では、通常、１つのＮＭＯＳトラ
ンジスタで構成するＮＭＯＳドライバトランジスタを、
２つのＮＭＯＳトランジスタ（ＮＴ１１とＮＴ１２とに
分けるとともにＮＴ２１とＮＴ２２とに分ける）に分け
ている。
【００１０】そして、ＰＭＯＳトランジスタＰＴ１（Ｐ
Ｔ２）のドレインである記憶ノードをノード１０１（１
１１）とノード１０２（１１２）とに分割すべく、ＮＭ
ＯＳトランジスタＮＴ１１（ＮＴ２１）とＮＭＯＳトラ
ンジスタＮＴ１２（ＮＴ２２）とを、ＰＭＯＳトランジ
スタＰＴ１が形成されるＮウェル領域を挟んで互いに反
対側に形成している。
【００１１】したがって、上記Ｎウェル領域は、その片
側に衝突するエネルギー粒子によって生成された電子ま
たはホールが、上記Ｎウェル領域の反対側の空乏領域に
影響を及ぼすことを防ぐことにより、ソフトエラーの発
生率を低下させることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＲＡＭメモリセルにおいてもソフトエラー低減が十分と
ではなく、また、本来１個で構成可能なドライバトラン
ジスタを２個で構成するしているため回路構成が複雑化
するという問題点があった。
【００１３】この発明は上記問題点を解決するためにな
されたもので、回路構成を複雑化することなくソフトエ
ラー低減化を図ったメモリセル構造を有する半導体記憶
装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、互いに交叉接続された第１及
び第２のインバータを含むメモリセルを有し、第１の導
電型が第１種、第２の導電型が第２種でそれぞれ定義さ
れ、前記第１のインバータは第１の第１種電界効果トラ
ンジスタ及び第１の第２種電界効果トランジスタからな
り、前記第２のインバータは第２の第１種電界効果トラ
ンジスタ及び第２の第２種電界効果トランジスタからな
り、前記第１のインバータの出力部は前記第１の第１種
電界効果トランジスタの一方電極と前記第１の第２種電
界効果トランジスタの一方電極との接続部を含み、入力
部は前記第１の第１種電界効果トランジスタの制御電極
と前記第１の第２種電界効果トランジスタの制御電極と
の接続部を含み、前記第２のインバータの出力部は前記
第２の第１種電界効果トランジスタの一方電極と前記第
２の第２種電界効果トランジスタの一方電極との接続部
を含み、入力部は前記第２の第１種電界効果トランジス
タの制御電極と前記第２の第２種電界効果トランジスタ
の制御電極との接続部を含み、前記メモリセルは、前記
第１のインバータの出力部及び前記第２のインバータの
入力部に電気的に接続される第１の記憶端子に一方電極
が接続され、第１のビット線に他方電極が接続され、制
御電極にワード線が接続される、第３の第１種電界効果
トランジスタと、前記第２のインバータの出力部及び前
記第１のインバータの入力部に電気的に接続される第２
の記憶端子に一方電極が接続され、第２のビット線に他
方電極が接続され、制御電極にワード線が接続される、
第４の第１種電界効果トランジスタとをさらに含み、前
記第１及び第２の第１種電界効果トランジスタを、互い
に独立した第１及び第２の第２種ウェル領域にそれぞれ
形成し、前記第３及び第４の第１種電界効果トランジス
タを前記第２及び第１の第２種ウェル領域にそれぞれ形
成している。
【００１５】また、請求項２の発明は、請求項１記載の
半導体記憶装置であって、前記第１〜第４の第１種電界
効果トランジスタにおいて一方電極は互いに独立して形
成される。
【００１６】また、請求項３の発明は、請求項１記載の
半導体記憶装置であって、前記第１，第３の第１種電界
効果トランジスタ及び前記第１の第２種電界効果トラン
ジスタが前記ワード線形成方向に沿って略一直線上に並
んでレイアウト配置され、前記第２，第４の第１種電界
効果トランジスタ及び前記第２の第２種電界効果トラン
ジスタが前記ワード線形成方向に沿って略一直線上に並
んでレイアウト配置される。
【００１７】また、請求項４の発明は、請求項１記載の
半導体記憶装置であって、前記第１及び第２の第１種電
界効果トランジスタは前記メモリセルの中心点に対して
互いに点対称となるようにレイアウト配置される。
【００１８】また、請求項５の発明は、請求項１記載の
半導体記憶装置であって、前記第３及び第４の第１種電
界効果トランジスタは前記メモリセルの中心点に対して
互いに点対称となるようにレイアウト配置される。
【００１９】また、請求項６の発明は、請求項１記載の
半導体記憶装置であって、前記第１及び第２の第１種電
界効果トランジスタの制御電極幅を前記第３及び第４の
第１種電界効果トランジスタの制御電極幅より広く設定
している。
【００２０】また、請求項７の発明は、請求項１ないし
請求項６のうち、いずれか１項に記載の半導体記憶装置
であって、前記メモリセルは、前記第１のインバータの
入力部と前記第２の記憶端子との間に介挿される第１の
抵抗成分と、前記第２のインバータの入力部と前記第１
の記憶端子との間に介挿される第２の抵抗成分とをさら
に含む。
【００２１】また、請求項８の発明は、請求項７記載の
半導体記憶装置であって、前記第１及び第２の抵抗成分
はＣｏＳｉ2よりも抵抗率が高い金属材料で形成された
高抵抗金属配線を含む。
【００２２】また、請求項９の発明は、請求項７記載の
半導体記憶装置であって、前記第１及び第２の抵抗成分
はＣｏＳｉ2よりも抵抗率が高いポリシリコンで形成さ
れた高抵抗ポリシリコン配線を含む。
【００２３】また、請求項１０の発明は、請求項１記載
の半導体記憶装置であって、前記第３及び第４の第１種
電界効果トランジスタの制御電極及び前記ワード線は、
一本のポリシリコンを共用して構成される。
【００２４】また、請求項１１の発明は、請求項１記載
の半導体記憶装置であって、前記ワード線は互いに独立
した第１及び第２のワード線を含み、前記第３の第１種
電界効果トランジスタの制御電極は前記第１のワード線
に接続され、前記第４の第１種電界効果トランジスタの
制御電極は前記第２のワード線に接続される。
【００２５】また、請求項１２の発明は、請求項１１記
載の半導体記憶装置であって、前記第１のビット線は、
互いにビット線対を構成する第１及び第２の部分ビット
線を含み、前記第２のビット線は、互いにビット線対を
構成する第３及び第４の部分ビット線を含み、前記第３
の第１種電界効果トランジスタは、第５及び第６の第１
種電界効果トランジスタを含み、前記第５の第１種電界
効果トランジスタは前記第１の部分ビット線，前記第２
の記憶端子間に介挿され、前記第６の第１種電界効果ト
ランジスタは前記第２の部分ビット線，前記第１の記憶
端子間に介挿され、前記第４の第１種電界効果トランジ
スタは、第７及び第８の第１種電界効果トランジスタを
含み、前記第７の第１種電界効果トランジスタは前記第
３の部分ビット線，前記第１の記憶端子間に介挿され、
前記第８の第１種電界効果トランジスタは前記第４の部
分ビット線，前記第２の記憶端子間に介挿される。
【００２６】また、請求項１３の発明は、請求項１２記
載の半導体記憶装置であって、前記第１及び第２の第１
種電界効果トランジスタの制御電極幅を前記第５〜第８
の第１種電界効果トランジスタの制御電極幅より広く設
定している。
【００２７】また、請求項１４の発明は、請求項１、請
求項１１あるいは請求項１２記載の半導体記憶装置であ
って、前記第１及び第２の第１種電界効果トランジスタ
の制御電極形成領域が前記第２及び第１の記憶端子の一
部を構成するようにレイアウト配置している。
【００２８】さらに、請求項１５の発明は、請求項１な
いし請求項１４のうち、いずれか１項に記載の半導体記
憶装置であって、前記第１及び第２の第２種電界効果ト
ランジスタは第１種ウェル領域に形成され、前記第１種
ウェル領域は前記第１及び第２の第２種ウェル領域の間
にレイアウト配置される。
【００２９】
【発明の実施の形態】＜実施の形態１＞図１〜図４はこ
の発明の実施の形態１であるＳＲＡＭのメモリセル構造
を示す図である。図１は全層におけるレイアウト構成を
平面視した説明図である。図２は主として図１の第１ア
ルミ配線層下のレイアウト構成を平面視した説明図であ
る。図３は主として図１の第２アルミ配線層上のレイア
ウト構成を平面視した説明図である。なお、図２，図３
で示した符号の一部を図１では省略している場合があ
る。
【００３０】また、図４は図１〜図３で示したレイアウ
ト構成のＳＲＡＭメモリセルの等価回路を示す回路図で
ある。同図に示すように、実施の形態１のＳＲＡＭのメ
モリセルは、ＮＭＯＳトランジスタＮ１〜Ｎ４及びＰＭ
ＯＳトランジスタＰ１，Ｐ２から構成される。
【００３１】ドライバトランジスタであるＰＭＯＳトラ
ンジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、
ドライバトランジスタであるＮＭＯＳトランジスタＮ１
とアクセストランジスタであるＮＭＯＳトランジスタＮ
４とはＰウエル領域ＰＷ０内に形成され、ドライバトラ
ンジスタであるＮＭＯＳトランジスタＮ２とアクセスト
ランジスタであるＮＭＯＳトランジスタＮ３とはＰウエ
ル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰ
ウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反
対側に形成される。
【００３２】ＮＭＯＳトランジスタＮ１及びＰＭＯＳト
ランジスタＰ１により第１のＣＭＯＳインバータＩ１を
構成する。すなわち、ＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１のゲートは共通に記憶端子Ｎｂ
に接続され、ドレインは共通に記憶端子Ｎａに接続され
る。そして、ＰＭＯＳトランジスタＰ１のソースは電源
電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ１のソー
スは接地（ＧＮＤ）される。
【００３３】ＮＭＯＳトランジスタＮ２及びＰＭＯＳト
ランジスタＰ２により第２のＣＭＯＳインバータＩ２を
構成する。すなわち、ＰＭＯＳトランジスタＰ２及びＮ
ＭＯＳトランジスタＮ２のゲートは共通に記憶端子Ｎａ
に接続され、ドレインは共通に記憶端子Ｎｂに接続され
る。そして、ＰＭＯＳトランジスタＰ２のソースは電源
電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ２のソー
スは接地される。
【００３４】このように、インバータＩ１の出力部及び
インバータＩ２の入力部が記憶端子Ｎａに電気的に接続
され、インバータＩ１の入力部及びインバータＩ２の出
力部が記憶端子Ｎｂに電気的に接続されることにより、
ＣＭＯＳインバータＩ１，Ｉ２が互いに交叉接続され、
記憶端子Ｎａ及び記憶端子Ｎｂに互いに反転した論理レ
ベルの情報を記憶することができる。
【００３５】ＮＭＯＳトランジスタＮ３はビット線ＢＬ
Ａ，記憶端子Ｎａ間に介挿され、ゲートがワード線ＷＬ
に接続される。ＮＭＯＳトランジスタＮ４はビット線Ｂ
ＬＢ，記憶端子Ｎｂ間に介挿されゲートがワード線ＷＬ
に接続される。
【００３６】このような構成において、ビット線ＢＬＡ
あるいはビット線ＢＬＢより得られるデータを、ワード
線ＷＬを活性状態にして、ＮＭＯＳトランジスタＮ３，
Ｎ４をオン状態させることにより、記憶端子Ｎａ及び記
憶端子Ｎｂに対するアクセス（読み出しあるいは書き込
み）が可能となる。
【００３７】以下、図１〜図３を参照して、実施の形態
１のメモリセル構造について述べる。
【００３８】Ｎウエル領域ＮＷ内において、Ｐ+拡散領
域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１
によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領
域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ２
によりＰＭＯＳトランジスタＰ２を構成する。
【００３９】Ｐウエル領域ＰＷ０内において、Ｎ+拡散
領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ
１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散
領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ
４によってＮＭＯＳトランジスタＮ４を構成する。な
お、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰ
ウエル領域ＰＷ０にかけて形成されることにより、ＮＭ
ＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の
ゲートとして共有される。
【００４０】Ｐウエル領域ＰＷ１内において、Ｎ+拡散
領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ
２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散
領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ
３によってＮＭＯＳトランジスタＮ３を構成する。な
お、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰ
ウエル領域ＰＷ１にかけて形成されることにより、ＮＭ
ＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２の
ゲートとして共有される。
【００４１】上記した拡散領域ＦＬ１１０，ＦＬ１１
１，ＦＬ１２０，ＦＬ１２１，ＦＬ２１０，ＦＬ２１
１，ＦＬ２２０，ＦＬ２２１，ＦＬ２３０，ＦＬ２３
１，ＦＬ２４０，ＦＬ２４１は不純物を注入，拡散する
ことにより得られる。
【００４２】拡散領域ＦＬ２１０上のグランド配線ＬＧ
１（第１層アルミ配線）は拡散コンタクトホール１Ｃを
介して拡散領域ＦＬ２１０と電気的に接続され、拡散領
域ＦＬ２１１上から拡散領域ＦＬ１１１上及び拡散領域
ＦＬ２３１上に伸びて形成される第１層アルミ配線であ
るアルミ配線ＡＬ１１は、各拡散領域ＦＬ２１１，ＦＬ
１１１，及びＦＬ２３１それぞれと拡散コンタクトホー
ル１Ｃを介して電気的に接続される。さらに、アルミ配
線ＡＬ１１はポリシリコン配線ＰＬ２の一部上にも形成
されており、ゲートコンタクトホールＧＣを介してポリ
シリコン配線ＰＬ２に電気的に接続される。このアルミ
配線ＡＬ１１は電気的に低インピーダンスな接続が可能
であり、記憶端子Ｎａに相当する。
【００４３】なお、拡散コンタクトホール１Ｃは拡散領
域と第１層（アルミ）配線とのコンタクトホールを意味
し、ゲートコンタクトホールＧＣはポリシリコン配線と
第１層配線とのコンタクトホールを意味する。
【００４４】ポリシリコン配線ＰＬ４はゲートコンタク
トホールＧＣを介して、ワード線ＷＬ１（第１層アルミ
配線）に電気的に接続され、拡散領域ＦＬ２４１上のビ
ット線ＢＬＢ１（第１層アルミ配線）は拡散コンタクト
ホール１Ｃを介して拡散領域ＦＬ２４１と電気的に接続
される。
【００４５】拡散領域ＦＬ２４０上から拡散領域ＦＬ１
２０上及び拡散領域ＦＬ２２０上に伸びて形成される第
１層アルミ配線であるアルミ配線ＡＬ１２は、各拡散領
域ＦＬ２４０，ＦＬ１２０，及びＦＬ２２０それぞれと
拡散コンタクトホール１Ｃを介して電気的に接続され
る。さらに、アルミ配線ＡＬ１２はポリシリコン配線Ｐ
Ｌ１の一部上にも形成されており、ゲートコンタクトホ
ールＧＣを介してポリシリコン配線ＰＬ１に電気的に接
続される。このアルミ配線ＡＬ１２は電気的に低インピ
ーダンスな接続が可能であり、記憶端子Ｎｂに相当す
る。
【００４６】拡散領域ＦＬ１１０上の電源配線ＬＶ１
（第１層アルミ配線）は拡散コンタクトホール１Ｃを介
して拡散領域ＦＬ１１０と電気的に接続され、拡散領域
ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール
１Ｃを介して拡散領域ＦＬ１２１と電気的に接続され
る。
【００４７】拡散領域ＦＬ２３０上のビット線ＢＬＡ１
（第１層アルミ配線）は拡散コンタクトホール１Ｃを介
して拡散領域ＦＬ２３０と電気的に接続され、ポリシリ
コン配線ＰＬ３上のワード線ＷＬ１はゲートコンタクト
ホールＧＣを介してポリシリコン配線ＰＬ３と電気的に
接続される。拡散領域ＦＬ２２１上のグランド配線ＬＧ
１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２
２１と電気的に接続される。
【００４８】グランド配線ＬＧ１はビアホール１Ｔを介
してグランド配線ＬＧ２（第２層アルミ配線（２Ａ
Ｌ））と電気的に接続され、グランド配線ＬＧ２はビア
ホール２Ｔを介してグランド配線ＬＧ３（第３層アルミ
配線（３ＡＬ））と電気的に接続される。
【００４９】ワード線ＷＬ１はビアホール１Ｔを介して
ワード線ＷＬ２（第２層アルミ配線）と電気的に接続さ
れ、ワード線ＷＬ２はビアホール２Ｔを介してワード線
ＷＬ３（第３層アルミ配線）と電気的に接続される。こ
れらワード線ＷＬ１〜ワード線ＷＬ３によって図４のワ
ード線ＷＬを構成する。
【００５０】なお、ビアホール１Ｔは第１層配線，第２
層（アルミ）配線間の接続用、ビアホール２Ｔは第２層
配線，第３層（アルミ）配線間の接続用のビアホールを
意味する。
【００５１】ワード線ＷＬ３及びグランド配線ＬＧ３は
Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横
断して互いに並行に形成され、グランド配線ＬＧ３はワ
ード線ＷＬ３を挟んで２本形成される。
【００５２】ビット線ＢＬＡ２（第２層アルミ配線）は
ビアホール１Ｔを介してビット線ＢＬＡ１（図３では図
示せず）と電気的に接続され、ビット線ＢＬＢ２（第２
層アルミ配線）はビアホール１Ｔを介してビット線ＢＬ
Ｂ１（図３では図示せず）と電気的に接続される。電源
配線ＬＶ２（第２層アルミ配線）はビアホール１Ｔを介
して電源配線ＬＶ１（図３では図示せず）と電気的に接
続される。これらビット線ＢＬＡ１，ＢＬＡ２及びＢＬ
Ｂ１，ＢＬＢ２によってそれぞれ図４のビット線ＢＬＡ
及びＢＬＢを構成する。
【００５３】ビット線ＢＬＡ２，ＢＬＢ２及び電源配線
ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮ
ウエル領域ＮＷ上を図中縦方向に互いに並行して形成さ
れる。
【００５４】このように、実施の形態１のＳＲＡＭのメ
モリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一
方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジ
スタＮ２、Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウ
エル領域ＰＷ１内に形成することにより、記憶端子Ｎａ
に電気的に接続されるＮ+拡散領域ＦＬ２１１及びＮ+拡
散領域ＦＬ２３１をそれぞれ異なるＰウエル領域ＰＷ０
及びＰＷ１内に分けて形成するとともに、記憶端子Ｎｂ
に電気的に接続されるＮ+拡散領域ＦＬ２４０及びＮ+拡
散領域ＦＬ２２０をそれぞれ異なるＰウエル領域ＰＷ０
及びＰＷ１内に分けて形成することができる。
【００５５】その結果、α線や中性子線によって発生し
た電子が、Ｐウエル領域ＰＷ０，ＰＷ１のうち一方のＰ
ウエル領域に形成したＮ+拡散領域に収集された場合
に、Ｎウエル領域ＮＷが介在することにより上記電子の
発生による影響が防止される他方のＰウエル領域に形成
したＮ+拡散領域から放出される。例えば、Ｐウエル領
域ＰＷ０の拡散領域ＦＬ２１１に収集された電子は記憶
端子Ｎａを介してＰウエル領域ＰＷ１の拡散領域ＦＬ２
３１から放出され、Ｐウエル領域ＰＷ１の拡散領域ＦＬ
２２０に収集された電子は記憶端子Ｎｂを介してＰウエ
ル領域ＰＷ０の拡散領域ＦＬ２４０から放出される。
【００５６】このような動作により、記憶端子Ｎａ，Ｎ
ｂの保持データを反転させようとする電子の発生が相殺
されるため、データの反転が起こりにくくなる。つま
り、ソフトエラー耐性が向上するという効果がある（第
１の効果）。
【００５７】また、Ｐウエル領域ＰＷ０とＰウエル領域
ＰＷ１とをビット線ＢＬＡ，ＢＬＢの形成方向に垂直な
方向で分離形成することより、２つのＰウエル領域ＰＷ
０，ＰＷ１の形成がビット線ＢＬＡ，ＢＬＢの配線長に
何ら影響を与えない。したがって、Ｐウエル領域ＰＷ
０，ＰＷ１の形成によってビット線の配線長が長くなる
ことはなく、良好なアクセスタイムを維持することがで
きる（第２の効果）。
【００５８】また、ＮＭＯＳトランジスタＮ１，Ｎ２及
びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセ
ルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対
称となるようにレイアウト配置されるため、実施の形態
１のメモリセルを複数個隣接して形成する場合に集積度
の向上を図ることができる（第３の効果）。
【００５９】また、ポリシリコン配線ＰＬ１〜ＰＬ４を
同一方向（図中横方向）で形成することにより、ゲート
寸法の制御が容易になる効果があり、さらに、ポリシリ
コン配線ＰＬ１，ＰＬ３（ＮＭＯＳトランジスタＮ１，
Ｎ３、ＰＭＯＳトランジスタＰ１）、ポリシリコン配線
ＰＬ２，ＰＬ４（ＮＭＯＳトランジスタＮ２，Ｎ４、Ｐ
ＭＯＳトランジスタＰ２）をそれぞれ一直線上に形成す
ることにより、無駄領域がなくなり、回路面積の削減に
より集積度の向上を図ることができる（第４の効果）。
【００６０】加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４
において、ドレインとなる領域（記憶端子Ｎａあるいは
記憶端子Ｎｂに電気的に接続される領域）を独立して形
成することにより、ソフトエラー耐性の高いレベルで維
持することができる（第５の効果）。
【００６１】さらに、ＣＭＯＳ構造のインバータＩ１，
Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタ一つずつの組で構成することにより、ＣＭＯＳ
構造として必要最小限の回路構成でメモリセルを実現す
ることができる（第６の効果）。
【００６２】＜実施の形態２＞図５及び図６はこの発明
の実施の形態２であるＳＲＡＭのメモリセル構造を示す
図である。図５は全層におけるレイアウト構成を平面視
した説明図である。図６は主として図５の第１アルミ配
線層下のレイアウト構成を平面視した説明図である。な
お、主として図５の第２アルミ配線層上のレイアウト構
成を平面視した説明図は実施の形態１の説明で用いた図
３と同様であり、実施の形態２の等価回路を示す回路図
は図４と同様である。また、図６，図３で示した符号の
一部を図５では省略している場合がある。
【００６３】これらの図に示すように、ＮＭＯＳトラン
ジスタＮ１用の四角形状のＮ+拡散領域上に、ポリシリ
コン配線ＰＬ１を上記Ｎ+拡散領域の中心部で折れ曲げ
て形成することより、ポリシリコン配線ＰＬ１の外側に
比較的広い拡散領域ＦＬ２１２、内側に比較的狭い拡散
領域ＦＬ２１３を形成している。そして、拡散領域ＦＬ
２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１によっ
てＮＭＯＳトランジスタＮ１を構成している。
【００６４】同様にして、ＮＭＯＳトランジスタＮ２用
の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ
２を上記Ｎ+拡散領域の中心部で折れ曲げて形成するこ
とより、ポリシリコン配線ＰＬ２の外側に比較的広い拡
散領域ＦＬ２１３、内側に比較的狭い拡散領域ＦＬ２２
２を形成している。そして、拡散領域ＦＬ２２２，ＦＬ
２２３及びポリシリコン配線ＰＬ２によってＮＭＯＳト
ランジスタＮ２を構成している。
【００６５】拡散領域ＦＬ２１２上のグランド配線ＬＧ
１は２箇所の拡散コンタクトホール１Ｃを介して拡散領
域ＦＬ２１２と電気的に接続され、拡散領域ＦＬ２１３
上のアルミ配線ＡＬ１１は拡散コンタクトホール１Ｃを
介して拡散領域ＦＬ２１３と電気的に接続される。
【００６６】同様にして、拡散領域ＦＬ２２３上のグラ
ンド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを
介して拡散領域ＦＬ２２３と電気的に接続され、拡散領
域ＦＬ２２２上のアルミ配線ＡＬ１２は拡散コンタクト
ホール１Ｃを介して拡散領域ＦＬ２２２と電気的に接続
される。他のレイアウト構成は実施の形態１と同様であ
るため、説明を省略する。
【００６７】実施の形態２は以上のようにレイアウト構
成することにより、実施の形態１の第１，第２，第５及
び第６の効果に加え以下の効果を奏する。
【００６８】ドライバトランジスタであるＮＭＯＳトラ
ンジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大き
くできる。その結果、ビット線ＢＬＡ，ＢＬＢのキャリ
アの引き抜きを速く行うことにより動作の高速化が図れ
る。
【００６９】加えて、ドライバトランジスタであるＮＭ
ＯＳトランジスタＮ１，Ｎ２のアクセストランジスタで
あるＮＭＯＳトランジスタＮ３、Ｎ４に対するゲート幅
Ｗの比を大きくとれるのでメモリセルの安定性も向上す
る。
【００７０】図７は隣接するセル間のレイアウト構成を
平面した説明図である。なお、図７は図６と同様、主と
して図５の第１アルミ配線層下のレイアウト構成を示し
ている。
【００７１】図７ではメモリセルＭＣ１のＮウエル領域
ＮＷ及びＰウエル領域ＰＷ０と、メモリセルＭＣ２のＮ
ウエル領域ＮＷ及びＰウエル領域ＰＷ０とを示してい
る。
【００７２】この際、ＮＭＯＳトランジスタＮ１，Ｎ２
はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中
心部）に対して点対称となるようにレイアウト配置され
ている（実施の形態１の第３の効果に相当）。このた
め、図７に示すように、隣接するメモリセルＭＣ１，Ｍ
Ｃ２間においてドライバトランジスタであるＮＭＯＳト
ランジスタＮ１（Ｎ２）同士を、拡散領域ＦＬ２１２、
ワード線ＷＬ１、グランド配線ＬＧ１、拡散コンタクト
ホール１Ｃ及びゲートコンタクトホールＧＣそれぞれの
少なくとも一部を共有させることにより集積度を向上さ
せながら、互いに隣接して線対称に形成することがで
き、ＮＭＯＳトランジスタＮ１及びＮ２のゲート幅Ｗを
大きくすることができる。
【００７３】このように、ＮＭＯＳトランジスタＮ１，
Ｎ２のゲートとなるポリシリコン配線ＰＬ１，ＰＬ２を
曲げて形成したことによる面積の増加はほとんどなく、
実施の形態１と同等な高密度なメモリセル構造を得るこ
とができる。
【００７４】また、ＮＭＯＳトランジスタＮ１，Ｎ３、
ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタ
Ｎ２，Ｎ４、ＰＭＯＳトランジスタＰ２をそれぞれほぼ
一直線上に形成することにより、集積度の向上を図るこ
とができる（実施の形態１の第４の効果に相当）。
【００７５】＜実施の形態３＞図８〜図１０はこの発明
の実施の形態３であるＳＲＡＭのメモリセル構造を示す
図である。図８は全層におけるレイアウト構成を平面視
した説明図である。図９は主として図８の第１アルミ配
線層下のレイアウト構成を平面視した説明図である。な
お、主として図８の第２アルミ配線層上のレイアウト構
成を平面視した説明図は実施の形態１の説明で用いた図
３と同様であり、図９，図３で示した符号の一部を図８
では省略している場合がある。
【００７６】図１０は図８，図９，図３で示したレイア
ウト構成のＳＲＡＭメモリセルの等価回路を示す回路図
である。同図に示すように、ＮＭＯＳトランジスタＮ１
及びＰＭＯＳトランジスタＰ１のゲートと記憶端子Ｎｂ
との間に抵抗Ｒ１が介挿され、ＮＭＯＳトランジスタＮ
２及びＰＭＯＳトランジスタＰ２のゲートと記憶端子Ｎ
ａとの間に抵抗Ｒ２が介挿される。他の構成は図４で示
した実施の形態１と同様であるため説明を省略する。
【００７７】以下、図８，図９及び図３を参照して、実
施の形態３のメモリセル構造について述べる。
【００７８】これらの図に示すように、ＮＭＯＳトラン
ジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとな
るポリシリコン配線ＰＬ１３（実施の形態１のポリシリ
コン配線ＰＬ１に相当）が抵抗Ｒ１となる高抵抗金属配
線Ｍ００に電気的に接続され、この高抵抗金属配線Ｍ０
０がビアホール０Ｔを介して記憶端子Ｎｂであるアルミ
配線ＡＬ１２と電気的に接続される。ビアホール０Ｔは
ポリシリコン配線と同一層に形成された高抵抗金属配線
Ｍ００と第１層配線との接続用のビアホールを意味す
る。
【００７９】同様にして、ＮＭＯＳトランジスタＮ２及
びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコ
ン配線ＰＬ１４（実施の形態１のポリシリコン配線ＰＬ
２に相当）が抵抗Ｒ２となる高抵抗金属配線Ｍ０１に電
気的に接続され、この高抵抗金属配線Ｍ０１がビアホー
ル０Ｔを介して記憶端子Ｎａであるアルミ配線ＡＬ１１
と電気的に接続される。
【００８０】なお、高抵抗金属配線Ｍ００，Ｍ０１の形
成材料としては例えばタングステン等のＣｏＳｉ2（コ
バルトシリサイド）より抵抗率が高い材料が挙げられ
る。また、他の構成は図１〜図３で示した実施の形態１
と同様であるため、説明を省略する。
【００８１】実施の形態３は上記のようなメモリセル構
造を有することにより、実施の形態１の第１〜第６の効
果に加え、以下の効果を奏する。
【００８２】実施の形態３のメモリセルは、抵抗Ｒ１，
Ｒ２を伝播する信号遅延によってセルに保持しているデ
ータを反転するための応答特性は長くなる。その結果、
α線や中性子線によって発生した電子によって、記憶端
子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したと
しても、他方の記憶端子のデータが反転する以前に元の
保持状態に戻るため、ソフトエラーはより起きにくくな
る。
【００８３】＜実施の形態４＞図１１及び図１２はこの
発明の実施の形態４であるＳＲＡＭのメモリセル構造を
示す図である。図１１は全層におけるレイアウト構成を
平面視した説明図である。図１２は主として図１１の第
１アルミ配線層下のレイアウト構成を平面視した説明図
である。なお、主として図１１の第２アルミ配線層上の
レイアウト構成を平面視した説明図は実施の形態１の説
明で用いた図３と同様であり、図１２，図３で示した符
号の一部を図１１では省略している場合がある。また、
実施の形態４のレイアウト構成のＳＲＡＭメモリセルの
等価回路は実施の形態３で示した図１０と同様である。
【００８４】以下、図１１，図１２及び図３を参照し
て、実施の形態４のメモリセル構造について述べる。
【００８５】これらの図に示すように、ＮＭＯＳトラン
ジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとな
るポリシリコン配線ＰＬ１３，ＰＬ１７（実施の形態１
のポリシリコン配線ＰＬ１に相当）のうち、抵抗Ｒ１と
なるポリシリコン配線ＰＬ１７はポリシリコン配線ＰＬ
１３に比べ高抵抗な材料で形成される。例えば、ポリシ
リコン配線ＰＬ１３をＣｏＳｉ2で形成した場合、ポリ
シリコン配線ＰＬ１７をＣｏＳｉ2より抵抗率が高い形
成材料を用いて形成する。
【００８６】そして、ポリシリコン配線ＰＬ１７がゲー
トコンタクトホールＧＣを介して記憶端子Ｎｂであるア
ルミ配線ＡＬ１２と電気的に接続される。
【００８７】同様にして、ＮＭＯＳトランジスタＮ２及
びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコ
ン配線ＰＬ１４，ＰＬ１８（実施の形態１のポリシリコ
ン配線ＰＬ２に相当）のうち、抵抗Ｒ２となるポリシリ
コン配線ＰＬ１８はポリシリコン配線ＰＬ１４に比べ高
抵抗な材料で形成され、ポリシリコン配線ＰＬ１８がゲ
ートコンタクトホールＧＣを介して記憶端子Ｎａである
アルミ配線ＡＬ１１と電気的に接続される。他の構成は
図１〜図３で示した実施の形態１と同様であるため、説
明を省略する。
【００８８】実施の形態４は上記のようなメモリセル構
造を有することにより、実施の形態１の第１〜第６の効
果に加え、以下の効果を奏する。
【００８９】実施の形態４のメモリセルは、抵抗Ｒ１，
Ｒ２を伝播する信号遅延によってセルに保持しているデ
ータを反転するための応答特性は長くなる。その結果、
α線や中性子線によって発生した電子によって、記憶端
子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したと
しても、他方の記憶端子のデータが反転する以前に元の
保持状態に戻るため、ソフトエラーはより起きにくくな
る。
【００９０】＜実施の形態５＞図１３〜図１５はこの発
明の実施の形態５であるＳＲＡＭのメモリセル構造を示
す図である。図１３は全層におけるレイアウト構成を平
面視した説明図である。図１４は主として図１３の第２
アルミ配線層上のレイアウト構成を平面視した説明図で
ある。なお、主として図１３の第１アルミ配線層下のレ
イアウト構成を平面視した説明図は実施の形態１の説明
で用いた図２（ワード線ＷＬ２がワード線ＷＬＡ２，Ｗ
ＬＢ２に分離された点は異なる）と同様であり、図１
４，図２で示した符号の一部を図１３では省略している
場合がある。
【００９１】図１５は図１３，図１４，図２で示したレ
イアウト構成のＳＲＡＭメモリセルの等価回路を示す回
路図である。同図に示すように、ＮＭＯＳトランジスタ
Ｎ３のゲートにはワード線ＷＬＡが接続され、ＮＭＯＳ
トランジスタＮ４のゲートにはワード線ＷＬＡとは独立
したワード線ＷＬＢが接続される。なお、他の構成は図
４で示した実施の形態１と同様であるため説明を省略す
る。
【００９２】以下、図１３，図１４及び図２を参照し
て、実施の形態５のメモリセル構造について述べる。
【００９３】ポリシリコン配線ＰＬ３はゲートコンタク
トホールＧＣを介して、ワード線ＷＬＡ１（第１層アル
ミ配線）に電気的に接続され、ワード線ＷＬＡ１はビア
ホール１Ｔを介してワード線ＷＬＡ２（第２層アルミ配
線）と電気的に接続され、ワード線ＷＬＡ２はビアホー
ル２Ｔを介してワード線ＷＬＡ３（第３層アルミ配線）
と電気的に接続される。これらのワード線ＷＬＡ１〜ワ
ード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成
する。
【００９４】同様にして、ポリシリコン配線ＰＬ４はゲ
ートコンタクトホールＧＣを介して、ワード線ＷＬＢ１
（第１層アルミ配線）に電気的に接続され、ワード線Ｗ
ＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２（第
２層アルミ配線）と電気的に接続され、ワード線ＷＬＢ
２はビアホール２Ｔを介してワード線ＷＬＢ３（第３層
アルミ配線）と電気的に接続される。これらワード線Ｗ
ＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構
成する。
【００９５】ワード線ＷＬＡ３，ＷＬＢ３及びグランド
配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル
領域ＮＷを横断して互いに並行に形成され、グランド配
線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形
成される。なお、他のレイアウト構成は実施の形態１と
同様であるため説明を省略する。
【００９６】実施の形態５は上記のようなメモリセル構
造を有することにより、実施の形態１の第１〜第６の効
果に加え、以下の効果を奏する。
【００９７】図１５の等価回路に示すように、アクセス
トランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４の
ゲートに接続するワード線をＷＬＡ、ＷＬＢと分けるこ
とで、ＦＩＦＯメモリで利用可能なメモリセル構造を実
現することができる。
【００９８】＜実施の形態６＞図１６〜図１８はこの発
明の実施の形態６であるＳＲＡＭのメモリセル構造を示
す図である。図１６は全層におけるレイアウト構成を平
面視した説明図である。図１７は主として図１６の第１
アルミ配線層下のレイアウト構成を平面視した説明図で
ある。図１８は主として図１６の第２アルミ配線層上の
レイアウト構成を平面視した説明図である。なお、図１
７，図１８で示した符号の一部を図１６では省略してい
る場合がある。また、実施の形態６のレイアウト構成の
ＳＲＡＭメモリセルの等価回路は実施の形態５で示した
図１５と同様である。
【００９９】以下、図１６〜図１８を参照して、実施の
形態６のメモリセル構造について述べる。
【０１００】ＮＭＯＳトランジスタＮ３、Ｎ４用のＮ+
拡散領域はソース・ドレイン領域形成方向が、他のＮＭ
ＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタ
Ｐ１，Ｐ２のソース・ドレイン領域形成方向と９０度向
きを変えて形成される。すなわち、ＮＭＯＳトランジス
タＮ３用の拡散領域ＦＬ２４２，ＦＬ２４３とＮＭＯＳ
トランジスタＮ４用の拡散領域ＦＬ２３２，ＦＬ２３３
とが図中、横方向に形成される。
【０１０１】そして、拡散領域ＦＬ２４３上のビット線
ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域
ＦＬ２４３に電気的に接続され、ビット線ＢＬＢ２（第
２層アルミ配線）はビアホール１Ｔを介してビット線Ｂ
ＬＢ１（図１８では図示せず）に電気的に接続される。
【０１０２】同様にして、ＮＭＯＳトランジスタＮ３を
構成する拡散領域ＦＬ２３２上のビット線ＢＬＡ１は拡
散コンタクトホール１Ｃを介して拡散領域ＦＬ２３２に
電気的に接続され、ビット線ＢＬＡ２（第２層アルミ配
線）はビアホール１Ｔをビット線ＢＬＡ１（図１８では
図示せず）に電気的に接続される。
【０１０３】ビット線ＢＬＡ２，ＢＬＢ２はＰウエル領
域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互い
に並行に形成される。
【０１０４】グランド配線ＬＧ１は拡散コンタクトホー
ル１Ｃを介して拡散領域ＦＬ２１０及び拡散領域ＦＬ２
２１に電気的に接続され、グランド配線ＬＧ２はビアホ
ール１Ｔを介してグランド配線ＬＧ１（図１８では図示
せず）に電気的に接続され、グランド配線ＬＧ３はビア
ホール２Ｔを介してグランド配線ＬＧ２と電気的に接続
される。
【０１０５】電源配線ＬＶ１は拡散コンタクトホール１
Ｃを介して拡散領域ＦＬ１１０及びＦＬ１２１に電気的
に接続され、電源配線ＬＶ２はビアホール１Ｔを介して
電源配線ＬＶ１（図１８では図示せず）に電気的に接続
され、電源配線ＬＶ３はビアホール２Ｔを介して電源配
線ＬＶ２に電気的に接続される。
【０１０６】ワード線ＷＬＡ１はゲートコンタクトホー
ルＧＣを介してポリシリコン配線ＰＬ２３に電気的に接
続され、ワード線ＷＬＡ２はビアホール１Ｔを介してワ
ード線ＷＬＡ１（図１８では図示せず）に電気的に接続
され、ワード線ＷＬＡ３（第３層アルミ配線）はビアホ
ール２Ｔを介してワード線ＷＬＡ２に電気的に接続され
る。
【０１０７】同様にして、ワード線ＷＬＢ１はゲートコ
ンタクトホールＧＣを介してポリシリコン配線ＰＬ２４
に電気的に接続され、ワード線ＷＬＢ２はビアホール１
Ｔを介してワード線ＷＬＢ１（図１８では図示せず）に
電気的に接続され、ワード線ＷＬＢ３（第３層アルミ配
線）はビアホール２Ｔを介してワード線ＷＬＢ２に電気
的に接続される。
【０１０８】（第１の）グランド配線ＬＧ３、ワード線
ＷＬＢ３、電源配線ＬＶ３、ワード線ＷＬＡ３、（第２
の）グランド配線ＬＧ３はそれぞれ図中縦方向に並列に
形成され、（第１の）グランド配線ＬＧ３及びワード線
ＷＬＢ３はＰウエル領域ＰＷ０上に、電源配線ＬＶ３は
Ｎウエル領域ＮＷ上に、ワード線ＷＬＡ３及び（第２
の）グランド配線ＬＧ３はＰウエル領域ＰＷ１上に形成
される。
【０１０９】実施の形態６は上記のようなメモリセル構
造を有することにより、実施の形態１の第１〜第３，第
５及び第６の効果に加え、実施の形態５固有の効果と同
等の効果を奏する。
【０１１０】＜実施の形態７＞図１９〜図２１はこの発
明の実施の形態７であるＳＲＡＭのメモリセル構造を示
す図である。図１９は全層におけるレイアウト構成を平
面視した説明図である。図２０は主として図１９の第１
アルミ配線層下のレイアウト構成を平面視した説明図で
ある。図２１は主として図１９の第２アルミ配線層上の
レイアウト構成を平面視した説明図である。なお、図２
０，図２１で示した符号の一部を図１９では省略してい
る場合がある。また、実施の形態７のレイアウト構成の
ＳＲＡＭメモリセルの等価回路は実施の形態１で示した
図４と同様である。
【０１１１】以下、図１９〜図２１を参照して、実施の
形態７のメモリセル構造について述べる。
【０１１２】ＮＭＯＳトランジスタＮ３，Ｎ４の共用ポ
リシリコン配線ＰＬ５がＰウエル領域ＰＷ０からＮウエ
ル領域ＮＷ及びＰウエル領域ＰＷ１上に伸びて形成さ
れ、この共用ポリシリコン配線ＰＬ５が図４のワード線
ＷＬとして用いられる。
【０１１３】他の構成は、ポリシリコン配線ＰＬ１，Ｐ
Ｌ２のパターン形状、ポリシリコン配線ＰＬ１とアルミ
配線ＡＬ１２とのゲートコンタクトホールＧＣ形成位置
及びポリシリコン配線ＰＬ２とアルミ配線ＡＬ１１との
ゲートコンタクトホールＧＣの形成位置等を除き、図
５，図６及び図３で示した実施の形態２と同様である。
【０１１４】実施の形態７は上記のようなメモリセル構
造を有することにより、実施の形態２と同等の効果を奏
する。さらに、ワード線ＷＬに関して、ビアホール１
Ｔ，２Ｔ及びワード線ＷＬ２，ＷＬ３が不要になるた
め、必要レイア数が減り、コスト削減が図れるという効
果がある。
【０１１５】＜実施の形態８＞図２２〜図２５はこの発
明の実施の形態８であるＳＲＡＭのメモリセル構造を示
す図である。図２２は全層におけるレイアウト構成を平
面視した説明図である。図２３は主として図２２の第１
アルミ配線層下のレイアウト構成を平面視した説明図で
ある。図２４は主として図２２の第２アルミ配線層上の
レイアウト構成を平面視した説明図である。なお、図２
３，図２４で示した符号の一部を図２２では省略してい
る場合がある。
【０１１６】また、図２５は図２２〜図２４で示したレ
イアウト構成のＳＲＡＭメモリセルの等価回路を示す回
路図である。同図に示すように、実施の形態８のＳＲＡ
Ｍのメモリセルは、ＮＭＯＳトランジスタＮ１，Ｎ２，
Ｎ５〜Ｎ８及びＰＭＯＳトランジスタＰ１，Ｐ２から構
成される。
【０１１７】ＮＭＯＳトランジスタＮ５はビット線ＢＬ
Ａ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタ
Ｎ６はビット線バーＢＬＡ，記憶端子Ｎａ間に介挿さ
れ、ＮＭＯＳトランジスタＮ５及びＮ６のゲートがワー
ド線ＷＬＡに共通に接続される。
【０１１８】ＮＭＯＳトランジスタＮ７はビット線ＢＬ
Ｂ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタ
Ｎ８はビット線バーＢＬＢ，記憶端子Ｎｂ間に介挿さ
れ、ＮＭＯＳトランジスタＮ７及びＮ８のゲートがワー
ド線ＷＬＢに共通に接続される。
【０１１９】ドライバトランジスタであるＰＭＯＳトラ
ンジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、
ドライバトランジスタであるＮＭＯＳトランジスタＮ１
とアクセストランジスタであるＮＭＯＳトランジスタＮ
７，Ｎ８とはＰウエル領域ＰＷ０内に形成され、ドライ
バトランジスタであるＮＭＯＳトランジスタＮ２とアク
セストランジスタであるＮＭＯＳトランジスタＮ５，Ｎ
６とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領
域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを
挟んで各々反対側に形成される。なお、他の構成は図１
５で示した実施の形態５の等価回路と同様である。
【０１２０】以下、図２２〜図２４を参照して、実施の
形態８のメモリセル構造について述べる。
【０１２１】Ｎウエル領域ＮＷ内において、Ｐ+拡散領
域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１
７によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散
領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ
１８によりＰＭＯＳトランジスタＰ２を構成する。
【０１２２】Ｐウエル領域ＰＷ０内において、Ｎ+拡散
領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ
１７によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡
散領域ＦＬ２４４，ＦＬ２４５及びポリシリコン配線Ｐ
Ｌ２０によってＮＭＯＳトランジスタＮ７を構成し、Ｎ
+拡散領域ＦＬ２４６，ＦＬ２４７及びポリシリコン配
線ＰＬ２０によってＮＭＯＳトランジスタＮ８を構成す
る。なお、ポリシリコン配線ＰＬ１７はＮウエル領域Ｎ
ＷからＰウエル領域ＰＷ０にかけて形成されることによ
り、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジス
タＰ１のゲートとして共有され、ポリシリコン配線ＰＬ
２０はＮＭＯＳトランジスタＮ７，Ｎ８間で共有され
る。
【０１２３】Ｐウエル領域ＰＷ１内において、Ｎ+拡散
領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ
１８によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡
散領域ＦＬ２３４，ＦＬ２３５及びポリシリコン配線Ｐ
Ｌ１９によってＮＭＯＳトランジスタＮ５を構成し、Ｎ
+拡散領域ＦＬ２３６，ＦＬ２３７及びポリシリコン配
線ＰＬ１９によってＮＭＯＳトランジスタＮ３を構成す
る。なお、ポリシリコン配線ＰＬ１８はＮウエル領域Ｎ
ＷからＰウエル領域ＰＷ１にかけて形成されることによ
り、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジス
タＰ２のゲートとして共有され、ポリシリコン配線ＰＬ
１８はＮＭＯＳトランジスタＮ５，Ｎ６間で共有され
る。なお、上記した拡散領域は不純物を注入，拡散する
ことにより得られる。
【０１２４】拡散領域ＦＬ２１２上のグランド配線ＬＧ
１は２つの拡散コンタクトホール１Ｃを介して拡散領域
ＦＬ２１２に電気的に接続され、拡散領域ＦＬ２４５上
のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介し
て拡散領域ＦＬ２４５に電気的に接続され、拡散領域Ｆ
Ｌ２４７上のビット線バーＢＬＢ１は拡散コンタクトホ
ール１Ｃを介して拡散領域ＦＬ２４７に電気的に接続さ
れる。
【０１２５】拡散領域ＦＬ２４４上から、拡散領域ＦＬ
２１３上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３
７上に伸びて形成される第１層アルミ配線であるアルミ
配線ＡＬ１５は、各拡散領域ＦＬ２４４，ＦＬ２１３，
ＦＬ１１１，及びＦＬ２３７それぞれと拡散コンタクト
ホール１Ｃを介して電気的に接続される。さらに、アル
ミ配線ＡＬ１５はポリシリコン配線ＰＬ１８の一部上に
も形成されており、ゲートコンタクトホールＧＣを介し
てポリシリコン配線ＰＬ１８に電気的に接続される。こ
のアルミ配線ＡＬ１５は電気的に低インピーダンスな接
続が可能であり、記憶端子Ｎａに相当する。
【０１２６】ポリシリコン配線ＰＬ２０はゲートコンタ
クトホールＧＣを介して、ワード線ＷＬＢ１に電気的に
接続される。
【０１２７】拡散領域ＦＬ１１０上の電源配線ＬＶ１は
拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０
と電気的に接続され、拡散領域ＦＬ１２１上の電源配線
ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域Ｆ
Ｌ１２１と電気的に接続される。
【０１２８】グランド配線ＬＧ１は２つの拡散コンタク
トホール１Ｃを介して拡散領域ＦＬ２２３に電気的に接
続され、拡散領域ＦＬ２３４上のビット線ＢＬＡ１は拡
散コンタクトホール１Ｃを介して拡散領域ＦＬ２３４に
電気的に接続され、拡散領域ＦＬ２３６上のビット線バ
ーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領
域ＦＬ２３６と電気的に接続される。
【０１２９】拡散領域ＦＬ２３５上から、拡散領域ＦＬ
２２２上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２４
６上に伸びて形成される第１層アルミ配線であるアルミ
配線ＡＬ１６は、各拡散領域ＦＬ２３５，ＦＬ２２２，
ＦＬ１２０，及びＦＬ２４６それぞれと拡散コンタクト
ホール１Ｃを介して電気的に接続される。さらに、アル
ミ配線ＡＬ１６はポリシリコン配線ＰＬ１７の一部上に
も形成されており、ゲートコンタクトホールＧＣを介し
てポリシリコン配線ＰＬ１７に電気的に接続される。こ
のアルミ配線ＡＬ１６は電気的に低インピーダンスな接
続が可能であり、記憶端子Ｎｂに相当する。
【０１３０】ポリシリコン配線ＰＬ１９上のワード線Ｗ
ＬＡ１はゲートコンタクトホールＧＣを介してポリシリ
コン配線ＰＬ１９と電気的に接続される。
【０１３１】グランド配線ＬＧ１はビアホール１Ｔを介
してグランド配線ＬＧ２に電気的に接続され、グランド
配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ
３に電気的に接続される。
【０１３２】ワード線ＷＬＡ１はビアホール１Ｔを介し
てワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬ
Ａ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気
的に接続される。これらワード線ＷＬＡ１〜ワード線Ｗ
ＬＡ３によって図２５のワード線ＷＬＡを構成する。
【０１３３】同様にして、ワード線ＷＬＢ１はビアホー
ル１Ｔを介してワード線ＷＬＢ２に電気的に接続され、
ワード線ＷＬＢ２はビアホール２Ｔを介してワード線Ｗ
ＬＢ３に電気的に接続される。これらワード線ＷＬＢ１
〜ワード線ＷＬＢ３によって図２５のワード線ＷＬＢを
構成する。
【０１３４】ワード線ＷＬＡ３，ＷＬＢ３及びグランド
配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル
領域ＮＷを横断して互いに並行に形成され、グランド配
線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形
成される。
【０１３５】ビット線ＢＬＡ２はビアホール１Ｔを介し
てビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬ
Ｂ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気
的に接続される。
【０１３６】同様にして、ビット線バーＢＬＡ２はビア
ホール１Ｔを介してビット線バーＢＬＡ１に電気的に接
続され、ビット線バーＢＬＢ２はビアホール１Ｔを介し
てビット線バーＢＬＢ１に電気的に接続される。
【０１３７】電源配線ＬＶ２はビアホール１Ｔを介して
電源配線ＬＶ１に電気的に接続される。これらビット線
ＢＬＡ１，ＢＬＡ２、バーＢＬＡ１，バーＢＬＡ２、Ｂ
ＬＢ１，ＢＬＢ２、及びバーＢＬＢ１，ＢＬＢ２によっ
てそれぞれ図２５のビット線ＢＬＡ，バーＢＬＡ、ＢＬ
Ｂ及びバーＢＬＢを構成する。
【０１３８】ビット線対ＢＬＡ２，バーＢＬＡ２、ビッ
ト線対ＢＬＢ２，バーＢＬＢ２及び電源配線ＬＶ２は、
それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域
ＮＷ上を図中縦方向に互いに並行して形成される。
【０１３９】このように、実施の形態８のＳＲＡＭのメ
モリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ
８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳト
ランジスタＮ２、Ｎ５，Ｎ６をＮウエル領域ＮＷを挟ん
だ他方のＰウエル領域ＰＷ１内に形成することにより、
記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２
１３及びＦＬ２４４とＮ+拡散領域ＦＬ２３７とをそれ
ぞれ異なるＰウエル領域ＰＷ０内とＰＷ１内とに分けて
形成するとともに、記憶端子Ｎｂに電気的に接続される
Ｎ+拡散領域ＦＬ２２２及びＦＬ２３５とＮ+拡散領域Ｆ
Ｌ２４６とをそれぞれ異なるＰウエル領域ＰＷ１内とＰ
Ｗ０内とに分けて形成すことができる。
【０１４０】その結果、実施の形態１の第１の効果であ
るソフトエラー耐性が向上を図ることができる。
【０１４１】また、Ｐウエル領域ＰＷ０及びＰＷ１を、
ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，
バーＢＬＢの形成方向に垂直な方向で分離形成すること
より、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビッ
ト線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バー
ＢＬＢの配線長に何ら影響を与えない。したがって、Ｐ
ウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配
線長が長くなることはなく、実施の形態１の第２の効果
である良好なアクセスタイムを維持することができる。
【０１４２】また、ＮＭＯＳトランジスタＮ１，Ｎ２、
ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトラン
ジスタＮ６，Ｎ８はそれぞれメモリセルの中心部（Ｎウ
エル領域ＮＷの中心部）に対して点対称となるようにレ
イアウト配置されるため、実施の形態８のメモリセルを
複数個隣接して形成する場合に集積度の向上を図ること
ができる（実施の形態１の第３の効果に相当）。
【０１４３】また、ポリシリコン配線ＰＬ１７〜ＰＬ２
０を同一方向（図中横方向）で形成することにより、ゲ
ート寸法の制御が容易になる効果があり、さらに、ポリ
シリコン配線ＰＬ１７，ＰＬ１９、ポリシリコン配線Ｐ
Ｌ１８，ＰＬ２０をそれぞれ一直線上に形成することに
より、無駄領域がなくなり、回路面積の削減により集積
度の向上を図ることができる（実施の形態１の第４の効
果に相当）。
【０１４４】さらに、ＮＭＯＳトランジスタＮ１，Ｎ
２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立し
て形成することにより、ソフトエラー耐性の高いレベル
で維持することができる（実施の形態１の第５の効果に
相当）。
【０１４５】さらに、ＣＭＯＳ構造のインバータＩ１，
Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタ一つずつの組で構成するここにより、ＣＭＯＳ
構造として必要最小限の回路構成でメモリセルを実現す
ることができる（実施の形態１の第６の効果に相当）。
【０１４６】加えて、実施の形態８のメモリセルは、図
２５に示すように、２つのワード線ＷＬＡ，ＷＬＢ及び
２つのビット線対（ビット線対ＢＬＡ，バーＢＬＡ及び
ビット線対ＢＬＢ，バーＢＬＢ）を用いた２ポートメモ
リセルが実現する。
【０１４７】＜実施の形態９＞図２６〜図２８はこの発
明の実施の形態９であるＳＲＡＭのメモリセル構造を示
す図である。図２６は全層におけるレイアウト構成を平
面視した説明図である。図２７は主として図２６の第１
アルミ配線層下のレイアウト構成を平面視した説明図で
ある。図２８は主として図２６の第２アルミ配線層上の
レイアウト構成を平面視した説明図である。なお、図２
７，図２８で示した符号の一部を図２６では省略してい
る場合がある。
【０１４８】また、実施の形態９のレイアウト構成のＳ
ＲＡＭメモリセルの等価回路は図２５で示した実施の形
態８と同様である。
【０１４９】以下、図２６〜図２８を参照して、実施の
形態９のメモリセル構造について、実施の形態８と異な
る構成を中心に述べる。
【０１５０】Ｐウエル領域ＰＷ０内において、Ｎ+拡散
領域ＦＬ２１４，ＦＬ２１５及びポリシリコン配線ＰＬ
３１によりＮＭＯＳトランジスタＮ１を構成する。この
とき、ポリシリコン配線ＰＬ３１をＮＭＯＳトランジス
タＮ１用のＮ+拡散領域（ＦＬ２１４，ＦＬ２１５）上
において２度９０度折り曲げて形成することにより、他
のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大き
なゲート幅を設定している。
【０１５１】Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及び
ポリシリコン配線ＰＬ３７によってＮＭＯＳトランジス
タＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１
及びポリシリコン配線ＰＬ３８によってＮＭＯＳトラン
ジスタＮ８を構成する。
【０１５２】なお、ポリシリコン配線ＰＬ３１はＮウエ
ル領域ＮＷからＰウエル領域ＰＷ０にかけて形成される
ことにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳト
ランジスタＰ１のゲートとして共有される。
【０１５３】Ｐウエル領域ＰＷ１内において、Ｎ+拡散
領域ＦＬ２２４，ＦＬ２２５及びポリシリコン配線ＰＬ
３２によりＮＭＯＳトランジスタＮ２を構成する。この
とき、ポリシリコン配線ＰＬ３２をＮＭＯＳトランジス
タＮ２用のＮ+拡散領域（ＦＬ２２４，ＦＬ２２５）上
において２度９０度折り曲げて形成することにより、他
のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大き
なゲート幅を設定している。
【０１５４】Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及び
ポリシリコン配線ＰＬ３５によってＮＭＯＳトランジス
タＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＰＬ２６１
及びポリシリコン配線ＰＬ３６によってＮＭＯＳトラン
ジスタＮ６を構成する。
【０１５５】なお、ポリシリコン配線ＰＬ３２はＮウエ
ル領域ＮＷからＰウエル領域ＰＷ１にかけて形成される
ことにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳト
ランジスタＰ２のゲートとして共有される。なお、上記
した拡散領域は不純物を注入，拡散することにより得ら
れる。
【０１５６】拡散領域ＦＬ２１４上の２つのグランド配
線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して
拡散領域ＦＬ２１４に電気的に接続され、拡散領域ＦＬ
２７１上のビット線ＢＬＢ１は拡散コンタクトホール１
Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡
散領域ＦＬ２８０上のビット線バーＢＬＢ１は拡散コン
タクトホール１Ｃを介して拡散領域ＦＬ２８０に電気的
に接続される。
【０１５７】拡散領域ＦＬ２８１上から、拡散領域ＦＬ
２１５上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２５
１上に伸びて形成される第１層アルミ配線であるアルミ
配線ＡＬ１７は、各拡散領域ＦＬ２８１，ＦＬ２１５，
ＦＬ１１１，及びＦＬ２５１それぞれと拡散コンタクト
ホール１Ｃを介して電気的に接続される。さらに、アル
ミ配線ＡＬ１７はポリシリコン配線ＰＬ３２の一部上に
も形成されており、ゲートコンタクトホールＧＣを介し
てポリシリコン配線ＰＬ３２に電気的に接続される。こ
のアルミ配線ＡＬ１７は電気的に低インピーダンスな接
続が可能であり、記憶端子Ｎａに相当する。
【０１５８】ポリシリコン配線ＰＬ３７及びＰＬ３８は
それぞれゲートコンタクトホールＧＣを介して共通にワ
ード線ＷＬＢ１に電気的に接続される。
【０１５９】拡散領域ＦＬ１１０上の電源配線ＬＶ１は
拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０
に電気的に接続され、拡散領域ＦＬ１２１上の電源配線
ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域Ｆ
Ｌ１２１に電気的に接続される。
【０１６０】２つのグランド配線ＬＧ１はそれぞれ拡散
コンタクトホール１Ｃを介して拡散領域ＦＬ２２４に電
気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬ
Ａ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ
２５０に電気的に接続され、拡散領域ＦＬ２６１上のビ
ット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介し
て拡散領域ＦＬ２６１と電気的に接続される。
【０１６１】拡散領域ＦＬ２６０上から、拡散領域ＦＬ
２２５上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２７
０上に伸びて形成される第１層アルミ配線であるアルミ
配線ＡＬ１８は、各拡散領域ＦＬ２６０，ＦＬ２２５，
ＦＬ１２０，及びＦＬ２７０それぞれと拡散コンタクト
ホール１Ｃを介して電気的に接続される。さらに、アル
ミ配線ＡＬ１８はポリシリコン配線ＰＬ３１の一部上に
も形成されており、ゲートコンタクトホールＧＣを介し
てポリシリコン配線ＰＬ３１に電気的に接続される。こ
のアルミ配線ＡＬ１８は電気的に低インピーダンスな接
続が可能であり、記憶端子Ｎｂに相当する。
【０１６２】ポリシリコン配線ＰＬ３５及びＰＬ３６上
のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介
して共通にポリシリコン配線ＰＬ３５及びＰＬ３６に電
気的に接続される。
【０１６３】グランド配線ＬＧ１はビアホール１Ｔを介
してグランド配線ＬＧ２に電気的に接続され、グランド
配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ
３に電気的に接続される。
【０１６４】ワード線ＷＬＡ１はビアホール１Ｔを介し
てワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬ
Ａ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気
的に接続される。同様にして、ワード線ＷＬＢ１はビア
ホール１Ｔを介してワード線ＷＬＢ２に電気的に接続さ
れ、ワード線ＷＬＢ２はビアホール２Ｔを介してワード
線ＷＬＢ３に電気的に接続される。
【０１６５】ビット線ＢＬＡ２はビアホール１Ｔを介し
てビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬ
Ｂ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気
的に接続される。
【０１６６】同様にして、ビット線バーＢＬＡ２はビア
ホール１Ｔを介してビット線バーＢＬＡ１に電気的に接
続され、ビット線バーＢＬＢ２はビアホール１Ｔを介し
てビット線バーＢＬＢ１に電気的に接続される。また、
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ
１に電気的に接続される。
【０１６７】このように、実施の形態９のＳＲＡＭのメ
モリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ
８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳト
ランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟ん
だ他方のＰウエル領域ＰＷ１内に形成することにより、
実施の形態８と同様、実施の形態１の第１の効果である
ソフトエラー耐性が向上を図ることができる。
【０１６８】また、Ｐウエル領域ＰＷ０及びＰＷ１を、
ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，
バーＢＬＢの形成方向に垂直な方向で分離形成すること
より、実施の形態１の第２の効果である良好なアクセス
タイムを維持することができる。
【０１６９】また、実施の形態９は、実施の形態８と同
様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトラン
ジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ
８はそれぞれメモリセルの中心部に対して点対称となる
ようにレイアウト配置されるため、実施の形態９のメモ
リセルを複数個隣接して形成する場合に集積度の向上を
図ることができる（実施の形態１の第３の効果に相
当）。
【０１７０】さらに、ＮＭＯＳトランジスタＮ１，Ｎ
２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立し
て形成することにより、ソフトエラー耐性の高いレベル
で維持することができる（実施の形態１の第５の効果に
相当）。
【０１７１】加えて、ＣＭＯＳ構造のインバータＩ１，
Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタ一つずつの組で構成するここにより、ＣＭＯＳ
構造として必要最小限の回路構成でメモリセルを実現す
ることができる（実施の形態１の第６の効果に相当）。
【０１７２】さらに、実施の形態９のメモリセルは、実
施の形態８と同様、２ポートメモリセルとなる。
【０１７３】さらに加えて、ドライバトランジスタであ
るＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネ
ル幅）Ｗを大きくすることにより、実施の形態２と同
様、動作の高速化及びメモリセルの安定性の向上を図る
ことができる。
【０１７４】＜実施の形態１０＞図２９〜図３１はこの
発明の実施の形態１０であるＳＲＡＭのメモリセル構造
を示す図である。図２９は全層におけるレイアウト構成
を平面視した説明図である。図３０は主として図２９の
第１アルミ配線層下のレイアウト構成を平面視した説明
図である。図３１は主として図２９の第２アルミ配線層
上のレイアウト構成を平面視した説明図である。なお、
図３０，図３１で示した符号の一部を図２９では省略し
ている場合がある。
【０１７５】また、実施の形態１０のレイアウト構成の
ＳＲＡＭメモリセルの等価回路は図２５で示した実施の
形態８と同様である。
【０１７６】以下、図２９〜図３１を参照して、実施の
形態１０のメモリセル構造について述べる。
【０１７７】Ｎウエル領域ＮＷ内において、Ｐ+拡散領
域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ４
１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散
領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ
４２によりＰＭＯＳトランジスタＰ２を構成する。
【０１７８】Ｐウエル領域ＰＷ０内において、Ｎ+拡散
領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ
４１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡
散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線Ｐ
Ｌ４７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ
+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配
線ＰＬ４７によってＮＭＯＳトランジスタＮ８を構成す
る。なお、ポリシリコン配線ＰＬ４１はＮウエル領域Ｎ
ＷからＰウエル領域ＰＷ０にかけて形成されることによ
り、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジス
タＰ１のゲートとして共有され、ポリシリコン配線ＰＬ
４７はＮＭＯＳトランジスタＮ７，Ｎ８間で共有され
る。
【０１７９】Ｐウエル領域ＰＷ１内において、Ｎ+拡散
領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ
４２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡
散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線Ｐ
Ｌ４５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ
+拡散領域ＦＬ２６０，ＦＬ２６１及びポリシリコン配
線ＰＬ４５によってＮＭＯＳトランジスタＮ６を構成す
る。なお、ポリシリコン配線ＰＬ４２はＮウエル領域Ｎ
ＷからＰウエル領域ＰＷ１にかけて形成されることによ
り、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジス
タＰ２のゲートとして共有され、ポリシリコン配線ＰＬ
４２はＮＭＯＳトランジスタＮ５，Ｎ６間で共有され
る。なお、上記した拡散領域は不純物を注入，拡散する
ことにより得られる。
【０１８０】拡散領域ＦＬ２１０上のグランド配線ＬＧ
１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２
１０に電気的に接続され、拡散領域ＦＬ２７１上のビッ
ト線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散
領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８
１上のビット線バーＢＬＢ１は拡散コンタクトホール１
Ｃを介して拡散領域ＦＬ２８１に電気的に接続される。
【０１８１】拡散領域ＦＬ２７０（ＦＬ２１１）上から
拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ
配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２７０
（ＦＬ２１１）と拡散コンタクトホール１Ｃを介して電
気的に接続される。
【０１８２】さらに、アルミ配線ＡＬ１７はポリシリコ
ン配線ＰＬ４２に電気的に接続される。ポリシリコン配
線ＰＬ４２はシェアードコンタクトＳＣを介して拡散領
域ＦＬ１１１及び拡散領域ＦＬ２６１それぞれに電気的
に接続される。なお、ここで、シェアードコンタクト
は、拡散領域とポリシリコンを１つの共通コンタクトで
電気的に接続するものを意味する。
【０１８３】アルミ配線ＡＬ１７は電気的に低インピー
ダンスな接続が可能であり、アルミ配線ＡＬ１７、２つ
のシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ
４２が記憶端子Ｎａに相当する。
【０１８４】ポリシリコン配線ＰＬ４７はゲートコンタ
クトホールＧＣを介して、ワード線ＷＬＢ１に電気的に
接続される。
【０１８５】拡散領域ＦＬ１１０上の電源配線ＬＶ１は
拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０
と電気的に接続され、拡散領域ＦＬ１２１上の電源配線
ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域Ｆ
Ｌ１２１に電気的に接続される。
【０１８６】グランド配線ＬＧ１は拡散コンタクトホー
ル１Ｃを介して拡散領域ＦＬ２２１に電気的に接続さ
れ、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コ
ンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気
的に接続され、拡散領域ＦＬ２６０上のビット線バーＢ
ＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域Ｆ
Ｌ２６０と電気的に接続される。
【０１８７】拡散領域ＦＬ２５１（ＦＬ２２０）上から
拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ
配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２５１
（ＦＬ２２０）と拡散コンタクトホール１Ｃを介して電
気的に接続される。
【０１８８】さらに、アルミ配線ＡＬ１９はポリシリコ
ン配線ＰＬ４１に電気的に接続される。ポリシリコン配
線ＰＬ４１はシェアードコンタクトＳＣを介して拡散領
域ＦＬ１２０及び拡散領域ＦＬ２８０それぞれに電気的
に接続される。
【０１８９】アルミ配線ＡＬ１８は電気的に低インピー
ダンスな接続が可能であり、アルミ配線ＡＬ１８、２つ
のシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ
４１が記憶端子Ｎｂに相当する。
【０１９０】ポリシリコン配線ＰＬ４５上のワード線Ｗ
ＬＡ１はゲートコンタクトホールＧＣを介してポリシリ
コン配線ＰＬ４５と電気的に接続される。
【０１９１】ワード線ＷＬＡ１はビアホール１Ｔを介し
てワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬ
Ａ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気
的に接続される。同様にして、ワード線ＷＬＢ１はビア
ホール１Ｔを介してワード線ＷＬＢ２に電気的に接続さ
れ、ワード線ＷＬＢ２はビアホール２Ｔを介してワード
線ＷＬＢ３に電気的に接続される。
【０１９２】ワード線ＷＬＡ３及びＷＬＢ３は、Ｐウエ
ル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して
互いに並行に形成される。
【０１９３】ビット線ＢＬＡ２はビアホール１Ｔを介し
てビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬ
Ｂ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気
的に接続される。
【０１９４】同様にして、ビット線バーＢＬＡ２はビア
ホール１Ｔを介してビット線バーＢＬＡ１に電気的に接
続され、ビット線バーＢＬＢ２はビアホール１Ｔを介し
てビット線バーＢＬＢ１に電気的に接続される。
【０１９５】電源配線ＬＶ２はビアホール１Ｔを介して
電源配線ＬＶ１に電気的に接続される。グランド配線Ｌ
Ｇ１はビアホール１Ｔを介してグランド配線ＬＧ２に電
気的に接続される。
【０１９６】ビット線対ＢＬＡ２，バーＢＬＡ２、ビッ
ト線対ＢＬＢ２，バーＢＬＢ２、グランド配線ＬＧ２及
び電源配線ＬＶ２は図中縦方向に並行して形成される。
【０１９７】ビット線対ＢＬＡ２，バーＢＬＡ２及びグ
ランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、
ビット線対ＢＬＢ２，バーＢＬＢ２及びグランド配線Ｌ
Ｇ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ
２はＮウエル領域ＮＷを上に形成される。
【０１９８】このように、実施の形態１０のＳＲＡＭの
メモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，
Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳ
トランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟
んだ他方のＰウエル領域ＰＷ１内に形成することによ
り、実施の形態８，実施の形態９と同様、実施の形態１
の第１の効果であるソフトエラー耐性が向上を図ること
ができる。
【０１９９】また、Ｐウエル領域ＰＷ０及びＰＷ１を、
ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，
バーＢＬＢの形成方向に垂直な方向で分離形成すること
より、実施の形態１の第２の効果である良好なアクセス
タイムを維持することができる。
【０２００】また、実施の形態１０は、実施の形態８と
同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトラ
ンジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，
Ｎ８はそれぞれメモリセルの中心部に対して点対称とな
るようにレイアウト配置されるため、実施の形態１０の
メモリセルを複数個隣接して形成する場合に集積度の向
上を図ることができる（実施の形態１の第３の効果に相
当）。
【０２０１】加えて、実施の形態１０のメモリセルは、
実施の形態８と同様、２ポートメモリセルとなる。
【０２０２】また、ポリシリコン配線ＰＬ４１，ＰＬ４
２、ＰＬ４７及びＰＬ４８をほぼ同一方向（図中横方
向）で形成することにより、ゲート寸法の制御が容易に
なる効果があり、さらに、ポリシリコン配線ＰＬ４１，
ＰＬ４５、ポリシリコン配線ＰＬ４２，ＰＬ４７をそれ
ぞれ一直線上に形成することにより、無駄領域がなくな
り、回路面積の削減により集積度の向上を図ることがで
きる（実施の形態１の第４の効果に相当）。
【０２０３】さらに、ＣＭＯＳ構造のインバータＩ１，
Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタ一つずつの組で構成するここにより、ＣＭＯＳ
構造として必要最小限の回路構成でメモリセルを実現す
ることができる（実施の形態１の第６の効果に相当）。
【０２０４】加えて、記憶端子Ｎａをアルミ配線ＡＬ１
７、シェアードコンタクトＳＣ及びポリシリコン配線Ｐ
Ｌ４２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、
シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４
１で構成することにより、図中縦方向のウェル形成幅を
２トランジスタピッチで形成できる分、集積度の向上を
図ることができる。
【０２０５】＜実施の形態１１＞図３２〜図３４はこの
発明の実施の形態１１であるＳＲＡＭのメモリセル構造
を示す図である。図３２は全層におけるレイアウト構成
を平面視した説明図である。図３３は主として図３２の
第１アルミ配線層下のレイアウト構成を平面視した説明
図である。図３４は主として図３２の第２アルミ配線層
上のレイアウト構成を平面視した説明図である。なお、
図３３，図３４で示した符号の一部を図３２では省略し
ている場合がある。
【０２０６】また、実施の形態１１のレイアウト構成の
ＳＲＡＭメモリセルの等価回路は図４で示した実施の形
態１と同様である。
【０２０７】以下、図３２〜図３４を参照して、実施の
形態１１のメモリセル構造について述べる。
【０２０８】Ｎウエル領域ＮＷ内において、Ｐ+拡散領
域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ５
１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散
領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ
５２によりＰＭＯＳトランジスタＰ２を構成する。
【０２０９】Ｐウエル領域ＰＷ０内において、Ｎ+拡散
領域ＦＬ２１０（ＦＬ２１０Ａ，ＦＬ２１０Ｂ），ＦＬ
２１１及びポリシリコン配線ＰＬ５１によりＮＭＯＳト
ランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，Ｆ
Ｌ２４１及びポリシリコン配線ＰＬ５４によってＮＭＯ
ＳトランジスタＮ４を構成する。なお、ポリシリコン配
線ＰＬ５１はＮウエル領域ＮＷからＰウエル領域ＰＷ０
にかけて形成されることにより、ＮＭＯＳトランジスタ
Ｎ１及びＰＭＯＳトランジスタＰ１のゲートとして共有
される。
【０２１０】Ｐウエル領域ＰＷ１内において、Ｎ+拡散
領域ＦＬ２２０（ＦＬ２２０Ａ，ＦＬ２２０Ｂ），ＦＬ
２２１及びポリシリコン配線ＰＬ５２によりＮＭＯＳト
ランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，Ｆ
Ｌ２３１及びポリシリコン配線ＰＬ５３によってＮＭＯ
ＳトランジスタＮ３を構成する。なお、ポリシリコン配
線ＰＬ５２はＮウエル領域ＮＷからＰウエル領域ＰＷ１
にかけて形成されることにより、ＮＭＯＳトランジスタ
Ｎ２及びＰＭＯＳトランジスタＰ２のゲートとして共有
される。なお、上記した拡散領域は不純物を注入，拡散
することにより得られる。
【０２１１】拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂ上の
グランド配線ＬＧ１はそれぞれ拡散コンタクトホール１
Ｃを介して拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂに電気
的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ
１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２
４１に電気的に接続される。
【０２１２】拡散領域ＦＬ２１１上から拡散領域ＦＬ１
１１上に伸びて形成される第１層アルミ配線であるアル
ミ配線ＡＬ１７は、拡散領域ＦＬ２１１と拡散コンタク
トホール１Ｃを介して電気的に接続される。
【０２１３】さらに、アルミ配線ＡＬ１７はポリシリコ
ン配線ＰＬ５２に電気的に接続される。ポリシリコン配
線ＰＬ５２はシェアードコンタクトＳＣを介して拡散領
域ＦＬ１１１及び拡散領域ＦＬ２３１それぞれに電気的
に接続される。
【０２１４】アルミ配線ＡＬ１７は電気的に低インピー
ダンスな接続が可能であり、アルミ配線ＡＬ１７、２つ
のシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ
５２が記憶端子Ｎａに相当する。
【０２１５】ポリシリコン配線ＰＬ５４はゲートコンタ
クトホールＧＣを介して、ワード線ＷＬ１に電気的に接
続される。
【０２１６】拡散領域ＦＬ１１０上の電源配線ＬＶ１は
拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０
と電気的に接続され、拡散領域ＦＬ１２１上の電源配線
ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域Ｆ
Ｌ１２１に電気的に接続される。
【０２１７】グランド配線ＬＧ１は拡散コンタクトホー
ル１Ｃを介して拡散領域ＦＬ２２１に電気的に接続さ
れ、拡散領域ＦＬ２３０上のビット線ＢＬＡ１は拡散コ
ンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気
的に接続される。
【０２１８】拡散領域ＦＬ２２０上から拡散領域ＦＬ１
２０上に伸びて形成される第１層アルミ配線であるアル
ミ配線ＡＬ１８は、拡散領域ＦＬ２２０と拡散コンタク
トホール１Ｃを介して電気的に接続される。
【０２１９】さらに、アルミ配線ＡＬ１８はポリシリコ
ン配線ＰＬ５１に電気的に接続される。ポリシリコン配
線ＰＬ５１はシェアードコンタクトＳＣを介して拡散領
域ＦＬ１２０及び拡散領域ＦＬ２４０それぞれに電気的
に接続される。
【０２２０】アルミ配線ＡＬ１８は電気的に低インピー
ダンスな接続が可能であり、アルミ配線ＡＬ１８、２つ
のシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ
５１が記憶端子Ｎｂに相当する。
【０２２１】ポリシリコン配線ＰＬ５３上のワード線Ｗ
Ｌ１はゲートコンタクトホールＧＣを介してポリシリコ
ン配線ＰＬ５３と電気的に接続される。
【０２２２】ワード線ＷＬ１はビアホール１Ｔを介して
ワード線ＷＬ２に電気的に接続され、ワード線ＷＬ２は
ビアホール２Ｔを介してワード線ＷＬ３に電気的に接続
される。ワード線ＷＬ３はウエル領域ＰＷ０，ＰＷ１及
びＮウエル領域ＮＷを横断して形成される。
【０２２３】ビット線ＢＬＡ２はビアホール１Ｔを介し
てビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬ
Ｂ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気
的に接続される。
【０２２４】電源配線ＬＶ２はビアホール１Ｔを介して
電源配線ＬＶ１に電気的に接続される。グランド配線Ｌ
Ｇ１はビアホール１Ｔを介してグランド配線ＬＧ２に電
気的に接続される。
【０２２５】ビット線ＢＬＡ２，ＢＬＢ２、グランド配
線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形
成される。
【０２２６】ビット線ＢＬＡ２及びグランド配線ＬＧ２
はＰウエル領域ＰＷ１上に形成され、ビット線ＢＬＢ２
及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成
され、電源配線ＬＶ２はＮウエル領域ＮＷ上に形成され
る。
【０２２７】このように、実施の形態１１のＳＲＡＭの
メモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を
一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトラン
ジスタＮ２，Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰ
ウエル領域ＰＷ１内に形成することにより、実施の形態
１の第１の効果であるソフトエラー耐性が向上を図るこ
とができる。
【０２２８】また、Ｐウエル領域ＰＷ０及びＰＷ１を、
ビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離
形成することより、実施の形態１の第２の効果である良
好なアクセスタイムを維持することができる。
【０２２９】また、実施の形態１１は、実施の形態１と
同様、ＮＭＯＳトランジスタＮ１，Ｎ２、及びＮＭＯＳ
トランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部
に対して点対称となるようにレイアウト配置されるた
め、実施の形態１１のメモリセルを複数個隣接して形成
する場合に集積度の向上を図ることができる（実施の形
態１の第３の効果に相当）。
【０２３０】また、ポリシリコン配線ＰＬ５１〜ＰＬ５
４をほぼ同一方向（図中横方向）で形成することによ
り、ゲート寸法の制御が容易になる効果があり、さら
に、ポリシリコン配線ＰＬ５１，ＰＬ５３、ポリシリコ
ン配線ＰＬ５２，ＰＬ５４をそれぞれ一直線上に形成す
ることにより、無駄領域がなくなり、回路面積の削減に
より集積度の向上を図ることができる（実施の形態１の
第４の効果に相当）。
【０２３１】加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４
において、ドレインとなる領域を独立して形成すること
により、ソフトエラー耐性の高いレベルで維持すること
ができる（実施の形態１の第５の効果に相当）。
【０２３２】さらに、ＣＭＯＳ構造のインバータＩ１，
Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタ一つずつの組で構成するここにより、ＣＭＯＳ
構造として必要最小限の回路構成でメモリセルを実現す
ることができる（実施の形態１の第６の効果に相当）。
【０２３３】加えて、記憶端子Ｎａをアルミ配線ＡＬ１
７、シェアードコンタクトＳＣ及びポリシリコン配線Ｐ
Ｌ５２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、
シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５
１で構成することにより、図中縦方向のウェル形成幅を
２トランジスタピッチで形成できる分、集積度の向上を
図ることができる。
【０２３４】＜実施の形態１２＞図３５及び図３６はこ
の発明の実施の形態１２であるＳＲＡＭのメモリセル構
造を示す図である。図３５は全層におけるレイアウト構
成を平面視した説明図である。図３６は主として図３５
の第２アルミ配線層上のレイアウト構成を平面視した説
明図である。なお、主として図３５の第１アルミ配線層
下のレイアウト構成を平面視した説明図は実施の形態１
１の説明で用いた図３３（ワード線ＷＬ２がワード線Ｗ
ＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であ
り、図３６，図３３で示した符号の一部を図３５では省
略している場合がある。また、実施の形態１２のレイア
ウト構成のＳＲＡＭメモリセルの等価回路は実施の形態
５で示した図１５と同様である。
【０２３５】以下、図３５，図３６及び図３３を参照し
て、実施の形態１２のメモリセル構造について述べる。
【０２３６】ポリシリコン配線ＰＬ５３はゲートコンタ
クトホールＧＣを介して、ワード線ＷＬＡ１（図３３の
右端のワード線ＷＬ１に相当）に電気的に接続され、ワ
ード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬ
Ａ２に電気的に接続され、ワード線ＷＬＡ２はビアホー
ル２Ｔを介してワード線ＷＬＡ３に電気的に接続され
る。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によっ
て図１５のワード線ＷＬＡを構成する。
【０２３７】同様にして、ポリシリコン配線ＰＬ５４は
ゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ
１（図３３の左端のワード線ＷＬ１に相当）に電気的に
接続され、ワード線ＷＬＢ１はビアホール１Ｔを介して
ワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ
２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的
に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によ
って図１５のワード線ＷＬＢを構成する。
【０２３８】ワード線ＷＬＡ３，ＷＬＢ３はＰウエル領
域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互い
に並行に形成される。なお、他のレイアウト構成は実施
の形態１１と同様であるため説明を省略する。
【０２３９】実施の形態１２は上記のようなメモリセル
構造を有することにより、実施の形態１１の効果に加
え、実施の形態５と同様、ＦＩＦＯメモリで利用可能な
メモリセル構造を実現することができる。
【０２４０】＜その他＞なお、上述した実施の形態１〜
実施の形態１２において、導電型式を全て逆にして構成
しても同様な効果を奏する。さらに、ＭＯＳトランジス
タに限らず、ＭＩＳトランジスタ等の電界効果トランジ
スタに対しても同様な効果を奏する。
【０２４１】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置は、第１の記憶端子に一
方電極が接続される第１及び第３の第１種電界効果トラ
ンジスタを第１及び第２の第２種ウェル領域にそれぞれ
分けて形成し、第２の記憶端子に一方電極が接続される
第２及び第４の第１種電界効果トランジスタを第２及び
第１の第２種ウェル領域にそれぞれ分けて形成してい
る。
【０２４２】したがって、α線や中性子線によって発生
した電子が、第１及び第２の第２種ウエル領域のうち一
方の第２種ウエル領域に形成した第１〜第４の第１種電
界効果トランジスタの一方電極領域に収集された場合
に、第１種ウエル領域が介在することにより上記電子の
発生による影響が防止される他方の第２種ウエル領域に
形成した第１〜第４の第１種電界効果トランジスタの一
方電極領域から放出される。例えば、第１の第２種ウエ
ル領域内の第１の第１種電界効果トランジスタの一方電
極領域に収集された電子は第１の記憶端子を介して第２
の第２種ウエル領域内の第３の第１種電界効果トランジ
スタの一方電極領域から放出され、第２の第２種ウエル
領域内の第２の第１種電界効果トランジスタの一方電極
領域に収集された電子は第２の記憶端子を介して第１の
第２種ウエル領域内の第４の第１種電界効果トランジス
タの一方電極領域から放出される。
【０２４３】このような動作により、第１及び第２の記
憶端子の保持データを反転させようとする電子の発生が
相殺されるため、データの反転が起こりにくくなり、そ
の結果、ソフトエラー耐性が向上するという効果を奏す
る。
【０２４４】加えて、第１及び第２のインバータはそれ
ぞれ第１種及び第２種電界効果トランジスタ一つずつの
組で構成されているため、相補型の構成では必要最小限
の回路構成で実現できる。
【０２４５】請求項２記載の半導体記憶装置は、第１あ
るいは第２の記憶端子に接続される一方電極を第１〜第
４の第１種電界効果トランジスタ間で互いに独立して形
成することにより、ソフトエラー耐性のさらなる向上を
図ることができる。
【０２４６】請求項３記載の半導体記憶装置のように第
１〜第４の第１種電界効果トランジスタ及び第１，第２
の第２種電界効果トランジスタを配置することにより、
集積度の向上を図ることができる。
【０２４７】請求項４記載の半導体記憶装置は、第１及
び第２のＭＯＳトランジスタをメモリセルの中心点に対
して互いに点対称となるようにレイアウト配置すること
により、隣接するメモリセル間の配置を容易にして集積
度の向上を図ることができる。
【０２４８】請求項５記載の半導体記憶装置は、第３及
び第４のＭＯＳトランジスタをメモリセルの中心点に対
して互いに点対称となるようにレイアウト配置すること
により、隣接するメモリセル間の配置を容易にして集積
度の向上を図ることができる。
【０２４９】請求項６記載の半導体記憶装置は、第１及
び第２の第１種電界効果トランジスタの制御電極幅を第
３及び第４の第１種電界効果トランジスタの制御電極幅
より広く設定することにより、メモリセルの安定性の向
上を図ることができる。
【０２５０】請求項７記載の半導体記憶装置は、第１及
び第２の抵抗成分による信号伝播遅延によって、メモリ
セルの第１及び第２の記憶端子に保持しているデータを
反転するための応答特性を長くして、ソフトエラーを起
こりにくくすることができる。
【０２５１】請求項８記載の半導体記憶装置は、高抵抗
金属配線によって第１及び第２の抵抗成分を実現してい
る。
【０２５２】請求項９記載の半導体記憶装置は、高抵抗
ポリシリコン配線によって第１及び第２の抵抗成分を実
現している。
【０２５３】請求項１０記載の半導体記憶装置は、第３
及び第４のＭＯＳトランジスタの制御電極及びワード線
を一本のポリシリコンで共用することにより、形成すべ
き層の数を減少させて装置のコスト削減を図ることがで
きる。
【０２５４】請求項１１記載の半導体記憶装置は、第１
及び第２のワード線による２つのメモリセル選択手段を
有することにより、メモリセルをＦＩＦＯメモリ用に用
いることができる。
【０２５５】請求項１２記載の半導体記憶装置は、第１
〜第４の部分ビット線及び第１及び第２のワード線によ
る２ポートメモリセルが実現する。
【０２５６】請求項１３記載の半導体記憶装置は、第１
及び第２の第１種電界効果トランジスタの制御電極幅を
第５〜第８の第１種電界効果トランジスタの制御電極幅
より広く設定することにより、メモリセルの安定性の向
上を図ることができる。
【０２５７】請求項１４記載の半導体記憶装置は、第１
及び第２の第１種電界効果トランジスタの制御電極形成
領域を第２及び第１の記憶端子の一部を構成するように
レイアウト配置することにより、メモリセル形成領域を
狭くして集積度の向上を図ることができる。
【０２５８】請求項１５記載の半導体記憶装置は、第１
及び第２の第２種ウェル領域の間にレイアウト配置され
た第１種ウェル領域によって、第１及び第２の第２種ウ
ェル領域のうち一方の第２種ウェル領域で生成されたキ
ャリアが他方の第２種ウェル領域に影響を及ぼすことを
防止することができる。
【図面の簡単な説明】
【図１】 この発明に実施の形態１であるＳＲＡＭのメ
モリセルの全層におけるレイアウト構成を平面視した説
明図である。
【図２】 主として図１の第１アルミ配線層下のレイア
ウト構成を平面視した説明図である。
【図３】 主として図１の第２アルミ配線層上のレイア
ウト構成を平面視した説明図である。
【図４】 実施の形態１のメモリセルの等価回路を示す
回路図である。
【図５】 実施の形態２のＳＲＡＭメモリセルの全層に
おけるレイアウト構成を平面視した説明図である。
【図６】 主として図５の第１アルミ配線層下のレイア
ウト構成を平面視した説明図である。
【図７】 隣接するメモリセル間における第１アルミ配
線層下のレイアウト構成を平面視した説明図である。
【図８】 実施の形態３のＳＲＡＭメモリセルの全層に
おけるレイアウト構成を平面視した説明図である。
【図９】 主として図８の第１アルミ配線層下のレイア
ウト構成を平面視した説明図である。
【図１０】 実施の形態３のメモリセルの等価回路を示
す回路図である。
【図１１】 実施の形態４のＳＲＡＭメモリセルの全層
におけるレイアウト構成を平面視した説明図である。
【図１２】 主として図１１の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図１３】 実施の形態５のＳＲＡＭメモリセルの全層
におけるレイアウト構成を平面視した説明図である。
【図１４】 主として図１３の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図１５】 実施の形態５のメモリセルの等価回路を示
す回路図である。
【図１６】 実施の形態６のＳＲＡＭメモリセルの全層
におけるレイアウト構成を平面視した説明図である。
【図１７】 主として図１６の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図１８】 主として図１６の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図１９】 実施の形態７のＳＲＡＭメモリセルの全層
におけるレイアウト構成を平面視した説明図である。
【図２０】 主として図１９の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図２１】 主として図１９の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図２２】 実施の形態８のＳＲＡＭメモリセルの全層
におけるレイアウト構成を平面視した説明図である。
【図２３】 主として図２２の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図２４】 主として図２２の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図２５】 実施の形態８のメモリセルの等価回路を示
す回路図である。
【図２６】 実施の形態９のＳＲＡＭメモリセルの全層
におけるレイアウト構成を平面視した説明図である。
【図２７】 主として図２６の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図２８】 主として図２６の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図２９】 実施の形態１０のＳＲＡＭメモリセルの全
層におけるレイアウト構成を平面視した説明図である。
【図３０】 主として図２９の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図３１】 主として図２９の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図３２】 実施の形態１１のＳＲＡＭメモリセルの全
層におけるレイアウト構成を平面視した説明図である。
【図３３】 主として図３２の第１アルミ配線層下のレ
イアウト構成を平面視した説明図である。
【図３４】 主として図３２の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図３５】 実施の形態のＳＲＡＭメモリセルの全層に
おけるレイアウト構成を平面視した説明図である。
【図３６】 主として図３５の第２アルミ配線層上のレ
イアウト構成を平面視した説明図である。
【図３７】 従来のＳＲＡＭメモリセルを示す回路図で
ある。
【符号の説明】
ＢＬＡ，ＢＬＢ，バーＢＬＡ，バーＢＬＢ ビット線、
ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１ Ｐ
+拡散領域、ＦＬ２１０〜ＦＬ２１５，ＦＬ２２０〜Ｆ
Ｌ２２５，ＦＬ２３０〜ＦＬ２３３，ＦＬ２４０〜ＦＬ
２４３ Ｎ+拡散領域、Ｉ１，Ｉ２ インバータ、Ｍ０
０，Ｍ０１ 高抵抗金属配線、Ｎ１，Ｎ２ ＮＭＯＳト
ランジスタ（ドライバトランジスタ）、Ｎ３〜Ｎ７ Ｎ
ＭＯＳトランジスタ（アクセストランジスタ）、ＮＷ
Ｎウエル領域、Ｐ１，Ｐ２ ＰＭＯＳトランジスタ（ド
ライバトランジスタ）、ＰＬ５ 共用ポリシリコン配線
ＰＬ５、ＰＬ７，ＰＬ８ 高抵抗ポリシリコン配線、Ｐ
Ｗ０，ＰＷ１ Ｐウエル領域、Ｒ１，Ｒ２ 抵抗、Ｗ
Ｌ，ＷＬＡ，ＷＬＢ ワード線。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 互いに交叉接続された第１及び第２のイ
    ンバータを含むメモリセルを有する半導体記憶装置であ
    って、 第１の導電型が第１種、第２の導電型が第２種でそれぞ
    れ定義され、 前記第１のインバータは第１の第１種電界効果トランジ
    スタ及び第１の第２種電界効果トランジスタからなり、 前記第２のインバータは第２の第１種電界効果トランジ
    スタ及び第２の第２種電界効果トランジスタからなり、 前記第１のインバータの出力部は前記第１の第１種電界
    効果トランジスタの一方電極と前記第１の第２種電界効
    果トランジスタの一方電極との接続部を含み、入力部は
    前記第１の第１種電界効果トランジスタの制御電極と前
    記第１の第２種電界効果トランジスタの制御電極との接
    続部を含み、 前記第２のインバータの出力部は前記第２の第１種電界
    効果トランジスタの一方電極と前記第２の第２種電界効
    果トランジスタの一方電極との接続部を含み、入力部は
    前記第２の第１種電界効果トランジスタの制御電極と前
    記第２の第２種電界効果トランジスタの制御電極との接
    続部を含み、 前記メモリセルは、 前記第１のインバータの出力部及び前記第２のインバー
    タの入力部に電気的に接続される第１の記憶端子に一方
    電極が接続され、第１のビット線に他方電極が接続さ
    れ、制御電極にワード線が接続される、第３の第１種電
    界効果トランジスタと、 前記第２のインバータの出力部及び前記第１のインバー
    タの入力部に電気的に接続される第２の記憶端子に一方
    電極が接続され、第２のビット線に他方電極が接続さ
    れ、制御電極にワード線が接続される、第４の第１種電
    界効果トランジスタとをさらに含み、 前記第１及び第２の第１種電界効果トランジスタを、互
    いに独立した第１及び第２の第２種ウェル領域にそれぞ
    れ形成し、 前記第３及び第４の第１種電界効果トランジスタを前記
    第２及び第１の第２種ウェル領域にそれぞれ形成したこ
    とを特徴とする、半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置であっ
    て、 前記第１〜第４の第１種電界効果トランジスタにおいて
    一方電極は互いに独立して形成されることを特徴とす
    る、半導体記憶装置。
  3. 【請求項３】 請求項１記載の半導体記憶装置であっ
    て、 前記第１，第３の第１種電界効果トランジスタ及び前記
    第１の第２種電界効果トランジスタが前記ワード線形成
    方向に沿って略一直線上に並んでレイアウト配置され、 前記第２，第４の第１種電界効果トランジスタ及び前記
    第２の第２種電界効果トランジスタが前記ワード線形成
    方向に沿って略一直線上に並んでレイアウト配置される
    ことを特徴とする、半導体記憶装置。
  4. 【請求項４】 請求項１記載の半導体記憶装置であっ
    て、 前記第１及び第２の第１種電界効果トランジスタは前記
    メモリセルの中心点に対して互いに点対称となるように
    レイアウト配置されることを特徴とする、半導体記憶装
    置。
  5. 【請求項５】 請求項１記載の半導体記憶装置であっ
    て、 前記第３及び第４の第１種電界効果トランジスタは前記
    メモリセルの中心点に対して互いに点対称となるように
    レイアウト配置されることを特徴とする、半導体記憶装
    置。
  6. 【請求項６】 請求項１記載の半導体記憶装置であっ
    て、 前記第１及び第２の第１種電界効果トランジスタの制御
    電極幅を前記第３及び第４の第１種電界効果トランジス
    タの制御電極幅より広く設定したことを特徴とする、半
    導体記憶装置。
  7. 【請求項７】 請求項１ないし請求項６のうち、いずれ
    か１項に記載の半導体記憶装置であって、 前記メモリセルは、 前記第１のインバータの入力部と前記第２の記憶端子と
    の間に介挿される第１の抵抗成分と、 前記第２のインバータの入力部と前記第１の記憶端子と
    の間に介挿される第２の抵抗成分とをさらに含む、半導
    体記憶装置。
  8. 【請求項８】 請求項７記載の半導体記憶装置であっ
    て、 前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率
    が高い金属材料で形成された高抵抗金属配線を含む、半
    導体記憶装置。
  9. 【請求項９】 請求項７記載の半導体記憶装置であっ
    て、 前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率
    が高いポリシリコンで形成された高抵抗ポリシリコン配
    線を含む、半導体記憶装置。
  10. 【請求項１０】 請求項１記載の半導体記憶装置であっ
    て、 前記第３及び第４の第１種電界効果トランジスタの制御
    電極及び前記ワード線は、一本のポリシリコンを共用し
    て構成されることを特徴とする、半導体記憶装置。
  11. 【請求項１１】 請求項１記載の半導体記憶装置であっ
    て、 前記ワード線は互いに独立した第１及び第２のワード線
    を含み、 前記第３の第１種電界効果トランジスタの制御電極は前
    記第１のワード線に接続され、 前記第４の第１種電界効果トランジスタの制御電極は前
    記第２のワード線に接続される、半導体記憶装置。
  12. 【請求項１２】 請求項１１記載の半導体記憶装置であ
    って、 前記第１のビット線は、互いにビット線対を構成する第
    １及び第２の部分ビット線を含み、 前記第２のビット線は、互いにビット線対を構成する第
    ３及び第４の部分ビット線を含み、 前記第３の第１種電界効果トランジスタは、第５及び第
    ６の第１種電界効果トランジスタを含み、前記第５の第
    １種電界効果トランジスタは前記第１の部分ビット線，
    前記第２の記憶端子間に介挿され、前記第６の第１種電
    界効果トランジスタは前記第２の部分ビット線，前記第
    １の記憶端子間に介挿され、 前記第４の第１種電界効果トランジスタは、第７及び第
    ８の第１種電界効果トランジスタを含み、前記第７の第
    １種電界効果トランジスタは前記第３の部分ビット線，
    前記第１の記憶端子間に介挿され、前記第８の第１種電
    界効果トランジスタは前記第４の部分ビット線，前記第
    ２の記憶端子間に介挿される、半導体記憶装置。
  13. 【請求項１３】 請求項１２記載の半導体記憶装置であ
    って、 前記第１及び第２の第１種電界効果トランジスタの制御
    電極幅を前記第５〜第８の第１種電界効果トランジスタ
    の制御電極幅より広く設定したことを特徴とする、半導
    体記憶装置。
  14. 【請求項１４】 請求項１、請求項１１あるいは請求項
    １２記載の半導体記憶装置であって、 前記第１及び第２の第１種電界効果トランジスタの制御
    電極形成領域が前記第２及び第１の記憶端子の一部を構
    成するようにレイアウト配置したことを特徴とする、半
    導体記憶装置。
  15. 【請求項１５】 請求項１ないし請求項１４のうち、い
    ずれか１項に記載の半導体記憶装置であって、 前記第１及び第２の第２種電界効果トランジスタは第１
    種ウェル領域に形成され、 前記第１種ウェル領域は前記第１及び第２の第２種ウェ
    ル領域の間にレイアウト配置されることを特徴とする、
    半導体記憶装置。
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