JPH02150062A - Cmos型スタティックメモリ - Google Patents
Cmos型スタティックメモリInfo
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- JPH02150062A JPH02150062A JP63303601A JP30360188A JPH02150062A JP H02150062 A JPH02150062 A JP H02150062A JP 63303601 A JP63303601 A JP 63303601A JP 30360188 A JP30360188 A JP 30360188A JP H02150062 A JPH02150062 A JP H02150062A
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は抵抗等によりソフトエラー耐性を向上させたC
MOS型スタティックメモリ(SRAM)に関し、特に
宇宙空間での使用に好適のCMOS型スタティックメモ
リに関する。
MOS型スタティックメモリ(SRAM)に関し、特に
宇宙空間での使用に好適のCMOS型スタティックメモ
リに関する。
[従来の技術]
第3図(a)は、従来のソフトエラー耐性を有する完全
CMOS型スタティックメモリのセル部分の等価回路を
示す回路図である。
CMOS型スタティックメモリのセル部分の等価回路を
示す回路図である。
P型MOSトランジスタT1とN型MO3)ランジスタ
T2によりインバータ回路が形成されており、P型MO
SトランジスタT3とN型MOSトランジスタT4によ
りインバータ回路が形成されている。そして、この2組
のインバータ回路によりフリップフロップ回路が形成さ
れている。このフリップフロップ回路のクロスカップル
部分、即ち、一方のインバータ回路を構成する2個のト
ランジスタのソース・トレイン接続部と他方のインバ〒
り回路を構成する2個のトランジスタのゲート接続部と
を接続する部分は、夫々抵抗R+。
T2によりインバータ回路が形成されており、P型MO
SトランジスタT3とN型MOSトランジスタT4によ
りインバータ回路が形成されている。そして、この2組
のインバータ回路によりフリップフロップ回路が形成さ
れている。このフリップフロップ回路のクロスカップル
部分、即ち、一方のインバータ回路を構成する2個のト
ランジスタのソース・トレイン接続部と他方のインバ〒
り回路を構成する2個のトランジスタのゲート接続部と
を接続する部分は、夫々抵抗R+。
R2が介装されている。この抵抗R,,R2の抵抗値は
10乃至50にΩであり、この抵抗R1゜R2により時
定数を増大して記憶ノード情報が反転するために必要な
時間を増加している。これにより、抵抗を有しないCM
O3型O3リに比して、メモリセルのソフトエラー耐性
を向上させている。
10乃至50にΩであり、この抵抗R1゜R2により時
定数を増大して記憶ノード情報が反転するために必要な
時間を増加している。これにより、抵抗を有しないCM
O3型O3リに比して、メモリセルのソフトエラー耐性
を向上させている。
N型MO3)ランジスタT、、T6はこのメモリセルを
駆動させるための転送ゲートであり、このトランジスタ
T、、T6のゲートはワード線と接続されている。
駆動させるための転送ゲートであり、このトランジスタ
T、、T6のゲートはワード線と接続されている。
なお、この回路においてVccは電源に接続される。
第3図(b)は上述した回路が形成されている半導体基
板を示す平面図である。
板を示す平面図である。
基板表面に選択的に形成されているN+型不純物領域3
01はトランジスタT4及びT6のソース・ドレイン領
域であり、N+型不純物領域302はトランジスタT2
及びT5のソース・トレイン領域である。また、P+型
不純物領域303及び304も基板表面に選択的に形成
されており、夫々トランジスタT3及びT、のソース・
ドレイン領域である。
01はトランジスタT4及びT6のソース・ドレイン領
域であり、N+型不純物領域302はトランジスタT2
及びT5のソース・トレイン領域である。また、P+型
不純物領域303及び304も基板表面に選択的に形成
されており、夫々トランジスタT3及びT、のソース・
ドレイン領域である。
ゲート電極305は基板上に多結晶シリコンにより形成
されており、トランジスタT3及びT4のゲート電極と
して動作する。また、このゲート電極305はトランジ
スタT1.T2の形成領域にも延出しており、その延出
部の中間部には抵抗R2に相当する高抵抗領域308が
設けられている。同様に、基板上に形成されているゲー
ト電極306はトランジスタ’r、、T2のゲート電極
として動作し、トランジスタT3.T4の形成領域に延
出している部分には抵抗R1に相当する高抵抗領域30
9が設けられている。
されており、トランジスタT3及びT4のゲート電極と
して動作する。また、このゲート電極305はトランジ
スタT1.T2の形成領域にも延出しており、その延出
部の中間部には抵抗R2に相当する高抵抗領域308が
設けられている。同様に、基板上に形成されているゲー
ト電極306はトランジスタ’r、、T2のゲート電極
として動作し、トランジスタT3.T4の形成領域に延
出している部分には抵抗R1に相当する高抵抗領域30
9が設けられている。
また、多結晶シリコンにより形成されているゲート電f
i307は、トランジスタ’r”5.T6のゲート電極
であると共にワード線としても使用される。
i307は、トランジスタ’r”5.T6のゲート電極
であると共にワード線としても使用される。
そして、このゲート電極305,306,307及び高
抵抗領域308,309並びに基板上には絶縁膜が形成
されており、この絶縁膜上に配線用のアルミニウムM3
10.311が形成されている。N“型不純物領域30
1.P+型不純物領域303及びゲート電極306の延
出部の端部は相互に前記絶縁膜に開口されたコンタクト
ホール312.314,316を介して、このアルミニ
ウム膜310により接続されている。同様に、N+型不
純物領域302、P+型不純物領域304及びゲート電
極305の延出部の端部は相互にコンタクトポール31
3,315,317を介して、アルミニウム膜311に
より接続されている。
抵抗領域308,309並びに基板上には絶縁膜が形成
されており、この絶縁膜上に配線用のアルミニウムM3
10.311が形成されている。N“型不純物領域30
1.P+型不純物領域303及びゲート電極306の延
出部の端部は相互に前記絶縁膜に開口されたコンタクト
ホール312.314,316を介して、このアルミニ
ウム膜310により接続されている。同様に、N+型不
純物領域302、P+型不純物領域304及びゲート電
極305の延出部の端部は相互にコンタクトポール31
3,315,317を介して、アルミニウム膜311に
より接続されている。
次に、この完全CMOS型スタティックメモリのゲート
電極305,306,307及び高抵抗層308,30
9の製造方法について説明する。
電極305,306,307及び高抵抗層308,30
9の製造方法について説明する。
先ず、半導体基板の全面にゲート電極用多結晶シリコン
膜を3000乃至5000人の厚さに積層する。
膜を3000乃至5000人の厚さに積層する。
次に、イオン注入法により、この多結晶シリコン膜にリ
ンを約1014cm−2のドーズIで導入する。
ンを約1014cm−2のドーズIで導入する。
そして、高抵抗領域308,309の形成予定領域をフ
ォトレジストによりマスクした後、前記多結晶シリコン
膜にリンを約1016cm−2だけ導入する。次に、こ
の半導体基板を900乃至950℃の温度で熱処理する
。
ォトレジストによりマスクした後、前記多結晶シリコン
膜にリンを約1016cm−2だけ導入する。次に、こ
の半導体基板を900乃至950℃の温度で熱処理する
。
次いで、前記多結晶シリコン膜をパターニングしてゲー
ト電極305,306,307及び高抵抗領域308,
309を得る。
ト電極305,306,307及び高抵抗領域308,
309を得る。
このようにして、シート抵抗値が2乃至10にΩ/口の
高抵抗領域308,309及びシート抵抗値が30乃至
50Ω/口のゲート電極305゜306.307が形成
される。
高抵抗領域308,309及びシート抵抗値が30乃至
50Ω/口のゲート電極305゜306.307が形成
される。
[発明が解決しようとする課題]
上述した従来の完全0MO3型スタティックメモリは、
通常の使用環境においては十分なソフトエラー耐性を有
している。しかしながら、例えば宇宙空間のようにアル
ファ線等の放射線が特別頻繁に飛来する環境において使
用する場合は、ソフトエラーを完全に防止することがで
きないという欠点がある。
通常の使用環境においては十分なソフトエラー耐性を有
している。しかしながら、例えば宇宙空間のようにアル
ファ線等の放射線が特別頻繁に飛来する環境において使
用する場合は、ソフトエラーを完全に防止することがで
きないという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
宇宙空間のようにアルファ線等が頻繁に飛来する環境に
おいても十分なソフトエラー耐性を有するCMO8型ス
タテスタティックメモリすることを目的とする。
宇宙空間のようにアルファ線等が頻繁に飛来する環境に
おいても十分なソフトエラー耐性を有するCMO8型ス
タテスタティックメモリすることを目的とする。
[課題を解決するための手段]
本発明に係るCMO3型スタテスタティックメモリMO
S型インバータのゲート電極と、このゲート電極の一部
領域に形成された抵抗領域と、少なくともこのゲート電
極の表面を含む領域上に形成された絶縁膜と、この絶縁
膜を挾んで前記ゲート電極と対向する容量電極とを有す
ることを特徴とする。
S型インバータのゲート電極と、このゲート電極の一部
領域に形成された抵抗領域と、少なくともこのゲート電
極の表面を含む領域上に形成された絶縁膜と、この絶縁
膜を挾んで前記ゲート電極と対向する容量電極とを有す
ることを特徴とする。
[作用]
本発明においては、CMOS型インバータのゲート電極
の一部領域に抵抗領域を有している。また、ゲート電極
上には絶縁膜を挾んで容量電極が形成されており、この
ゲート電極、絶縁膜及び容量電極によりコンデンサが形
成されている。これにより、従来の抵抗のみを有する完
全CMO3型スタテスタティックメモリて更に一層大き
な記憶ノード反転時定数を有することとなり、ソフトエ
ラー耐性が向上する。
の一部領域に抵抗領域を有している。また、ゲート電極
上には絶縁膜を挾んで容量電極が形成されており、この
ゲート電極、絶縁膜及び容量電極によりコンデンサが形
成されている。これにより、従来の抵抗のみを有する完
全CMO3型スタテスタティックメモリて更に一層大き
な記憶ノード反転時定数を有することとなり、ソフトエ
ラー耐性が向上する。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)は本実施例に係る完全CMO3型スタテス
タティックメモリ回路を示す回路図である。
タティックメモリ回路を示す回路図である。
P型MOSトランジスタT、、 T、及びN型MOSト
ランジスタT2.T4によりフリップフロップ回路が形
成されている。このフリップフロップ回路のクロスカッ
プル部は、抵抗値が10乃至50にΩの抵抗R1,R2
を介して接続されている。また、トランジスタT3及び
T4のソース・ドレイン接続部と接地との間には容量が
50乃至100fFのコンデンサC1が接続されている
。
ランジスタT2.T4によりフリップフロップ回路が形
成されている。このフリップフロップ回路のクロスカッ
プル部は、抵抗値が10乃至50にΩの抵抗R1,R2
を介して接続されている。また、トランジスタT3及び
T4のソース・ドレイン接続部と接地との間には容量が
50乃至100fFのコンデンサC1が接続されている
。
同様に、トランジスタT1及びT2のソース・ドレイン
接続部と接地との間には容量が50乃至100fFのコ
ンデンサC2が接続されている。
接続部と接地との間には容量が50乃至100fFのコ
ンデンサC2が接続されている。
また、トランジスタT1.T2のソース・トレイン接続
部とビット線(図示せず)との間及びトランジスタ’r
、、T4のソース・ドレイン接続部とビット線との間に
は夫々N型MOSトランジスタT、及びT6が接続され
ている。そして、このトランジスタT9.T6のゲート
はワード線に接続されている。このトランジスタT 5
. T 6は転送ゲートとして使用される。
部とビット線(図示せず)との間及びトランジスタ’r
、、T4のソース・ドレイン接続部とビット線との間に
は夫々N型MOSトランジスタT、及びT6が接続され
ている。そして、このトランジスタT9.T6のゲート
はワード線に接続されている。このトランジスタT 5
. T 6は転送ゲートとして使用される。
第1図(b)は本実施例に係る完全CMOS型スタティ
ックメモリを示す平面図である。
ックメモリを示す平面図である。
N+型不純物領域101及び102は半導体基板の表面
に形成されており、夫々トランジスタT4.T6及びト
ランジスタT2.T5のソース・ドレイン領域である。
に形成されており、夫々トランジスタT4.T6及びト
ランジスタT2.T5のソース・ドレイン領域である。
また、P+型不純物領域103.104も半導体基板の
表面に形成されており、夫々トランジスタT3及びT1
のソース・トレイン領域である。
表面に形成されており、夫々トランジスタT3及びT1
のソース・トレイン領域である。
ゲート電極105,106,107は多結晶シリコンか
らなり、基板上に形成されている。そして、このゲート
電極105はトランジスタT3T4のゲート電極として
作用し、トランジスタT、、T2の形成領域に延出した
部分には高抵抗領域108が形成されている。同様に、
ゲート電極106はトランジスタT、、T2のゲート電
極として作用し、トランジスタT3.T4の形成領域に
延出した部分には高抵抗領域109が形成されている。
らなり、基板上に形成されている。そして、このゲート
電極105はトランジスタT3T4のゲート電極として
作用し、トランジスタT、、T2の形成領域に延出した
部分には高抵抗領域108が形成されている。同様に、
ゲート電極106はトランジスタT、、T2のゲート電
極として作用し、トランジスタT3.T4の形成領域に
延出した部分には高抵抗領域109が形成されている。
この高抵抗領域108.109は、従来と同様に、イオ
ン注入法により不純物を導入し、シート抵抗値が2乃至
10にΩ/口の範囲に形成されている。そして、この高
抵抗領域108.109は抵抗R2及びR1として作用
する。また、ゲート電極107はトランジスタT5.’
r6のゲート電極及びワード線として作用する。
ン注入法により不純物を導入し、シート抵抗値が2乃至
10にΩ/口の範囲に形成されている。そして、この高
抵抗領域108.109は抵抗R2及びR1として作用
する。また、ゲート電極107はトランジスタT5.’
r6のゲート電極及びワード線として作用する。
高抵抗領域108からN十型不純物領域101に亘る領
域上には、シリコン酸化膜を介して、容量電極118が
多結晶シリコン膜により形成されている。そして、この
容量電極118はコンタクトホール120を介して、N
+型不純物領域101と接続されている。同様に、高抵
抗領域109からN+型不純物領域102に亘る領域上
には、シリコン酸化膜を介して、容量電極119が形成
されており、この容量電極119は、コンタクトホール
121を介して、N+型不純物領域102と接続されて
いる。
域上には、シリコン酸化膜を介して、容量電極118が
多結晶シリコン膜により形成されている。そして、この
容量電極118はコンタクトホール120を介して、N
+型不純物領域101と接続されている。同様に、高抵
抗領域109からN+型不純物領域102に亘る領域上
には、シリコン酸化膜を介して、容量電極119が形成
されており、この容量電極119は、コンタクトホール
121を介して、N+型不純物領域102と接続されて
いる。
そして、これらの全面には眉間絶縁膜が形成されており
、この眉間絶縁膜上に配線用のアルミニウム膜110.
111が形成されている。このアルミニウム膜110は
コンタクトホール112を介してN+型不純物領域10
1と接続されており、コンタクトホール118を介して
ゲート電極106の延出部の端部と接続されており、更
に、コンタクトホール114を介してP+型不純物領域
103と接続されている。これにより、N中型不純物領
域101、ゲート電極106の延出部の端部及びP+型
不純物領域103は、相互に電気的に接続されている。
、この眉間絶縁膜上に配線用のアルミニウム膜110.
111が形成されている。このアルミニウム膜110は
コンタクトホール112を介してN+型不純物領域10
1と接続されており、コンタクトホール118を介して
ゲート電極106の延出部の端部と接続されており、更
に、コンタクトホール114を介してP+型不純物領域
103と接続されている。これにより、N中型不純物領
域101、ゲート電極106の延出部の端部及びP+型
不純物領域103は、相互に電気的に接続されている。
同様に、アルミニウム膜111はコンタクトホール11
3,117及び115を介して、N+型不純物領域10
2、ゲート電極105の延出部の端部及びP+型不純物
領域115と接続されている。
3,117及び115を介して、N+型不純物領域10
2、ゲート電極105の延出部の端部及びP+型不純物
領域115と接続されている。
第1図(c)は第1図(b)のI−I線の位置での断面
図である。第1図(b)及び第1図(C)を参照して本
実施例に係る完全CMO3型スタテスタティックメモリ
方法について説明する。
図である。第1図(b)及び第1図(C)を参照して本
実施例に係る完全CMO3型スタテスタティックメモリ
方法について説明する。
先ず、半導体基板122の表面に公知の手段によりL
OCOS (Local oxidation of
5ilicon)123を形成する。次に、前述した方
法により、基板122上に厚さが4000乃至5000
人の多結晶シリコン膜を形成した後、イオン注入、熱処
理及びパターニングを施して、高抵抗領域109を有す
るゲート電極106及び高抵抗領域108を有するゲー
ト電極105を形成する。
OCOS (Local oxidation of
5ilicon)123を形成する。次に、前述した方
法により、基板122上に厚さが4000乃至5000
人の多結晶シリコン膜を形成した後、イオン注入、熱処
理及びパターニングを施して、高抵抗領域109を有す
るゲート電極106及び高抵抗領域108を有するゲー
ト電極105を形成する。
次に、N型不純物及びP型不純物を順次導入し、N+型
不純物領域101,102及びP+型不純物領域103
,104を形成する。
不純物領域101,102及びP+型不純物領域103
,104を形成する。
次に、全面に厚さが100乃至200人のシリコン酸化
膜124を形成した後、このシリコン酸化膜124の所
定の位置にコンタクトホール120.121を開口する
。そして、このシリコン酸化膜124上に多結晶シリコ
ン膜を2000乃至4000人の厚さに積層した後、熱
拡散法により、この層のシート抵抗値を40乃至60Ω
/口に低下させる。その後、この多結晶シリコン膜をパ
ターニングして容量電極118,119を形成する。こ
の容量電極118,119はコンタクトホール120.
121を介してN+型不純物領域1.01,102と接
続されている。
膜124を形成した後、このシリコン酸化膜124の所
定の位置にコンタクトホール120.121を開口する
。そして、このシリコン酸化膜124上に多結晶シリコ
ン膜を2000乃至4000人の厚さに積層した後、熱
拡散法により、この層のシート抵抗値を40乃至60Ω
/口に低下させる。その後、この多結晶シリコン膜をパ
ターニングして容量電極118,119を形成する。こ
の容量電極118,119はコンタクトホール120.
121を介してN+型不純物領域1.01,102と接
続されている。
次に、層間絶縁膜125をCVD法により4000乃至
7000人の厚さに形成し、この層間絶縁膜125の適
所にコンタクトホール112,113,114.115
,116,117を開口する。その後、この眉間絶縁膜
125上にアルミニウム膜110.111を所定の形状
に形成する。
7000人の厚さに形成し、この層間絶縁膜125の適
所にコンタクトホール112,113,114.115
,116,117を開口する。その後、この眉間絶縁膜
125上にアルミニウム膜110.111を所定の形状
に形成する。
これにより、N中型不純物領域101、ゲート電極10
6及びP+型不純物領域103は相互に電気的に接続さ
れ、また、N+型不純物領域102、ゲート電極105
及びP+型不純物領域104も相互に電気的に接続され
る。
6及びP+型不純物領域103は相互に電気的に接続さ
れ、また、N+型不純物領域102、ゲート電極105
及びP+型不純物領域104も相互に電気的に接続され
る。
次いで、全面に表面保護用のシリコン酸化膜(図示せず
)を形成することにより、本実施例に係る完全CMO3
型スタテスタティックメモリする。
)を形成することにより、本実施例に係る完全CMO3
型スタテスタティックメモリする。
本実施例に係る完全CMOS型スタティックメモリは、
フリップフロップ回路のクロスラインに抵抗と共にコン
デンサを有するため、記憶ノードの容量が大きく、また
、記憶ノード反転時定数も大きい、これにより、ソフト
エラーに対する耐性が極めて高い。
フリップフロップ回路のクロスラインに抵抗と共にコン
デンサを有するため、記憶ノードの容量が大きく、また
、記憶ノード反転時定数も大きい、これにより、ソフト
エラーに対する耐性が極めて高い。
第2図は本発明の第2の実施例に係る完全CMOSスタ
ティックメモリを示す断面図である。この第2図におい
ては、説明を簡単にするために眉間絶縁膜及びアルミニ
ウム膜等の図示を省略する。
ティックメモリを示す断面図である。この第2図におい
ては、説明を簡単にするために眉間絶縁膜及びアルミニ
ウム膜等の図示を省略する。
第1の実施例と同様に、半導体基板222の表面にはL
OCO3が形成されている。そして、基板222上には
ゲート電極205,206及び高抵抗領域209が所定
の形状に形成されている。
OCO3が形成されている。そして、基板222上には
ゲート電極205,206及び高抵抗領域209が所定
の形状に形成されている。
そして、全面に厚さが50乃至100人のシリコン酸化
膜224及び厚さが50乃至100人のシリコン窒化膜
226が順次被着されている。また、このシリコン窒化
膜226上の所定の領域には容量電極218.219が
形成されている。
膜224及び厚さが50乃至100人のシリコン窒化膜
226が順次被着されている。また、このシリコン窒化
膜226上の所定の領域には容量電極218.219が
形成されている。
なお、この容量電極218,219及びシリコン窒化膜
226上には、第1の実施例と同様に、眉間絶縁膜及び
アルミニウム電極等が形成されている。
226上には、第1の実施例と同様に、眉間絶縁膜及び
アルミニウム電極等が形成されている。
この実施例においては、シリコン酸化膜224とシリコ
ン窒化膜226との2層構造を誘電膜としてコンデンサ
が形成されている。シリコン窒化膜の誘電率はシリコン
酸化膜の約2倍であるため、ゲート電極と容量電極との
間を一層の酸化膜のみで絶縁して形成されるコンデンサ
に比して、本実施例において形成されるコンデンサは同
一の絶縁耐圧性能を有しながら一層大きな容量を得るこ
とができる。このため、更に一層ソフトエラー耐性か向
上する。
ン窒化膜226との2層構造を誘電膜としてコンデンサ
が形成されている。シリコン窒化膜の誘電率はシリコン
酸化膜の約2倍であるため、ゲート電極と容量電極との
間を一層の酸化膜のみで絶縁して形成されるコンデンサ
に比して、本実施例において形成されるコンデンサは同
一の絶縁耐圧性能を有しながら一層大きな容量を得るこ
とができる。このため、更に一層ソフトエラー耐性か向
上する。
[発明の効果]
以上説明したように本発明によれば、完全CMO8型ス
タテスタティックメモリ部分を構成するゲート電極に抵
抗領域を設けると共に、ゲート電極及び容量電極により
構成される容量成分を記憶ノード部に設けているため、
ソフトエラー耐性が著しく向上する。これにより、従来
ソフトエラーが発生している宇宙空間等のようにアルフ
ァ線が頻繁に飛来する環境においても、ソフトエラーを
回避することができるという効果を奏する。
タテスタティックメモリ部分を構成するゲート電極に抵
抗領域を設けると共に、ゲート電極及び容量電極により
構成される容量成分を記憶ノード部に設けているため、
ソフトエラー耐性が著しく向上する。これにより、従来
ソフトエラーが発生している宇宙空間等のようにアルフ
ァ線が頻繁に飛来する環境においても、ソフトエラーを
回避することができるという効果を奏する。
第1図(a)は本発明の第1の実施例に係る完全CMO
3型スタテスタティックメモリ回路を示す回路図、第1
図(b)は同じくその平面図、第1図(C)は同じくそ
のI−I線の位置における断面図、第2図は本発明の第
2の実施例に係る完全CMO3型スタテスタティックメ
モリ断面図、第3図(a)は従来のCMOSスタティッ
クメモリの等価回路を示す回路図、第3図(b)は同じ
くその平面図である。 101.102,301,302.N+型不純物領域、
103,104,303,304.P”型不純物領域、
105,106,107,205゜206.305,3
06,307.ゲート電極、108.109,209,
308,309.高抵抗領域、110,111,310
,311 ;アルミニウム電極、112,113,11
4,115゜116.117,120,121,312
,313.314,315,316,317.コンタク
トホール、118,119,218,219.容量電極
、122,222.半導体基板、123゜223 :
LOCO3,124,224,シリコン酸化膜、125
;層間絶縁膜、226;シリコン窒化膜
3型スタテスタティックメモリ回路を示す回路図、第1
図(b)は同じくその平面図、第1図(C)は同じくそ
のI−I線の位置における断面図、第2図は本発明の第
2の実施例に係る完全CMO3型スタテスタティックメ
モリ断面図、第3図(a)は従来のCMOSスタティッ
クメモリの等価回路を示す回路図、第3図(b)は同じ
くその平面図である。 101.102,301,302.N+型不純物領域、
103,104,303,304.P”型不純物領域、
105,106,107,205゜206.305,3
06,307.ゲート電極、108.109,209,
308,309.高抵抗領域、110,111,310
,311 ;アルミニウム電極、112,113,11
4,115゜116.117,120,121,312
,313.314,315,316,317.コンタク
トホール、118,119,218,219.容量電極
、122,222.半導体基板、123゜223 :
LOCO3,124,224,シリコン酸化膜、125
;層間絶縁膜、226;シリコン窒化膜
Claims (1)
- (1)CMOS型インバータのゲート電極と、このゲー
ト電極の一部領域に形成された抵抗領域と、少なくとも
このゲート電極の表面を含む領域上に形成された絶縁膜
と、この絶縁膜を挾んで前記ゲート電極と対向する容量
電極とを有することを特徴とするCMOS型スタティッ
クメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63303601A JPH0828430B2 (ja) | 1988-11-30 | 1988-11-30 | Cmos型スタティックメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63303601A JPH0828430B2 (ja) | 1988-11-30 | 1988-11-30 | Cmos型スタティックメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02150062A true JPH02150062A (ja) | 1990-06-08 |
JPH0828430B2 JPH0828430B2 (ja) | 1996-03-21 |
Family
ID=17922964
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63303601A Expired - Fee Related JPH0828430B2 (ja) | 1988-11-30 | 1988-11-30 | Cmos型スタティックメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0828430B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5206533A (en) * | 1991-06-24 | 1993-04-27 | Texas Instruments Incorporated | Transistor device with resistive coupling |
US5517038A (en) * | 1992-08-11 | 1996-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration |
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US6242806B1 (en) | 1998-03-13 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
JP2002237539A (ja) * | 2000-12-06 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
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-
1988
- 1988-11-30 JP JP63303601A patent/JPH0828430B2/ja not_active Expired - Fee Related
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JP2011101050A (ja) * | 2000-12-06 | 2011-05-19 | Renesas Electronics Corp | 半導体記憶装置及び半導体装置 |
USRE44242E1 (en) | 2000-12-06 | 2013-05-28 | Renesas Electronics Corporation | Semiconductor memory |
USRE46272E1 (en) | 2000-12-06 | 2017-01-10 | Renesas Electronics Corporation | Semiconductor memory |
USRE47679E1 (en) | 2000-12-06 | 2019-10-29 | Renesas Electronics Corporation | Semiconductor memory |
USRE47831E1 (en) | 2000-12-06 | 2020-01-28 | Renesas Electronics Corporation | Semiconductor memory |
JP2003060087A (ja) * | 2001-08-10 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0828430B2 (ja) | 1996-03-21 |
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JPS6240865B2 (ja) |
Legal Events
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |