JPH02150062A

JPH02150062A - Ｃｍｏｓ型スタティックメモリ

Info

Publication number: JPH02150062A
Application number: JP63303601A
Authority: JP
Inventors: Shinji Obara; 伸治小原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-11-30
Filing date: 1988-11-30
Publication date: 1990-06-08
Anticipated expiration: 2011-03-21
Also published as: JPH0828430B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は抵抗等によりソフトエラー耐性を向上させたＣ
ＭＯＳ型スタティックメモリ（ＳＲＡＭ）に関し、特に
宇宙空間での使用に好適のＣＭＯＳ型スタティックメモ
リに関する。

［従来の技術］第３図（ａ）は、従来のソフトエラー耐性を有する完全
ＣＭＯＳ型スタティックメモリのセル部分の等価回路を
示す回路図である。

Ｐ型ＭＯＳトランジスタＴ１とＮ型ＭＯ３）ランジスタ
Ｔ２によりインバータ回路が形成されており、Ｐ型ＭＯ
ＳトランジスタＴ３とＮ型ＭＯＳトランジスタＴ４によ
りインバータ回路が形成されている。そして、この２組
のインバータ回路によりフリップフロップ回路が形成さ
れている。このフリップフロップ回路のクロスカップル
部分、即ち、一方のインバータ回路を構成する２個のト
ランジスタのソース・トレイン接続部と他方のインバ〒
り回路を構成する２個のトランジスタのゲート接続部と
を接続する部分は、夫々抵抗Ｒ＋。

Ｒ２が介装されている。この抵抗Ｒ，，Ｒ２の抵抗値は
１０乃至５０にΩであり、この抵抗Ｒ１゜Ｒ２により時
定数を増大して記憶ノード情報が反転するために必要な
時間を増加している。これにより、抵抗を有しないＣＭ
Ｏ３型Ｏ３リに比して、メモリセルのソフトエラー耐性
を向上させている。

Ｎ型ＭＯ３）ランジスタＴ、、Ｔ６はこのメモリセルを
駆動させるための転送ゲートであり、このトランジスタ
Ｔ、、Ｔ６のゲートはワード線と接続されている。

なお、この回路においてＶｃｃは電源に接続される。

第３図（ｂ）は上述した回路が形成されている半導体基
板を示す平面図である。

基板表面に選択的に形成されているＮ＋型不純物領域３
０１はトランジスタＴ４及びＴ６のソース・ドレイン領
域であり、Ｎ＋型不純物領域３０２はトランジスタＴ２
及びＴ５のソース・トレイン領域である。また、Ｐ＋型
不純物領域３０３及び３０４も基板表面に選択的に形成
されており、夫々トランジスタＴ３及びＴ、のソース・
ドレイン領域である。

ゲート電極３０５は基板上に多結晶シリコンにより形成
されており、トランジスタＴ３及びＴ４のゲート電極と
して動作する。また、このゲート電極３０５はトランジ
スタＴ１．Ｔ２の形成領域にも延出しており、その延出
部の中間部には抵抗Ｒ２に相当する高抵抗領域３０８が
設けられている。同様に、基板上に形成されているゲー
ト電極３０６はトランジスタ’ｒ、、Ｔ２のゲート電極
として動作し、トランジスタＴ３．Ｔ４の形成領域に延
出している部分には抵抗Ｒ１に相当する高抵抗領域３０
９が設けられている。

また、多結晶シリコンにより形成されているゲート電ｆ
ｉ３０７は、トランジスタ’ｒ”５．Ｔ６のゲート電極
であると共にワード線としても使用される。

そして、このゲート電極３０５，３０６，３０７及び高
抵抗領域３０８，３０９並びに基板上には絶縁膜が形成
されており、この絶縁膜上に配線用のアルミニウムＭ３
１０．３１１が形成されている。Ｎ“型不純物領域３０
１．Ｐ＋型不純物領域３０３及びゲート電極３０６の延
出部の端部は相互に前記絶縁膜に開口されたコンタクト
ホール３１２．３１４，３１６を介して、このアルミニ
ウム膜３１０により接続されている。同様に、Ｎ＋型不
純物領域３０２、Ｐ＋型不純物領域３０４及びゲート電
極３０５の延出部の端部は相互にコンタクトポール３１
３，３１５，３１７を介して、アルミニウム膜３１１に
より接続されている。

次に、この完全ＣＭＯＳ型スタティックメモリのゲート
電極３０５，３０６，３０７及び高抵抗層３０８，３０
９の製造方法について説明する。

先ず、半導体基板の全面にゲート電極用多結晶シリコン
膜を３０００乃至５０００人の厚さに積層する。

次に、イオン注入法により、この多結晶シリコン膜にリ
ンを約１０１４ｃｍ−２のドーズＩで導入する。

そして、高抵抗領域３０８，３０９の形成予定領域をフ
ォトレジストによりマスクした後、前記多結晶シリコン
膜にリンを約１０１６ｃｍ−２だけ導入する。次に、こ
の半導体基板を９００乃至９５０℃の温度で熱処理する
。

次いで、前記多結晶シリコン膜をパターニングしてゲー
ト電極３０５，３０６，３０７及び高抵抗領域３０８，
３０９を得る。

このようにして、シート抵抗値が２乃至１０にΩ／口の
高抵抗領域３０８，３０９及びシート抵抗値が３０乃至
５０Ω／口のゲート電極３０５゜３０６．３０７が形成
される。

［発明が解決しようとする課題］上述した従来の完全０ＭＯ３型スタティックメモリは、
通常の使用環境においては十分なソフトエラー耐性を有
している。しかしながら、例えば宇宙空間のようにアル
ファ線等の放射線が特別頻繁に飛来する環境において使
用する場合は、ソフトエラーを完全に防止することがで
きないという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
宇宙空間のようにアルファ線等が頻繁に飛来する環境に
おいても十分なソフトエラー耐性を有するＣＭＯ８型ス
タテスタティックメモリすることを目的とする。

［課題を解決するための手段］本発明に係るＣＭＯ３型スタテスタティックメモリＭＯ
Ｓ型インバータのゲート電極と、このゲート電極の一部
領域に形成された抵抗領域と、少なくともこのゲート電
極の表面を含む領域上に形成された絶縁膜と、この絶縁
膜を挾んで前記ゲート電極と対向する容量電極とを有す
ることを特徴とする。

［作用］本発明においては、ＣＭＯＳ型インバータのゲート電極
の一部領域に抵抗領域を有している。また、ゲート電極
上には絶縁膜を挾んで容量電極が形成されており、この
ゲート電極、絶縁膜及び容量電極によりコンデンサが形
成されている。これにより、従来の抵抗のみを有する完
全ＣＭＯ３型スタテスタティックメモリて更に一層大き
な記憶ノード反転時定数を有することとなり、ソフトエ
ラー耐性が向上する。

［実施例］次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）は本実施例に係る完全ＣＭＯ３型スタテス
タティックメモリ回路を示す回路図である。

Ｐ型ＭＯＳトランジスタＴ、、　Ｔ、及びＮ型ＭＯＳト
ランジスタＴ２．Ｔ４によりフリップフロップ回路が形
成されている。このフリップフロップ回路のクロスカッ
プル部は、抵抗値が１０乃至５０にΩの抵抗Ｒ１，Ｒ２
を介して接続されている。また、トランジスタＴ３及び
Ｔ４のソース・ドレイン接続部と接地との間には容量が
５０乃至１００ｆＦのコンデンサＣ１が接続されている
。

同様に、トランジスタＴ１及びＴ２のソース・ドレイン
接続部と接地との間には容量が５０乃至１００ｆＦのコ
ンデンサＣ２が接続されている。

また、トランジスタＴ１．Ｔ２のソース・トレイン接続
部とビット線（図示せず）との間及びトランジスタ’ｒ
、、Ｔ４のソース・ドレイン接続部とビット線との間に
は夫々Ｎ型ＭＯＳトランジスタＴ、及びＴ６が接続され
ている。そして、このトランジスタＴ９．Ｔ６のゲート
はワード線に接続されている。このトランジスタＴ　５
．　Ｔ　６は転送ゲートとして使用される。

第１図（ｂ）は本実施例に係る完全ＣＭＯＳ型スタティ
ックメモリを示す平面図である。

Ｎ＋型不純物領域１０１及び１０２は半導体基板の表面
に形成されており、夫々トランジスタＴ４．Ｔ６及びト
ランジスタＴ２．Ｔ５のソース・ドレイン領域である。

また、Ｐ＋型不純物領域１０３．１０４も半導体基板の
表面に形成されており、夫々トランジスタＴ３及びＴ１
のソース・トレイン領域である。

ゲート電極１０５，１０６，１０７は多結晶シリコンか
らなり、基板上に形成されている。そして、このゲート
電極１０５はトランジスタＴ３Ｔ４のゲート電極として
作用し、トランジスタＴ、、Ｔ２の形成領域に延出した
部分には高抵抗領域１０８が形成されている。同様に、
ゲート電極１０６はトランジスタＴ、、Ｔ２のゲート電
極として作用し、トランジスタＴ３．Ｔ４の形成領域に
延出した部分には高抵抗領域１０９が形成されている。

この高抵抗領域１０８．１０９は、従来と同様に、イオ
ン注入法により不純物を導入し、シート抵抗値が２乃至
１０にΩ／口の範囲に形成されている。そして、この高
抵抗領域１０８．１０９は抵抗Ｒ２及びＲ１として作用
する。また、ゲート電極１０７はトランジスタＴ５．’
ｒ６のゲート電極及びワード線として作用する。

高抵抗領域１０８からＮ十型不純物領域１０１に亘る領
域上には、シリコン酸化膜を介して、容量電極１１８が
多結晶シリコン膜により形成されている。そして、この
容量電極１１８はコンタクトホール１２０を介して、Ｎ
＋型不純物領域１０１と接続されている。同様に、高抵
抗領域１０９からＮ＋型不純物領域１０２に亘る領域上
には、シリコン酸化膜を介して、容量電極１１９が形成
されており、この容量電極１１９は、コンタクトホール
１２１を介して、Ｎ＋型不純物領域１０２と接続されて
いる。

そして、これらの全面には眉間絶縁膜が形成されており
、この眉間絶縁膜上に配線用のアルミニウム膜１１０．
１１１が形成されている。このアルミニウム膜１１０は
コンタクトホール１１２を介してＮ＋型不純物領域１０
１と接続されており、コンタクトホール１１８を介して
ゲート電極１０６の延出部の端部と接続されており、更
に、コンタクトホール１１４を介してＰ＋型不純物領域
１０３と接続されている。これにより、Ｎ中型不純物領
域１０１、ゲート電極１０６の延出部の端部及びＰ＋型
不純物領域１０３は、相互に電気的に接続されている。

同様に、アルミニウム膜１１１はコンタクトホール１１
３，１１７及び１１５を介して、Ｎ＋型不純物領域１０
２、ゲート電極１０５の延出部の端部及びＰ＋型不純物
領域１１５と接続されている。

第１図（ｃ）は第１図（ｂ）のＩ−Ｉ線の位置での断面
図である。第１図（ｂ）及び第１図（Ｃ）を参照して本
実施例に係る完全ＣＭＯ３型スタテスタティックメモリ
方法について説明する。

先ず、半導体基板１２２の表面に公知の手段によりＬ　
ＯＣＯＳ　（Ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　
５ｉｌｉｃｏｎ）１２３を形成する。次に、前述した方
法により、基板１２２上に厚さが４０００乃至５０００
人の多結晶シリコン膜を形成した後、イオン注入、熱処
理及びパターニングを施して、高抵抗領域１０９を有す
るゲート電極１０６及び高抵抗領域１０８を有するゲー
ト電極１０５を形成する。

次に、Ｎ型不純物及びＰ型不純物を順次導入し、Ｎ＋型
不純物領域１０１，１０２及びＰ＋型不純物領域１０３
，１０４を形成する。

次に、全面に厚さが１００乃至２００人のシリコン酸化
膜１２４を形成した後、このシリコン酸化膜１２４の所
定の位置にコンタクトホール１２０．１２１を開口する
。そして、このシリコン酸化膜１２４上に多結晶シリコ
ン膜を２０００乃至４０００人の厚さに積層した後、熱
拡散法により、この層のシート抵抗値を４０乃至６０Ω
／口に低下させる。その後、この多結晶シリコン膜をパ
ターニングして容量電極１１８，１１９を形成する。こ
の容量電極１１８，１１９はコンタクトホール１２０．
１２１を介してＮ＋型不純物領域１．０１，１０２と接
続されている。

次に、層間絶縁膜１２５をＣＶＤ法により４０００乃至
７０００人の厚さに形成し、この層間絶縁膜１２５の適
所にコンタクトホール１１２，１１３，１１４．１１５
，１１６，１１７を開口する。その後、この眉間絶縁膜
１２５上にアルミニウム膜１１０．１１１を所定の形状
に形成する。

これにより、Ｎ中型不純物領域１０１、ゲート電極１０
６及びＰ＋型不純物領域１０３は相互に電気的に接続さ
れ、また、Ｎ＋型不純物領域１０２、ゲート電極１０５
及びＰ＋型不純物領域１０４も相互に電気的に接続され
る。

次いで、全面に表面保護用のシリコン酸化膜（図示せず
）を形成することにより、本実施例に係る完全ＣＭＯ３
型スタテスタティックメモリする。

本実施例に係る完全ＣＭＯＳ型スタティックメモリは、
フリップフロップ回路のクロスラインに抵抗と共にコン
デンサを有するため、記憶ノードの容量が大きく、また
、記憶ノード反転時定数も大きい、これにより、ソフト
エラーに対する耐性が極めて高い。

第２図は本発明の第２の実施例に係る完全ＣＭＯＳスタ
ティックメモリを示す断面図である。この第２図におい
ては、説明を簡単にするために眉間絶縁膜及びアルミニ
ウム膜等の図示を省略する。

第１の実施例と同様に、半導体基板２２２の表面にはＬ
ＯＣＯ３が形成されている。そして、基板２２２上には
ゲート電極２０５，２０６及び高抵抗領域２０９が所定
の形状に形成されている。

そして、全面に厚さが５０乃至１００人のシリコン酸化
膜２２４及び厚さが５０乃至１００人のシリコン窒化膜
２２６が順次被着されている。また、このシリコン窒化
膜２２６上の所定の領域には容量電極２１８．２１９が
形成されている。

なお、この容量電極２１８，２１９及びシリコン窒化膜
２２６上には、第１の実施例と同様に、眉間絶縁膜及び
アルミニウム電極等が形成されている。

この実施例においては、シリコン酸化膜２２４とシリコ
ン窒化膜２２６との２層構造を誘電膜としてコンデンサ
が形成されている。シリコン窒化膜の誘電率はシリコン
酸化膜の約２倍であるため、ゲート電極と容量電極との
間を一層の酸化膜のみで絶縁して形成されるコンデンサ
に比して、本実施例において形成されるコンデンサは同
一の絶縁耐圧性能を有しながら一層大きな容量を得るこ
とができる。このため、更に一層ソフトエラー耐性か向
上する。

［発明の効果］以上説明したように本発明によれば、完全ＣＭＯ８型ス
タテスタティックメモリ部分を構成するゲート電極に抵
抗領域を設けると共に、ゲート電極及び容量電極により
構成される容量成分を記憶ノード部に設けているため、
ソフトエラー耐性が著しく向上する。これにより、従来
ソフトエラーが発生している宇宙空間等のようにアルフ
ァ線が頻繁に飛来する環境においても、ソフトエラーを
回避することができるという効果を奏する。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例に係る完全ＣＭＯ
３型スタテスタティックメモリ回路を示す回路図、第１
図（ｂ）は同じくその平面図、第１図（Ｃ）は同じくそ
のＩ−Ｉ線の位置における断面図、第２図は本発明の第
２の実施例に係る完全ＣＭＯ３型スタテスタティックメ
モリ断面図、第３図（ａ）は従来のＣＭＯＳスタティッ
クメモリの等価回路を示す回路図、第３図（ｂ）は同じ
くその平面図である。１０１．１０２，３０１，３０２．Ｎ＋型不純物領域、
１０３，１０４，３０３，３０４．Ｐ”型不純物領域、
１０５，１０６，１０７，２０５゜２０６．３０５，３
０６，３０７．ゲート電極、１０８．１０９，２０９，
３０８，３０９．高抵抗領域、１１０，１１１，３１０
，３１１　；アルミニウム電極、１１２，１１３，１１
４，１１５゜１１６．１１７，１２０，１２１，３１２
，３１３．３１４，３１５，３１６，３１７．コンタク
トホール、１１８，１１９，２１８，２１９．容量電極
、１２２，２２２．半導体基板、１２３゜２２３　：　
ＬＯＣＯ３，１２４，２２４，シリコン酸化膜、１２５
；層間絶縁膜、２２６；シリコン窒化膜

Claims

【特許請求の範囲】

（１）ＣＭＯＳ型インバータのゲート電極と、このゲー
ト電極の一部領域に形成された抵抗領域と、少なくとも
このゲート電極の表面を含む領域上に形成された絶縁膜
と、この絶縁膜を挾んで前記ゲート電極と対向する容量
電極とを有することを特徴とするＣＭＯＳ型スタティッ
クメモリ。