JPH0821237B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0821237B2 JPH0821237B2 JP2166615A JP16661590A JPH0821237B2 JP H0821237 B2 JPH0821237 B2 JP H0821237B2 JP 2166615 A JP2166615 A JP 2166615A JP 16661590 A JP16661590 A JP 16661590A JP H0821237 B2 JPH0821237 B2 JP H0821237B2
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- port
- potential
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、スタティックメモリに関し、特に、マルチ
ポート機能を有する半導体記憶装置に関する。
ポート機能を有する半導体記憶装置に関する。
（従来の技術） マルチCPUシステムの共有メモリ（キャッシュメモ
リ）や画像メモリのように同時アクセスすることを要求
されるメモリでは、例えば、１つの記憶セルに対して複
数本のワード線と複数本のビット線とを接続したいわゆ
るマルチポートメモリが一般に用いられる。このマルチ
ポートメモリにおいて、書き込み動作と読み出し動作が
競合（同一セルに対して同時に行われること）すると、
書き込んだデータと読み出したデータとの一貫性が保て
ないことがある。このため、通常はプロセッサ等のシス
テム側で競合しないように制御している。また、同一セ
ルに対して書き込みと読み出しとを同時にすることを禁
止していない（競合を禁止していない）システムでは、
書き込みが完了した後、新たにデータを読み出し、デー
タの一貫性を保つということが行われている。また、こ
れによる読み出しアクセス時間の増加をなくすために、
書き込みデータをメモリセルを介さずに読み出しポート
のビット線もしくはセンスアンプの出力側にバイパスす
る方法もとられている。
リ）や画像メモリのように同時アクセスすることを要求
されるメモリでは、例えば、１つの記憶セルに対して複
数本のワード線と複数本のビット線とを接続したいわゆ
るマルチポートメモリが一般に用いられる。このマルチ
ポートメモリにおいて、書き込み動作と読み出し動作が
競合（同一セルに対して同時に行われること）すると、
書き込んだデータと読み出したデータとの一貫性が保て
ないことがある。このため、通常はプロセッサ等のシス
テム側で競合しないように制御している。また、同一セ
ルに対して書き込みと読み出しとを同時にすることを禁
止していない（競合を禁止していない）システムでは、
書き込みが完了した後、新たにデータを読み出し、デー
タの一貫性を保つということが行われている。また、こ
れによる読み出しアクセス時間の増加をなくすために、
書き込みデータをメモリセルを介さずに読み出しポート
のビット線もしくはセンスアンプの出力側にバイパスす
る方法もとられている。
第６図は、従来の２ポート用の記憶装置の構成を示す
回路図である。
回路図である。
ワード線WLa601の電位に基づき、メモリセル602より
情報がトランスファーゲート603を介してビット線/BLa6
06へ伝えられる。また、ワード線BLa604へ伝えられ、こ
の情報の反転情報が同じくワード線WLa601の電位に基づ
き、メモリセル602よりトランスファーゲート605を介し
てビット線WLb611の電位に基づいてメモリセル602より
情報がトランスファーゲート613を介してビット線BLb61
4へ伝えられ、この情報の反転情報が同じくワード線WLb
611の電位に基づき、メモリセル602よりトランスファー
ゲート615を介してビット線/BLb616へ伝えられる。ま
た、ビット線BLa604,ビット線/BLa606は、その電位を電
源電位に保つため、ビット線負荷回路617のMOSトランジ
スタ618に接続され、ビット線BLb614,ビット線/BLb616
は、ビット線負荷回路627のMOSトランジスタ628に接続
されている。ここで、ビット線BLa604とビット線/BLa60
6とを利用する入出力経路をａポート、ビット線BLb614
とビット線/BLb616とを利用する入出力経路をｂポート
と呼ぶことにする。ビット線負荷回路617のMOSトランジ
スタ618のゲートにはａポートに対するライトネーブル
信号/WEa630が入力され、ａポートが書き込みに使われ
ていないときにビット線BLa604とビット線/BLa606との
電位を電源電位VDDに保つ。同様に、ビット線負荷回路6
27のMOSトランジスタ628のゲートにはｂポートに対する
ライトイネーブル信号/WEb640が入力され、ｂポートが
書き込みに使われていないときにビット線BLb614とビッ
ト線/BLb616との電位を電源電位VDDに保つ。
情報がトランスファーゲート603を介してビット線/BLa6
06へ伝えられる。また、ワード線BLa604へ伝えられ、こ
の情報の反転情報が同じくワード線WLa601の電位に基づ
き、メモリセル602よりトランスファーゲート605を介し
てビット線WLb611の電位に基づいてメモリセル602より
情報がトランスファーゲート613を介してビット線BLb61
4へ伝えられ、この情報の反転情報が同じくワード線WLb
611の電位に基づき、メモリセル602よりトランスファー
ゲート615を介してビット線/BLb616へ伝えられる。ま
た、ビット線BLa604,ビット線/BLa606は、その電位を電
源電位に保つため、ビット線負荷回路617のMOSトランジ
スタ618に接続され、ビット線BLb614,ビット線/BLb616
は、ビット線負荷回路627のMOSトランジスタ628に接続
されている。ここで、ビット線BLa604とビット線/BLa60
6とを利用する入出力経路をａポート、ビット線BLb614
とビット線/BLb616とを利用する入出力経路をｂポート
と呼ぶことにする。ビット線負荷回路617のMOSトランジ
スタ618のゲートにはａポートに対するライトネーブル
信号/WEa630が入力され、ａポートが書き込みに使われ
ていないときにビット線BLa604とビット線/BLa606との
電位を電源電位VDDに保つ。同様に、ビット線負荷回路6
27のMOSトランジスタ628のゲートにはｂポートに対する
ライトイネーブル信号/WEb640が入力され、ｂポートが
書き込みに使われていないときにビット線BLb614とビッ
ト線/BLb616との電位を電源電位VDDに保つ。
このメモリセル602に対して、ａポートによる読み出
しとｂポートによる書き込みとが競合した場合を考え
る。この場合、通常のアクセス時に比べ、ａポートのビ
ット線負荷回路617によって、セルへの書き込み時間が
遅くなったり、書き込みができなくなることがある。こ
れは、メモリセル602がラッチしているデータを書き換
えるのに加えて、ビット線負荷回路がオン状態になって
いる読み出し側のａポートのビット線が持つ情報も反転
させることになるからである。上記の問題は、ポート数
が増加するほど顕著になる。ところで、前述のとおり遅
くなった書き込みが完了した後、データを読み出してい
ると、当然、読み出しにも時間がかかる。また、書き込
みができなかった場合には、書き込みデータと読み出し
データとの一貫性が保証されないことになる。なお、同
図においては、メモリセル602として、E/R形セルすなわ
ちエンハンスメント型MOSトランジスタと抵抗とからな
るセルを用いた。メモリセルがフルCMOSセル（CMOSのみ
で実現したセル）の場合には、E/R形セルに比べてデー
タ保持力が強い。つまり、書き込みにくいので、上記の
ような問題は、さらに大きいことになる。
しとｂポートによる書き込みとが競合した場合を考え
る。この場合、通常のアクセス時に比べ、ａポートのビ
ット線負荷回路617によって、セルへの書き込み時間が
遅くなったり、書き込みができなくなることがある。こ
れは、メモリセル602がラッチしているデータを書き換
えるのに加えて、ビット線負荷回路がオン状態になって
いる読み出し側のａポートのビット線が持つ情報も反転
させることになるからである。上記の問題は、ポート数
が増加するほど顕著になる。ところで、前述のとおり遅
くなった書き込みが完了した後、データを読み出してい
ると、当然、読み出しにも時間がかかる。また、書き込
みができなかった場合には、書き込みデータと読み出し
データとの一貫性が保証されないことになる。なお、同
図においては、メモリセル602として、E/R形セルすなわ
ちエンハンスメント型MOSトランジスタと抵抗とからな
るセルを用いた。メモリセルがフルCMOSセル（CMOSのみ
で実現したセル）の場合には、E/R形セルに比べてデー
タ保持力が強い。つまり、書き込みにくいので、上記の
ような問題は、さらに大きいことになる。
第７図は、従来の技術によるメモリセルにおいて、ａ
ポートによる読み出しとｂポートによる書き込みとが競
合した場合のBLa604の電位,/BLa606の電位およびBLb614
の電位,/BLb616の電位の動きを説明する図である。以
下、第６図および第７図を参照して、書き込み・読み出
し競合時の各ビット線の電位の動きを説明する。なお、
時刻T0以前において、メモリセル602の第１ノード650の
電位はロウレベル“L"、第２ノード660の電位はハイレ
ベル“H"であるとする。また、時刻T0以前において、各
ビット線の電位は、電源電位VDDからビット線負荷回路
のMOSトランジスタのしきい値電圧Vth分を差し引いた値
になっている。
ポートによる読み出しとｂポートによる書き込みとが競
合した場合のBLa604の電位,/BLa606の電位およびBLb614
の電位,/BLb616の電位の動きを説明する図である。以
下、第６図および第７図を参照して、書き込み・読み出
し競合時の各ビット線の電位の動きを説明する。なお、
時刻T0以前において、メモリセル602の第１ノード650の
電位はロウレベル“L"、第２ノード660の電位はハイレ
ベル“H"であるとする。また、時刻T0以前において、各
ビット線の電位は、電源電位VDDからビット線負荷回路
のMOSトランジスタのしきい値電圧Vth分を差し引いた値
になっている。
まず、時刻T0において、WLa601,WLb611が立ち上が
り、トランスファーゲートが動作し、セルとビット線BL
a604./BLa606,BLb614,/BLb616との間に電流経路が形成
される。すると、/BLa606,/BLb616の電位は、ロウレベ
ルに引かれるため、それぞれBLa604,BLb614に対し電位
差が生じる。
り、トランスファーゲートが動作し、セルとビット線BL
a604./BLa606,BLb614,/BLb616との間に電流経路が形成
される。すると、/BLa606,/BLb616の電位は、ロウレベ
ルに引かれるため、それぞれBLa604,BLb614に対し電位
差が生じる。
次に、時刻T1において、ライトイネーブル信号/WEb640
が立ち下がり、書き込みが開始される。この時から再び
/WEb640が立ち上がるまで、ｂポートのビット線負荷回
路627はオフ状態となる。なお、ａポートのビット線負
荷回路617はオン状態である。この後、時刻T2においてB
Lb614の電位と/BLb616の電位とが書き込み動作により反
転し、続いて時刻T3において、BLa604の電位と/BLa606
の電位とが反転している。書き込み開始すなわちライト
イネーブル信号/WEb640の立ち下がりから両ポートのビ
ット線の電位の反転が完了するまでの時間を書き込み時
間τｗとすると、T3−T1がτｗである。第６図に示した
回路では、読み出しを行っているためビット線負荷回路
がオン状態のａポートのビット線もドライブするため、
この書き込み時間τｗがかかっている。
が立ち下がり、書き込みが開始される。この時から再び
/WEb640が立ち上がるまで、ｂポートのビット線負荷回
路627はオフ状態となる。なお、ａポートのビット線負
荷回路617はオン状態である。この後、時刻T2においてB
Lb614の電位と/BLb616の電位とが書き込み動作により反
転し、続いて時刻T3において、BLa604の電位と/BLa606
の電位とが反転している。書き込み開始すなわちライト
イネーブル信号/WEb640の立ち下がりから両ポートのビ
ット線の電位の反転が完了するまでの時間を書き込み時
間τｗとすると、T3−T1がτｗである。第６図に示した
回路では、読み出しを行っているためビット線負荷回路
がオン状態のａポートのビット線もドライブするため、
この書き込み時間τｗがかかっている。
（発明が解決しようとする課題） 本発明は、上記のような従来技術の問題点に鑑み成さ
れたもので、その目的は、マルチポート方式におけるデ
ータの書き込み動作・読み出し動作を確実に、かつ高速
に行うことである。
れたもので、その目的は、マルチポート方式におけるデ
ータの書き込み動作・読み出し動作を確実に、かつ高速
に行うことである。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体記憶装置
は、スタティックに情報を記憶するためのメモリセル
と、第１のワード線の電位に基づいて、前記情報を前記
メモリセルから第１のビット線に伝えるあるいは前記情
報を前記第１のビット線から前記メモリセルに伝える第
１のトランスファーゲートを有する第１のポートと、第
２のワード線の電位に基づいて、前記情報を前記メモリ
セルから第２のビット線に伝える第２のトランスファー
ゲートを有する第２のポートと、前記第１のビット線に
接続され、この第１のビット線に電源電位を伝える第１
のビット線負荷回路と、前記第２のビット線に接続さ
れ、この第２のビット線に電源電位を伝える第２のビッ
ト線負荷回路と、前記メモリセルに対して、前記第１の
ポートを介したアクセスと前記第２のポートを介したア
クセスとが競合したことを検出する競合検出回路と、前
記第１のポートを介した前記メモリセルに対する書き込
みと前記第２のポートを介した前記メモリセルからの読
み出しとが競合した場合、前記競合検出回路の検出結果
に応じて、前記第１のビット線負荷回路と前記第２のビ
ット線負荷回路とを非導通状態とする制御回路と、を有
することを特徴とする。
は、スタティックに情報を記憶するためのメモリセル
と、第１のワード線の電位に基づいて、前記情報を前記
メモリセルから第１のビット線に伝えるあるいは前記情
報を前記第１のビット線から前記メモリセルに伝える第
１のトランスファーゲートを有する第１のポートと、第
２のワード線の電位に基づいて、前記情報を前記メモリ
セルから第２のビット線に伝える第２のトランスファー
ゲートを有する第２のポートと、前記第１のビット線に
接続され、この第１のビット線に電源電位を伝える第１
のビット線負荷回路と、前記第２のビット線に接続さ
れ、この第２のビット線に電源電位を伝える第２のビッ
ト線負荷回路と、前記メモリセルに対して、前記第１の
ポートを介したアクセスと前記第２のポートを介したア
クセスとが競合したことを検出する競合検出回路と、前
記第１のポートを介した前記メモリセルに対する書き込
みと前記第２のポートを介した前記メモリセルからの読
み出しとが競合した場合、前記競合検出回路の検出結果
に応じて、前記第１のビット線負荷回路と前記第２のビ
ット線負荷回路とを非導通状態とする制御回路と、を有
することを特徴とする。
（作用） 上記のメモリセルにおいては、１つのメモリセルに対
し、書き込みと読み出しとが競合した場合に、電位保持
制御手段により、ビット線負荷回路などの電位保持手段
の動作を停止することができる。
し、書き込みと読み出しとが競合した場合に、電位保持
制御手段により、ビット線負荷回路などの電位保持手段
の動作を停止することができる。
（実施例） 以下、第１図乃至第５図を参照して、本発明に係るマ
ルチポートメモリについて説明する。
ルチポートメモリについて説明する。
第１図は、本発明の第１の実施例である２ポート用の
記憶装置の構成を示す回路図である。
記憶装置の構成を示す回路図である。
ワード線WLa101の電位に基づき、メモリセル102より
情報がトランスファーゲート103を介してビット線BLa10
4へ伝えられ、この情報の反転情報が同じくワード線WLa
101の電位に基づき、メモリセル102よりトランスファー
ゲート105を介してビット線/BLa106へ伝えられる。ま
た、ワード線WLb111の電位に基づいてメモリセル102よ
り情報がトランスファーゲート113を介してビット線BLb
114へ伝えられ、この情報の反転情報が同じくワード線W
Lb111の電位に基づき、メモリセル102よりトランスファ
ーゲート115を介してビット線/BLb116へ伝えられる。ま
た、ビット線BLa104,ビット線/BLa106は、その電位を電
源電位に保つため、第１の電位保持手段であるビット線
負荷回路117のMOSトランジスタ118に接続され、ビット
線BLb114,ビット線/BLb116は、第２の電位保持手段であ
るビット線負荷回路127のMOSトランジスタ128に接続さ
れている。ここで、ビット線BLa104とビット線/BLa106
とを利用する入出力経路をａポート、ビット線BLb114と
ビット線/BLb116とを利用する入出力経路をｂポートと
呼ぶことにする。
情報がトランスファーゲート103を介してビット線BLa10
4へ伝えられ、この情報の反転情報が同じくワード線WLa
101の電位に基づき、メモリセル102よりトランスファー
ゲート105を介してビット線/BLa106へ伝えられる。ま
た、ワード線WLb111の電位に基づいてメモリセル102よ
り情報がトランスファーゲート113を介してビット線BLb
114へ伝えられ、この情報の反転情報が同じくワード線W
Lb111の電位に基づき、メモリセル102よりトランスファ
ーゲート115を介してビット線/BLb116へ伝えられる。ま
た、ビット線BLa104,ビット線/BLa106は、その電位を電
源電位に保つため、第１の電位保持手段であるビット線
負荷回路117のMOSトランジスタ118に接続され、ビット
線BLb114,ビット線/BLb116は、第２の電位保持手段であ
るビット線負荷回路127のMOSトランジスタ128に接続さ
れている。ここで、ビット線BLa104とビット線/BLa106
とを利用する入出力経路をａポート、ビット線BLb114と
ビット線/BLb116とを利用する入出力経路をｂポートと
呼ぶことにする。
ａポートのビット線負荷回路117のMOSトランジスタ11
8のゲートには、電位保持制御手段であるビット線負荷
回路130からの信号PLCa131が入力され、ｂポートのビッ
ト線負荷回路127のMOSトランジスタ128のゲートには、
電位保持制御手段であるビット線負荷制御回路130から
の信号PLCb132が入力されている。ビット線負荷回路130
には、アドレス信号群としてａポートアドレスであるAD
Ra141,bポートアドレスであるADRb142と、制御信号群と
してａポートに対するライトイネーブル信号/WEa151,b
ポートに対するライトイネーブル信号/WEb152とが入力
されている。
8のゲートには、電位保持制御手段であるビット線負荷
回路130からの信号PLCa131が入力され、ｂポートのビッ
ト線負荷回路127のMOSトランジスタ128のゲートには、
電位保持制御手段であるビット線負荷制御回路130から
の信号PLCb132が入力されている。ビット線負荷回路130
には、アドレス信号群としてａポートアドレスであるAD
Ra141,bポートアドレスであるADRb142と、制御信号群と
してａポートに対するライトイネーブル信号/WEa151,b
ポートに対するライトイネーブル信号/WEb152とが入力
されている。
２ポート用の記憶装置で、同じアドレスつまり同じセ
ルに対して、ａポートで書き込み、ｂポートで読み出し
を行う場合を説明する。まず、ビット線負荷制御回路13
0がADRa141とADRb142とが一致したことを検出する。こ
れと同時に、ａポートに対するライトイネーブル信号/W
Ea151とｂポートに対するライトイネーブル信号/WEb152
とのうちどちらか一方がロウレベルつまりアクティブで
あることを検出する。そして、ビット線負荷制御回路13
0は、信号PLCa131と信号PLCb132との両方をロウレベル
として出力し、MOSトランジスタ118とMOSトランジスタ1
28とのすべてをオフ状態にする。この結果、ｂポートの
ビット線負荷回路127によって、セルへの書き込み時間
が遅くなったり、書き込みができなくなることがない。
ｂポートのビット線負荷回路127が、セル102に対する書
き込み動作を妨げないからである。なお、一方のポート
のみを用いて書き込みのみを行う場合には、ビット線負
荷制御回路130は、書き込みポートのビット線負荷回路
のみを非動作状態にする。また、読み出しにはどのビッ
ト線負荷回路も非動作状態にする。
ルに対して、ａポートで書き込み、ｂポートで読み出し
を行う場合を説明する。まず、ビット線負荷制御回路13
0がADRa141とADRb142とが一致したことを検出する。こ
れと同時に、ａポートに対するライトイネーブル信号/W
Ea151とｂポートに対するライトイネーブル信号/WEb152
とのうちどちらか一方がロウレベルつまりアクティブで
あることを検出する。そして、ビット線負荷制御回路13
0は、信号PLCa131と信号PLCb132との両方をロウレベル
として出力し、MOSトランジスタ118とMOSトランジスタ1
28とのすべてをオフ状態にする。この結果、ｂポートの
ビット線負荷回路127によって、セルへの書き込み時間
が遅くなったり、書き込みができなくなることがない。
ｂポートのビット線負荷回路127が、セル102に対する書
き込み動作を妨げないからである。なお、一方のポート
のみを用いて書き込みのみを行う場合には、ビット線負
荷制御回路130は、書き込みポートのビット線負荷回路
のみを非動作状態にする。また、読み出しにはどのビッ
ト線負荷回路も非動作状態にする。
第２図は、本発明による２ポートメモリにおいて、ａ
ポートによる書き込みとｂポートによる読み出しとが競
合した場合のBLa104の電位,/BLa106の電位およびBLb114
の電位,/BLb116の電位の動きを説明する図である。以
下、第１図および第２図を参照して、書き込み・読み出
し競合時の各ビット線の電位の動きを説明する。なお、
時刻T0以前において、各ビット線の電位は、電源電位V
DDからビット線負荷回路のMOSトランジスタのしきい値
電圧Vth分を差し引いた値になっている。
ポートによる書き込みとｂポートによる読み出しとが競
合した場合のBLa104の電位,/BLa106の電位およびBLb114
の電位,/BLb116の電位の動きを説明する図である。以
下、第１図および第２図を参照して、書き込み・読み出
し競合時の各ビット線の電位の動きを説明する。なお、
時刻T0以前において、各ビット線の電位は、電源電位V
DDからビット線負荷回路のMOSトランジスタのしきい値
電圧Vth分を差し引いた値になっている。
第２図においても、時刻T0，T1，T2，T3における各ビ
ット線の電位の動きは、第７図における従来の２ポート
メモリの動きと同様である。
ット線の電位の動きは、第７図における従来の２ポート
メモリの動きと同様である。
しかし、書き込みが開始されてから（ライトイネーブ
ル信号/WEb152が立ち下がってから）T3において、BLa10
4の電位と/BLa106の電位とが反転し、両ポートのビット
線の電位の反転すなわち書き込みが完了するまでの時間
τｗ（T3−T1）が第７図の場合と比較して短くなってい
る。これは、T1においてライトイネーブル信号/WEb152
が立ち下がってからT2においてBLb114の電位と/BLb116
の電位とが反転するまでの時間が短くなっていること，
T2においてBLb114の電位と/BLb116の電位とが反転して
からT3においてBLa104の電位と/BLa106の電位とが反転
し、両ポートのビット線の電位の反転が完了するまでの
時間とが短くなっていることによる。
ル信号/WEb152が立ち下がってから）T3において、BLa10
4の電位と/BLa106の電位とが反転し、両ポートのビット
線の電位の反転すなわち書き込みが完了するまでの時間
τｗ（T3−T1）が第７図の場合と比較して短くなってい
る。これは、T1においてライトイネーブル信号/WEb152
が立ち下がってからT2においてBLb114の電位と/BLb116
の電位とが反転するまでの時間が短くなっていること，
T2においてBLb114の電位と/BLb116の電位とが反転して
からT3においてBLa104の電位と/BLa106の電位とが反転
し、両ポートのビット線の電位の反転が完了するまでの
時間とが短くなっていることによる。
次に、第３図に、電位保持制御手段である２ポートメ
モリ用のビット線負荷制御回路130の構成例を示す。ア
ドレスのビット数と等しい排他的論理NORゲートで基本
的に構成されたアドレス比較回路301が、ａポートのア
ドレスであるADRa141とｂポートのアドレスであるADRb1
42とを比較する。NAND回路302は、ライトイネーブル信
号/WEa151,WEb152を入力とする。NAND回路303は、アド
レス比較回路301とNAND回路302とからの２つの信号を入
力する。そして、このNAND回路303の出力が書き込み・
読み出し競合検出回路304の出力となる。AND回路305
は、書き込み・読み出し競合検出回路304と/WEa151を入
力とし、ビット線負荷制御回路130の第１の出力として
信号PLCa131を出力する。信号PLCa131は、ａポートに対
するビット線負荷回路へ入力される。また、AND回路306
は、書き込み・読み出し競合検出回路304と/WEb152を入
力とし、ビット線負荷制御回路130の第２の出力として
信号PLCb132を出力する。信号PLCb132は、ｂポートに対
するビット線負荷回路へ入力される。
モリ用のビット線負荷制御回路130の構成例を示す。ア
ドレスのビット数と等しい排他的論理NORゲートで基本
的に構成されたアドレス比較回路301が、ａポートのア
ドレスであるADRa141とｂポートのアドレスであるADRb1
42とを比較する。NAND回路302は、ライトイネーブル信
号/WEa151,WEb152を入力とする。NAND回路303は、アド
レス比較回路301とNAND回路302とからの２つの信号を入
力する。そして、このNAND回路303の出力が書き込み・
読み出し競合検出回路304の出力となる。AND回路305
は、書き込み・読み出し競合検出回路304と/WEa151を入
力とし、ビット線負荷制御回路130の第１の出力として
信号PLCa131を出力する。信号PLCa131は、ａポートに対
するビット線負荷回路へ入力される。また、AND回路306
は、書き込み・読み出し競合検出回路304と/WEb152を入
力とし、ビット線負荷制御回路130の第２の出力として
信号PLCb132を出力する。信号PLCb132は、ｂポートに対
するビット線負荷回路へ入力される。
このようなビット線負荷制御回路を用いることによ
り、同一セルに対し、ａポートによる書き込みとｂポー
トによる読み出しとが競合した場合の書き込み時間の増
大，書き込みデータと読み出しデータとの不一致を防止
することができる。
り、同一セルに対し、ａポートによる書き込みとｂポー
トによる読み出しとが競合した場合の書き込み時間の増
大，書き込みデータと読み出しデータとの不一致を防止
することができる。
第４図は、本発明の第２の実施例である３ポート用の
記憶装置の構成を示す回路図である。
記憶装置の構成を示す回路図である。
ワード線WLa401の電位に基づき、メモリセル402より
情報がトランスファーゲート403を介してビット線BLa40
4へ伝えられ、この情報の反転情報が同じくワード線WLa
401の電位に基づき、メモリセル402よりトランスファー
ゲート405を介してビット線/BLa406へ伝えられる。ま
た、ワード線WLb411の電位に基づいてメモリセル402よ
り情報がトランスファーゲート413を介してビット線BLb
414へ伝えられ、この情報の反転情報が同じくワード線W
Lb411の電位に基づき、メモリセル402よりトランスファ
ーゲート415を介してビット線/BLb416へ伝えられる。さ
らに、ワード線WLc421の電位に基づいてメモリセル402
より情報がトランスファーゲート423を介してビット線B
Lc424へ伝えられ、この情報の反転情報が同じくワード
線WLc421の電位に基づき、メモリセル402よりトランス
ファーゲート425を介してビット線/BLc426へ伝えられ
る。また、ビット線BLa404,ビット線/BLa406は、電位を
電源電位に保つため、第１の電位保持手段であるビット
線負荷回路427のMOSトランジスタ428に接続され、ビッ
ト線BLb,414,ビット線/BLb416は、第２の電位保持手段
であるビット線負荷回路437のMOSトランジスタ438に接
続され、ビット線BLc424,ビット線/BLc426は、第３の電
位保持手段であるビット線負荷回路447のMOSトランジス
タ448に接続されている。ここで、ビット線BLa404とビ
ット線/BLa406とを利用する入出力経路をａポート、ビ
ット線BLb414とビット線/BLb416とを利用する入出力経
路をｂポート、ビット線BLc424とビット線/BLc426とを
利用する入出力経路をｃポートと呼ぶことにする。
情報がトランスファーゲート403を介してビット線BLa40
4へ伝えられ、この情報の反転情報が同じくワード線WLa
401の電位に基づき、メモリセル402よりトランスファー
ゲート405を介してビット線/BLa406へ伝えられる。ま
た、ワード線WLb411の電位に基づいてメモリセル402よ
り情報がトランスファーゲート413を介してビット線BLb
414へ伝えられ、この情報の反転情報が同じくワード線W
Lb411の電位に基づき、メモリセル402よりトランスファ
ーゲート415を介してビット線/BLb416へ伝えられる。さ
らに、ワード線WLc421の電位に基づいてメモリセル402
より情報がトランスファーゲート423を介してビット線B
Lc424へ伝えられ、この情報の反転情報が同じくワード
線WLc421の電位に基づき、メモリセル402よりトランス
ファーゲート425を介してビット線/BLc426へ伝えられ
る。また、ビット線BLa404,ビット線/BLa406は、電位を
電源電位に保つため、第１の電位保持手段であるビット
線負荷回路427のMOSトランジスタ428に接続され、ビッ
ト線BLb,414,ビット線/BLb416は、第２の電位保持手段
であるビット線負荷回路437のMOSトランジスタ438に接
続され、ビット線BLc424,ビット線/BLc426は、第３の電
位保持手段であるビット線負荷回路447のMOSトランジス
タ448に接続されている。ここで、ビット線BLa404とビ
ット線/BLa406とを利用する入出力経路をａポート、ビ
ット線BLb414とビット線/BLb416とを利用する入出力経
路をｂポート、ビット線BLc424とビット線/BLc426とを
利用する入出力経路をｃポートと呼ぶことにする。
ａポートのビット線負荷回路427のMOSトランジスタ42
8のゲートには、電位保持制御手段であるビット線負荷
制御回路450からの信号PLCa451が入力され、ｂポートの
ビット線負荷回路437のMOSトランジスタ438のゲートに
は、電位保持制御手段であるビット線負荷制御回路450
からの信号PLCb452が入力され、ｃポートのビット線負
荷回路447のMOSトランジスタ448のゲートには、電位保
持制御手段であるビット線負荷制御回路450からの信号P
LCc453が入力されている。ビット線負荷制御回路450に
は、アドレス信号群としてａポートアドレスであるADRa
461,bポートアドレスであるADRb462,cポートアドレスで
あるADRc463と、制御信号群としてａポートに対するラ
イトイネーブル信号/WEa471,bポートに対するライトイ
ネーブル信号/WEb472,cポートに対するライトイネーブ
ル信号/WEc473が入力されている。
8のゲートには、電位保持制御手段であるビット線負荷
制御回路450からの信号PLCa451が入力され、ｂポートの
ビット線負荷回路437のMOSトランジスタ438のゲートに
は、電位保持制御手段であるビット線負荷制御回路450
からの信号PLCb452が入力され、ｃポートのビット線負
荷回路447のMOSトランジスタ448のゲートには、電位保
持制御手段であるビット線負荷制御回路450からの信号P
LCc453が入力されている。ビット線負荷制御回路450に
は、アドレス信号群としてａポートアドレスであるADRa
461,bポートアドレスであるADRb462,cポートアドレスで
あるADRc463と、制御信号群としてａポートに対するラ
イトイネーブル信号/WEa471,bポートに対するライトイ
ネーブル信号/WEb472,cポートに対するライトイネーブ
ル信号/WEc473が入力されている。
第５図に、電位保持制御手段である３ポートメモリ用
のビット線負荷制御回路450の構成例を示す。アドレス
のビット線と等しい排他的論理NORゲートで基本的に構
成されたアドレス比較回路501が、アドレスADRa461とア
ドレスADRb462とアドレスADRc463とを比較する。そし
て、このアドレス比較回路501は、ADRa461とADRb462と
が一致した場合には“1"の一致信号511を、ADRb462とAD
Rc463とが一致した場合には“1"の一致信号512を、ADRc
463とADRb461とが一致した場合には“1"の一致信号513
を出力する。NAND回路群520は、ライトイネーブル信号/
WEa471,/WEb472,/WEc473と一致信号511,512,513とを入
力する。AND回路531は、NAND回路群520からの信号とラ
イトイネーブル信号/WEa471とを入力とし、ビット線負
荷制御回路450の第１の出力として信号PLCa451を出力す
る。信号PLCa451は、ａポートに対するビット線負荷回
路へ入力される。AND回路532は、NAND回路群520からの
信号とライトイネーブル信号/WEb472とを入力とし、ビ
ット線負荷制御回路450の第２の出力として信号PLCb452
を出力する。信号PLCb452は、ｂポートに対するビット
線負荷回路へ入力される。AND回路533は、NAND回路群52
0からの信号とライトイネーブル信号/WEc473とを入力と
し、ビット線負荷制御回路450の第３の出力として信号P
LCc453を出力する。信号PLCc453は、ｃポートに対する
ビット線負荷回路へ入力される。
のビット線負荷制御回路450の構成例を示す。アドレス
のビット線と等しい排他的論理NORゲートで基本的に構
成されたアドレス比較回路501が、アドレスADRa461とア
ドレスADRb462とアドレスADRc463とを比較する。そし
て、このアドレス比較回路501は、ADRa461とADRb462と
が一致した場合には“1"の一致信号511を、ADRb462とAD
Rc463とが一致した場合には“1"の一致信号512を、ADRc
463とADRb461とが一致した場合には“1"の一致信号513
を出力する。NAND回路群520は、ライトイネーブル信号/
WEa471,/WEb472,/WEc473と一致信号511,512,513とを入
力する。AND回路531は、NAND回路群520からの信号とラ
イトイネーブル信号/WEa471とを入力とし、ビット線負
荷制御回路450の第１の出力として信号PLCa451を出力す
る。信号PLCa451は、ａポートに対するビット線負荷回
路へ入力される。AND回路532は、NAND回路群520からの
信号とライトイネーブル信号/WEb472とを入力とし、ビ
ット線負荷制御回路450の第２の出力として信号PLCb452
を出力する。信号PLCb452は、ｂポートに対するビット
線負荷回路へ入力される。AND回路533は、NAND回路群52
0からの信号とライトイネーブル信号/WEc473とを入力と
し、ビット線負荷制御回路450の第３の出力として信号P
LCc453を出力する。信号PLCc453は、ｃポートに対する
ビット線負荷回路へ入力される。
このように、ビット線負荷制御回路を用いることによ
り、同一セルに対し、２つ以上のポートによる書き込み
と読み出しとが競合した場合に、ビット線負荷回路など
の電位保持手段の動作を停止することで、書き込み時間
の増大，書き込みデータと読み出しデータとの不一致を
防止することができる。
り、同一セルに対し、２つ以上のポートによる書き込み
と読み出しとが競合した場合に、ビット線負荷回路など
の電位保持手段の動作を停止することで、書き込み時間
の増大，書き込みデータと読み出しデータとの不一致を
防止することができる。
また、ビット線負荷制御回路を付加するだけで、同一
セルに対し、２つ以上のポートによる書き込みと読み出
しとが競合することを禁止したり、書き込みデータをメ
モリセルを介さずに読み出しポートのビット線もしくは
センスアンプへ出力するという複雑な制御を必要としな
い。
セルに対し、２つ以上のポートによる書き込みと読み出
しとが競合することを禁止したり、書き込みデータをメ
モリセルを介さずに読み出しポートのビット線もしくは
センスアンプへ出力するという複雑な制御を必要としな
い。
なお、上記の実施例においては、２ポートメモリ,3ポ
ートメモリについて説明したが、ポート数はこれらに限
られるものではない。マルチポートメモリではポート数
が４ポート,6ポートと多くなればなるほど書き込みデー
タと読み出しデータとの一貫性に問題があり、より多数
のポートを有するメモリに本発明を適用するとより有効
である。
ートメモリについて説明したが、ポート数はこれらに限
られるものではない。マルチポートメモリではポート数
が４ポート,6ポートと多くなればなるほど書き込みデー
タと読み出しデータとの一貫性に問題があり、より多数
のポートを有するメモリに本発明を適用するとより有効
である。
［発明の効果］ 以上、説明したように、本発明によるメモリセルにお
いては、マルチポート方式におけるデータの書き込み動
作・読み出し動作を確実に、かつ高速に行うことが可能
となる。
いては、マルチポート方式におけるデータの書き込み動
作・読み出し動作を確実に、かつ高速に行うことが可能
となる。
第１図は、本発明の第１の実施例である２ポート用の記
憶装置の構成を示す回路図、第２図は、本発明に係る２
ポートメモリセルにおける各ビット線の電位の動きを説
明するための図、第３図は、２ポートメモリ用のビット
線負荷制御回路を説明する論理図、第４図は、本発明の
第２の実施例である３ポート用の記憶装置の構成を示す
回路図、第５図は、３ポートメモリ用のビット線負荷制
御回路を説明する論理図、第６図は、従来の２ポート用
の記憶装置の構成を示す回路図、第７図は、従来の２ポ
ートメモリセルにおける各ビット線の電位の動きを説明
するための図である。 101…ワード線WLa、102…メモリセル、103,105,113,115
…トランスファーゲート、104…ビット線BLa、106…ビ
ット線/BLa、111…ワード線WLb、114…ビット線BLb、11
6…ビット線/BLb、117,127…ビット線負荷回路、130…
ビット線負荷制御回路、131…信号PLCa、132…信号PLC
b、141…ADRa、142…ADRb、151…ライトイネーブル信号
/WEa、152…ライトイネーブル信号/WEb。
憶装置の構成を示す回路図、第２図は、本発明に係る２
ポートメモリセルにおける各ビット線の電位の動きを説
明するための図、第３図は、２ポートメモリ用のビット
線負荷制御回路を説明する論理図、第４図は、本発明の
第２の実施例である３ポート用の記憶装置の構成を示す
回路図、第５図は、３ポートメモリ用のビット線負荷制
御回路を説明する論理図、第６図は、従来の２ポート用
の記憶装置の構成を示す回路図、第７図は、従来の２ポ
ートメモリセルにおける各ビット線の電位の動きを説明
するための図である。 101…ワード線WLa、102…メモリセル、103,105,113,115
…トランスファーゲート、104…ビット線BLa、106…ビ
ット線/BLa、111…ワード線WLb、114…ビット線BLb、11
6…ビット線/BLb、117,127…ビット線負荷回路、130…
ビット線負荷制御回路、131…信号PLCa、132…信号PLC
b、141…ADRa、142…ADRb、151…ライトイネーブル信号
/WEa、152…ライトイネーブル信号/WEb。
Claims (1)
- 【請求項１】スタティックに情報を記憶するためのメモ
リセルと、 第１のワード線の電位に基づいて、前記情報を前記メモ
リセルから第１のビット線に伝えるあるいは前記情報を
前記第１のビット線から前記メモリセルに伝える第１の
トランスファーゲートを有する第１のポートと、 第２のワード線の電位に基づいて、前記情報を前記メモ
リセルから第２のビット線に伝える第２のトランスファ
ーゲートを有する第２のポートと、 前記第１のビット線に接続され、この第１のビット線に
電源電位を伝える第１のビット線負荷回路と、 前記第２のビット線に接続され、この第２のビット線に
電源電位を伝える第２のビット線負荷回路と、 前記メモリセルに対して、前記第１のポートを介したア
クセスと前記第２のポートを介したアクセスとが競合し
たことを検出する競合検出回路と、 前記第１のポートを介した前記メモリセルに対する書き
込みと前記第２のポートを介した前記メモリセルからの
読み出しとが競合した場合、前記競合検出回路の検出結
果に応じて、前記第１のビット線負荷回路と前記第２の
ビット線負荷回路とを非導通状態とする制御回路と、を
有すること特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166615A JPH0821237B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体記憶装置 |
| US07/834,231 US5287323A (en) | 1990-06-27 | 1991-06-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2166615A JPH0821237B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0460992A JPH0460992A (ja) | 1992-02-26 |
| JPH0821237B2 true JPH0821237B2 (ja) | 1996-03-04 |
Family
ID=15834595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2166615A Expired - Fee Related JPH0821237B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287323A (ja) |
| JP (1) | JPH0821237B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334138A (ja) * | 1993-03-26 | 1994-12-02 | Sony Corp | 半導体記憶装置 |
| US5710742A (en) * | 1995-05-12 | 1998-01-20 | International Business Machines Corporation | High density two port SRAM cell for low voltage CMOS applications |
| US5629901A (en) * | 1995-12-05 | 1997-05-13 | International Business Machines Corporation | Multi write port register |
| TW522546B (en) * | 2000-12-06 | 2003-03-01 | Mitsubishi Electric Corp | Semiconductor memory |
| US6999372B2 (en) * | 2003-03-18 | 2006-02-14 | Sun Microsystems, Inc. | Multi-ported memory cell |
| US6885610B2 (en) * | 2003-04-11 | 2005-04-26 | Sun Microsystems, Inc. | Programmable delay for self-timed-margin |
| JP5809572B2 (ja) * | 2012-01-30 | 2015-11-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9281024B2 (en) * | 2014-04-17 | 2016-03-08 | International Business Machines Corporation | Write/read priority blocking scheme using parallel static address decode path |
| US9565325B1 (en) * | 2015-07-24 | 2017-02-07 | Kabushiki Kaisha Toshiba | Image forming apparatus |
| CN106598548A (zh) * | 2016-11-16 | 2017-04-26 | 盛科网络（苏州）有限公司 | 存储单元读写冲突的解决方法及装置 |
| KR20210151948A (ko) * | 2019-05-03 | 2021-12-14 | 마이크로칩 테크놀로지 인코포레이티드 | 유선 로컬 영역 네트워크에서의 충돌 에뮬레이팅 및 관련 시스템, 방법, 및 디바이스 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103583A (ja) * | 1983-11-10 | 1985-06-07 | Nec Corp | スタテイツクｒａｍ回路 |
| JPS6154096A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 半導体記憶装置 |
| US4764899A (en) * | 1986-02-07 | 1988-08-16 | Advanced Micro Devices, Inc. | Writing speed in multi-port static rams |
| JP2615088B2 (ja) * | 1987-11-06 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01178193A (ja) * | 1988-01-07 | 1989-07-14 | Toshiba Corp | 半導体記憶装置 |
| JP2613257B2 (ja) * | 1988-05-24 | 1997-05-21 | 株式会社日立製作所 | 多ポートｒａｍ |
| JPH01285088A (ja) * | 1988-05-10 | 1989-11-16 | Nec Corp | 半導体記憶装置 |
| JPH03108188A (ja) * | 1989-09-20 | 1991-05-08 | Fujitsu Ltd | 半導体記憶装置 |
-
1990
- 1990-06-27 JP JP2166615A patent/JPH0821237B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-26 US US07/834,231 patent/US5287323A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460992A (ja) | 1992-02-26 |
| US5287323A (en) | 1994-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |