JP2017103494A - 半導体装置 - Google Patents

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Abstract

【課題】回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体装置を得る。【解決手段】ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１によるインバータＩ１（出力部が記憶端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２によるインバータＩ２（出力部が記憶端子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジスタＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続される。記憶端子Ｎａに一方電極が接続されるＮＭＯＳトランジスタＮ１及びＮ３はＰウエル領域ＰＷ０及びＰＷ１に分けて形成されるともに、記憶端子Ｎｂに一方電極が接続されるＮＭＯＳトランジスタＮ２及びＮ４はＰウエル領域ＰＷ１及びＰＷ０に分けて形成される。Ｐウエル領域ＰＷ０及びＰＷ１はＮウエル領域ＮＷを挟んで各々反対側に形成される。【選択図】図４

Description

この発明は半導体装置に関し、特にＭＯＳスタティックＲＡＭのソフトエラー耐性の向上を図ったメモリセル構造に関するものである。
メモリセルの微細化に伴い、パッケージから放出されるα線や宇宙からの中性子線により発生された電子に起因して記憶ノードで保持されているデータを反転させてしまうというソフトエラーの問題が顕在化してくる。特に電源電圧が低下するにつれて、その誤動作は顕著に現れてくる。ソフトエラーの低減を目的に様々な試みがなされている。
図３７は、例えば特許文献１に開示されたＳＲＡＭメモリセルと等価な構造を示す回路図である。同図に示すように、メモリセル１００をＰＭＯＳトランジスタＰＴ１，ＰＴ２及びＮＭＯＳトランジスタＮＴ５〜ＮＴ８，ＮＴ１１，ＮＴ１２，ＮＴ２１，ＮＴ２２から構成される。
ＰＭＯＳトランジスタＰＴ１，ＰＴ２のソースは共通に電源電圧Ｖccに接続され、ＰＭＯＳトランジスタＰＴ１のドレインはノード１０１を介してＰＭＯＳトランジスタＰＴ２のゲート及びＮＭＯＳトランジスタＴ２１，ＮＴ２２のゲートに接続され、ＰＭＯＳトランジスタＰＴ２のドレインはノード１１１を介してＰＭＯＳトランジスタＰＴ１のゲート及びＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに接続される。
ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のソースは共に接地（ＧＮＤ）され、ＮＭＯＳトランジスタＮＴ１１のドレインはノード１０１を介してＰＭＯＳトランジスタＰＴ１のドレインに接続され、ＮＭＯＳトランジスタＮＴ１２のドレインはノード１０１及び１０２を介してＰＭＯＳトランジスタＰＴ１のドレインに接続される。
ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２のソースは共に接地され、ＮＭＯＳトランジスタＮＴ２１のドレインはノード１１１を介してＰＭＯＳトランジスタＰＴ２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のドレインはノード１１１及び１１２を介してＰＭＯＳトランジスタＰＴ２のドレインに接続される。
ＮＭＯＳトランジスタＮＴ５はビット線ＢＬ５０，ノード１０１間に介挿され、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ６はビット線ＢＬ６０，ノード１０１間に介挿され、ゲートがワード線ＷＬ６０に接続される。ＮＭＯＳトランジスタＮＴ７はビット線ＢＬ５１，ノード１１１間に介挿され、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ８はビット線ＢＬ６１，ノード１１１間に介挿され、ゲートがワード線ＷＬ６０に接続される。
このような構成において、ビット線対ＢＬ５０，ＢＬ５１あるいはビット線対ＢＬ６０，ＢＬ６１より得られるデータを、ワード線ＷＬ５０あるいはワード線ＷＬ６０を活性状態にして、ＮＭＯＳトランジスタＮＴ５，ＮＴ６あるいはＮＭＯＳトランジスタＮＴ６，ＮＴ８をオン状態させることにより、記憶ノードであるノード１０１及びノード１１１にアクセスすることができる。
上記構成では、通常、１つのＮＭＯＳトランジスタで構成するＮＭＯＳドライバトランジスタを、２つのＮＭＯＳトランジスタ（ＮＴ１１とＮＴ１２とに分けるとともにＮＴ２１とＮＴ２２とに分ける）に分けている。
そして、ＰＭＯＳトランジスタＰＴ１（ＰＴ２）のドレインである記憶ノードをノード１０１（１１１）とノード１０２（１１２）とに分割すべく、ＮＭＯＳトランジスタＮＴ１１（ＮＴ２１）とＮＭＯＳトランジスタＮＴ１２（ＮＴ２２）とを、ＰＭＯＳトランジスタＰＴ１が形成されるＮウエル領域を挟んで互いに反対側に形成している。
したがって、上記Ｎウエル領域は、その片側に衝突するエネルギー粒子によって生成された電子またはホールが、上記Ｎウエル領域の反対側の空乏領域に影響を及ぼすことを防ぐことにより、ソフトエラーの発生率を低下させることができる。
特許第２５８９９４９号公報
しかしながら、上記ＳＲＡＭメモリセルにおいてもソフトエラー低減が十分とではなく、また、本来１個で構成可能なドライバトランジスタを２個で構成しているため回路構成が複雑化するという問題点があった。
この発明は上記問題点を解決するためになされたもので、回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体装置を得ることを目的とする。
この発明における半導体装置の一態様は、互いに交叉接続された第１及び第２のインバータを含むメモリセルを有し、第１の導電型が第１種、第２の導電型が第２種でそれぞれ定義され、前記第１のインバータは第１の第１種電界効果トランジスタ及び第１の第２種電界効果トランジスタからなり、前記第２のインバータは第２の第１種電界効果トランジスタ及び第２の第２種電界効果トランジスタからなり、前記第１のインバータの出力部は前記第１の第１種電界効果トランジスタの一方電極と前記第１の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第１の第１種電界効果トランジスタの制御電極と前記第１の第２種電界効果トランジスタの制御電極との接続部を含み、前記第２のインバータの出力部は前記第２の第１種電界効果トランジスタの一方電極と前記第２の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第２の第１種電界効果トランジスタの制御電極と前記第２の第２種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第１のインバータの出力部及び前記第２のインバータの入力部に電気的に接続される第１の記憶端子に一方電極が接続され、第１のビット線に他方電極が接続され、制御電極にワード線が接続される、第３の第１種電界効果トランジスタと、前記第２のインバータの出力部及び前記第１のインバータの入力部に電気的に接続される第２の記憶端子に一方電極が接続され、第２のビット線に他方電極が接続され、制御電極にワード線が接続される、第４の第１種電界効果トランジスタとをさらに含み、前記第１及び第２の第１種電界効果トランジスタを、互いに独立した第１及び第２の第２種ウエル領域にそれぞれ形成し、前記第３及び第４の第１種電界効果トランジスタを前記第２及び第１の第２種ウエル領域にそれぞれ形成している。
以上説明したように、この発明における半導体装置の一態様は、第１の記憶端子に一方電極が接続される第１及び第３の第１種電界効果トランジスタを第１及び第２の第２種ウエル領域にそれぞれ分けて形成し、第２の記憶端子に一方電極が接続される第２及び第４の第１種電界効果トランジスタを第２及び第１の第２種ウエル領域にそれぞれ分けて形成している。
したがって、α線や中性子線によって発生した電子が、第１及び第２の第２種ウエル領域のうち一方の第２種ウエル領域に形成した第１〜第４の第１種電界効果トランジスタの一方電極領域に収集された場合に、第１種ウエル領域が介在することにより上記電子の発生による影響が防止される他方の第２種ウエル領域に形成した第１〜第４の第１種電界効果トランジスタの一方電極領域から放出される。例えば、第１の第２種ウエル領域内の第１の第１種電界効果トランジスタの一方電極領域に収集された電子は第１の記憶端子を介して第２の第２種ウエル領域内の第３の第１種電界効果トランジスタの一方電極領域から放出され、第２の第２種ウエル領域内の第２の第１種電界効果トランジスタの一方電極領域に収集された電子は第２の記憶端子を介して第１の第２種ウエル領域内の第４の第１種電界効果トランジスタの一方電極領域から放出される。
このような動作により、第１及び第２の記憶端子の保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなり、その結果、ソフトエラー耐性が向上するという効果を奏する。
加えて、第１及び第２のインバータはそれぞれ第１種及び第２種電界効果トランジスタ一つずつの組で構成されているため、相補型の構成では必要最小限の回路構成で実現できる。
この発明に実施の形態１であるＳＲＡＭのメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図１の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態１のメモリセルの等価回路を示す回路図である。 実施の形態２のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図５の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 隣接するメモリセル間における第１アルミ配線層下のレイアウト構成を平面視した説明図である。 実施の形態３のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図８の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 実施の形態３のメモリセルの等価回路を示す回路図である。 実施の形態４のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図１１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 実施の形態５のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図１３の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態５のメモリセルの等価回路を示す回路図である。 実施の形態６のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図１６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図１６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態７のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図１９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図１９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態８のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図２２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図２２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態８のメモリセルの等価回路を示す回路図である。 実施の形態９のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図２６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図２６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態１０のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図２９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図２９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態１１のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図３２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。 主として図３２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 実施の形態のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。 主として図３５の第２アルミ配線層上のレイアウト構成を平面視した説明図である。 従来のＳＲＡＭメモリセルを示す回路図である。
＜実施の形態１＞
図１〜図４はこの発明の実施の形態１であるＳＲＡＭのメモリセル構造を示す図である。図１は全層におけるレイアウト構成を平面視した説明図である。図２は主として図１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３は主として図１の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２，図３で示した符号の一部を図１では省略している場合がある。
また、図４は図１〜図３で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態１のＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタＮ１〜Ｎ４及びＰＭＯＳトランジスタＰ１，Ｐ２から構成される。
ドライバトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ１とアクセストランジスタであるＮＭＯＳトランジスタＮ４とはＰウエル領域ＰＷ０内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ２とアクセストランジスタであるＮＭＯＳトランジスタＮ３とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１により第１のＣＭＯＳインバータＩ１を構成する。すなわち、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートは共通に記憶端子Ｎｂに接続され、ドレインは共通に記憶端子Ｎａに接続される。そして、ＰＭＯＳトランジスタＰ１のソースは電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ１のソースは接地（ＧＮＤ）される。
ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２により第２のＣＭＯＳインバータＩ２を構成する。すなわち、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートは共通に記憶端子Ｎａに接続され、ドレインは共通に記憶端子Ｎｂに接続される。そして、ＰＭＯＳトランジスタＰ２のソースは電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ２のソースは接地される。
このように、インバータＩ１の出力部及びインバータＩ２の入力部が記憶端子Ｎａに電気的に接続され、インバータＩ１の入力部及びインバータＩ２の出力部が記憶端子Ｎｂに電気的に接続されることにより、ＣＭＯＳインバータＩ１，Ｉ２が互いに交叉接続され、記憶端子Ｎａ及び記憶端子Ｎｂに互いに反転した論理レベルの情報を記憶することができる。
ＮＭＯＳトランジスタＮ３はビット線ＢＬＡ，記憶端子Ｎａ間に介挿され、ゲートがワード線ＷＬに接続される。ＮＭＯＳトランジスタＮ４はビット線ＢＬＢ，記憶端子Ｎｂ間に介挿されゲートがワード線ＷＬに接続される。
このような構成において、ビット線ＢＬＡあるいはビット線ＢＬＢより得られるデータを、ワード線ＷＬを活性状態にして、ＮＭＯＳトランジスタＮ３，Ｎ４をオン状態させることにより、記憶端子Ｎａ及び記憶端子Ｎｂに対するアクセス（読み出しあるいは書き込み）が可能となる。
以下、図１〜図３を参照して、実施の形態１のメモリセル構造について述べる。
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ４によってＮＭＯＳトランジスタＮ４を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ３によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。
上記した拡散領域ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１，ＦＬ２１０，ＦＬ２１１，ＦＬ２２０，ＦＬ２２１，ＦＬ２３０，ＦＬ２３１，ＦＬ２４０，ＦＬ２４１は不純物を注入，拡散することにより得られる。
拡散領域ＦＬ２１０上のグランド配線ＬＧ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０と電気的に接続され、拡散領域ＦＬ２１１上から拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１１は、各拡散領域ＦＬ２１１，ＦＬ１１１，及びＦＬ２３１それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１１はポリシリコン配線ＰＬ２の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２に電気的に接続される。このアルミ配線ＡＬ１１は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
なお、拡散コンタクトホール１Ｃは拡散領域と第１層（アルミ）配線とのコンタクトホールを意味し、ゲートコンタクトホールＧＣはポリシリコン配線と第１層配線とのコンタクトホールを意味する。
ポリシリコン配線ＰＬ４はゲートコンタクトホールＧＣを介して、ワード線ＷＬ１（第１層アルミ配線）に電気的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４１と電気的に接続される。
拡散領域ＦＬ２４０上から拡散領域ＦＬ１２０上及び拡散領域ＦＬ２２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１２は、各拡散領域ＦＬ２４０，ＦＬ１２０，及びＦＬ２２０それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１２はポリシリコン配線ＰＬ１の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１に電気的に接続される。このアルミ配線ＡＬ１２は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
拡散領域ＦＬ１１０上の電源配線ＬＶ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１と電気的に接続される。
拡散領域ＦＬ２３０上のビット線ＢＬＡ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気的に接続され、ポリシリコン配線ＰＬ３上のワード線ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３と電気的に接続される。拡散領域ＦＬ２２１上のグランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１と電気的に接続される。
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２（第２層アルミ配線（２ＡＬ））と電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３（第３層アルミ配線（３ＡＬ））と電気的に接続される。
ワード線ＷＬ１はビアホール１Ｔを介してワード線ＷＬ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬ２はビアホール２Ｔを介してワード線ＷＬ３（第３層アルミ配線）と電気的に接続される。これらワード線ＷＬ１〜ワード線ＷＬ３によって図４のワード線ＷＬを構成する。
なお、ビアホール１Ｔは第１層配線，第２層（アルミ）配線間の接続用、ビアホール２Ｔは第２層配線，第３層（アルミ）配線間の接続用のビアホールを意味する。
ワード線ＷＬ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬ３を挟んで２本形成される。
ビット線ＢＬＡ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＡ１（図３では図示せず）と電気的に接続され、ビット線ＢＬＢ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＢ１（図３では図示せず）と電気的に接続される。電源配線ＬＶ２（第２層アルミ配線）はビアホール１Ｔを介して電源配線ＬＶ１（図３では図示せず）と電気的に接続される。これらビット線ＢＬＡ１，ＢＬＡ２及びＢＬＢ１，ＢＬＢ２によってそれぞれ図４のビット線ＢＬＡ及びＢＬＢを構成する。
ビット線ＢＬＡ２，ＢＬＢ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
このように、実施の形態１のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２、Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２１１及びＮ+拡散領域ＦＬ２３１をそれぞれ異なるＰウエル領域ＰＷ０及びＰＷ１内に分けて形成するとともに、記憶端子Ｎｂに電気的に接続されるＮ+拡散領域ＦＬ２４０及びＮ+拡散領域ＦＬ２２０をそれぞれ異なるＰウエル領域ＰＷ０及びＰＷ１内に分けて形成することができる。
その結果、α線や中性子線によって発生した電子が、Ｐウエル領域ＰＷ０，ＰＷ１のうち一方のＰウエル領域に形成したＮ+拡散領域に収集された場合に、Ｎウエル領域ＮＷが介在することにより上記電子の発生による影響が防止される他方のＰウエル領域に形成したＮ+拡散領域から放出される。例えば、Ｐウエル領域ＰＷ０の拡散領域ＦＬ２１１に収集された電子は記憶端子Ｎａを介してＰウエル領域ＰＷ１の拡散領域ＦＬ２３１から放出され、Ｐウエル領域ＰＷ１の拡散領域ＦＬ２２０に収集された電子は記憶端子Ｎｂを介してＰウエル領域ＰＷ０の拡散領域ＦＬ２４０から放出される。
このような動作により、記憶端子Ｎａ，Ｎｂの保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果がある（第１の効果）。
また、Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とをビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離形成することより、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビット線ＢＬＡ，ＢＬＢの配線長に何ら影響を与えない。したがって、Ｐウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配線長が長くなることはなく、良好なアクセスタイムを維持することができる（第２の効果）。
また、ＮＭＯＳトランジスタＮ１，Ｎ２及びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されるため、実施の形態１のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（第３の効果）。
また、ポリシリコン配線ＰＬ１〜ＰＬ４を同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ１，ＰＬ３（ＮＭＯＳトランジスタＮ１，Ｎ３、ＰＭＯＳトランジスタＰ１）、ポリシリコン配線ＰＬ２，ＰＬ４（ＮＭＯＳトランジスタＮ２，Ｎ４、ＰＭＯＳトランジスタＰ２）をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（第４の効果）。
加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４において、ドレインとなる領域（記憶端子Ｎａあるいは記憶端子Ｎｂに電気的に接続される領域）を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（第５の効果）。
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成することにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（第６の効果）。
＜実施の形態２＞
図５及び図６はこの発明の実施の形態２であるＳＲＡＭのメモリセル構造を示す図である。図５は全層におけるレイアウト構成を平面視した説明図である。図６は主として図５の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図５の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、実施の形態２の等価回路を示す回路図は図４と同様である。また、図６，図３で示した符号の一部を図５では省略している場合がある。
これらの図に示すように、ＮＭＯＳトランジスタＮ１用の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ１を上記Ｎ+拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線ＰＬ１の外側に比較的広い拡散領域ＦＬ２１２、内側に比較的狭い拡散領域ＦＬ２１３を形成している。そして、拡散領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１によってＮＭＯＳトランジスタＮ１を構成している。
同様にして、ＮＭＯＳトランジスタＮ２用の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ２を上記Ｎ+拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線ＰＬ２の外側に比較的広い拡散領域ＦＬ２１３、内側に比較的狭い拡散領域ＦＬ２２２を形成している。そして、拡散領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ２によってＮＭＯＳトランジスタＮ２を構成している。
拡散領域ＦＬ２１２上のグランド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１２と電気的に接続され、拡散領域ＦＬ２１３上のアルミ配線ＡＬ１１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１３と電気的に接続される。
同様にして、拡散領域ＦＬ２２３上のグランド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２３と電気的に接続され、拡散領域ＦＬ２２２上のアルミ配線ＡＬ１２は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２２と電気的に接続される。他のレイアウト構成は実施の形態１と同様であるため、説明を省略する。
実施の形態２は以上のようにレイアウト構成することにより、実施の形態１の第１，第２，第５及び第６の効果に加え以下の効果を奏する。
ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大きくできる。その結果、ビット線ＢＬＡ，ＢＬＢのキャリアの引き抜きを速く行うことにより動作の高速化が図れる。
加えて、ドライバトランジスタであるＮＭＯＳトランジスタＮ１，Ｎ２のアクセストランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４に対するゲート幅Ｗの比を大きくとれるのでメモリセルの安定性も向上する。
図７は隣接するセル間のレイアウト構成を平面した説明図である。なお、図７は図６と同様、主として図５の第１アルミ配線層下のレイアウト構成を示している。
図７ではメモリセルＭＣ１のＮウエル領域ＮＷ及びＰウエル領域ＰＷ０と、メモリセルＭＣ２のＮウエル領域ＮＷ及びＰウエル領域ＰＷ０とを示している。
この際、ＮＭＯＳトランジスタＮ１，Ｎ２はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されている（実施の形態１の第３の効果に相当）。このため、図７に示すように、隣接するメモリセルＭＣ１，ＭＣ２間においてドライバトランジスタであるＮＭＯＳトランジスタＮ１（Ｎ２）同士を、拡散領域ＦＬ２１２、ワード線ＷＬ１、グランド配線ＬＧ１、拡散コンタクトホール１Ｃ及びゲートコンタクトホールＧＣそれぞれの少なくとも一部を共有させることにより集積度を向上させながら、互いに隣接して線対称に形成することができ、ＮＭＯＳトランジスタＮ１及びＮ２のゲート幅Ｗを大きくすることができる。
このように、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートとなるポリシリコン配線ＰＬ１，ＰＬ２を曲げて形成したことによる面積の増加はほとんどなく、実施の形態１と同等な高密度なメモリセル構造を得ることができる。
また、ＮＭＯＳトランジスタＮ１，Ｎ３、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ２，Ｎ４、ＰＭＯＳトランジスタＰ２をそれぞれほぼ一直線上に形成することにより、集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
＜実施の形態３＞
図８〜図１０はこの発明の実施の形態３であるＳＲＡＭのメモリセル構造を示す図である。図８は全層におけるレイアウト構成を平面視した説明図である。図９は主として図８の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図８の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、図９，図３で示した符号の一部を図８では省略している場合がある。
図１０は図８，図９，図３で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートと記憶端子Ｎｂとの間に抵抗Ｒ１が介挿され、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートと記憶端子Ｎａとの間に抵抗Ｒ２が介挿される。他の構成は図４で示した実施の形態１と同様であるため説明を省略する。
以下、図８，図９及び図３を参照して、実施の形態３のメモリセル構造について述べる。
これらの図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとなるポリシリコン配線ＰＬ１３（実施の形態１のポリシリコン配線ＰＬ１に相当）が抵抗Ｒ１となる高抵抗金属配線Ｍ００に電気的に接続され、この高抵抗金属配線Ｍ００がビアホール０Ｔを介して記憶端子Ｎｂであるアルミ配線ＡＬ１２と電気的に接続される。ビアホール０Ｔはポリシリコン配線と同一層に形成された高抵抗金属配線Ｍ００と第１層配線との接続用のビアホールを意味する。
同様にして、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコン配線ＰＬ１４（実施の形態１のポリシリコン配線ＰＬ２に相当）が抵抗Ｒ２となる高抵抗金属配線Ｍ０１に電気的に接続され、この高抵抗金属配線Ｍ０１がビアホール０Ｔを介して記憶端子Ｎａであるアルミ配線ＡＬ１１と電気的に接続される。
なお、高抵抗金属配線Ｍ００，Ｍ０１の形成材料としては例えばタングステン等のＣｏＳｉ2（コバルトシリサイド）より抵抗率が高い材料が挙げられる。また、他の構成は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。
実施の形態３は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
実施の形態３のメモリセルは、抵抗Ｒ１，Ｒ２を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。
＜実施の形態４＞
図１１及び図１２はこの発明の実施の形態４であるＳＲＡＭのメモリセル構造を示す図である。図１１は全層におけるレイアウト構成を平面視した説明図である。図１２は主として図１１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図１１の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、図１２，図３で示した符号の一部を図１１では省略している場合がある。また、実施の形態４のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態３で示した図１０と同様である。
以下、図１１，図１２及び図３を参照して、実施の形態４のメモリセル構造について述べる。
これらの図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとなるポリシリコン配線ＰＬ１３，ＰＬ１７（実施の形態１のポリシリコン配線ＰＬ１に相当）のうち、抵抗Ｒ１となるポリシリコン配線ＰＬ１７はポリシリコン配線ＰＬ１３に比べ高抵抗な材料で形成される。例えば、ポリシリコン配線ＰＬ１３をＣｏＳｉ2で形成した場合、ポリシリコン配線ＰＬ１７をＣｏＳｉ2より抵抗率が高い形成材料を用いて形成する。
そして、ポリシリコン配線ＰＬ１７がゲートコンタクトホールＧＣを介して記憶端子Ｎｂであるアルミ配線ＡＬ１２と電気的に接続される。
同様にして、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコン配線ＰＬ１４，ＰＬ１８（実施の形態１のポリシリコン配線ＰＬ２に相当）のうち、抵抗Ｒ２となるポリシリコン配線ＰＬ１８はポリシリコン配線ＰＬ１４に比べ高抵抗な材料で形成され、ポリシリコン配線ＰＬ１８がゲートコンタクトホールＧＣを介して記憶端子Ｎａであるアルミ配線ＡＬ１１と電気的に接続される。他の構成は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。
実施の形態４は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
実施の形態４のメモリセルは、抵抗Ｒ１，Ｒ２を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。
＜実施の形態５＞
図１３〜図１５はこの発明の実施の形態５であるＳＲＡＭのメモリセル構造を示す図である。図１３は全層におけるレイアウト構成を平面視した説明図である。図１４は主として図１３の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図１３の第１アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図２（ワード線ＷＬ２がワード線ＷＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であり、図１４，図２で示した符号の一部を図１３では省略している場合がある。
図１５は図１３，図１４，図２で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＮ３のゲートにはワード線ＷＬＡが接続され、ＮＭＯＳトランジスタＮ４のゲートにはワード線ＷＬＡとは独立したワード線ＷＬＢが接続される。なお、他の構成は図４で示した実施の形態１と同様であるため説明を省略する。
以下、図１３，図１４及び図２を参照して、実施の形態５のメモリセル構造について述べる。
ポリシリコン配線ＰＬ３はゲートコンタクトホールＧＣを介して、ワード線ＷＬＡ１（第１層アルミ配線）に電気的に接続され、ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３（第３層アルミ配線）と電気的に接続される。これらのワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成する。
同様にして、ポリシリコン配線ＰＬ４はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１（第１層アルミ配線）に電気的に接続され、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３（第３層アルミ配線）と電気的に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構成する。
ワード線ＷＬＡ３，ＷＬＢ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形成される。なお、他のレイアウト構成は実施の形態１と同様であるため説明を省略する。
実施の形態５は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
図１５の等価回路に示すように、アクセストランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４のゲートに接続するワード線をＷＬＡ、ＷＬＢと分けることで、ＦＩＦＯメモリで利用可能なメモリセル構造を実現することができる。
＜実施の形態６＞
図１６〜図１８はこの発明の実施の形態６であるＳＲＡＭのメモリセル構造を示す図である。図１６は全層におけるレイアウト構成を平面視した説明図である。図１７は主として図１６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図１８は主として図１６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図１７，図１８で示した符号の一部を図１６では省略している場合がある。また、実施の形態６のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態５で示した図１５と同様である。
以下、図１６〜図１８を参照して、実施の形態６のメモリセル構造について述べる。
ＮＭＯＳトランジスタＮ３、Ｎ４用のＮ+拡散領域はソース・ドレイン領域形成方向が、他のＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２のソース・ドレイン領域形成方向と９０度向きを変えて形成される。すなわち、ＮＭＯＳトランジスタＮ３用の拡散領域ＦＬ２４２，ＦＬ２４３とＮＭＯＳトランジスタＮ４用の拡散領域ＦＬ２３２，ＦＬ２３３とが図中、横方向に形成される。
そして、拡散領域ＦＬ２４３上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４３に電気的に接続され、ビット線ＢＬＢ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＢ１（図１８では図示せず）に電気的に接続される。
同様にして、ＮＭＯＳトランジスタＮ３を構成する拡散領域ＦＬ２３２上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３２に電気的に接続され、ビット線ＢＬＡ２（第２層アルミ配線）はビアホール１Ｔをビット線ＢＬＡ１（図１８では図示せず）に電気的に接続される。
ビット線ＢＬＡ２，ＢＬＢ２はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０及び拡散領域ＦＬ２２１に電気的に接続され、グランド配線ＬＧ２はビアホール１Ｔを介してグランド配線ＬＧ１（図１８では図示せず）に電気的に接続され、グランド配線ＬＧ３はビアホール２Ｔを介してグランド配線ＬＧ２と電気的に接続される。
電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０及びＦＬ１２１に電気的に接続され、電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１（図１８では図示せず）に電気的に接続され、電源配線ＬＶ３はビアホール２Ｔを介して電源配線ＬＶ２に電気的に接続される。
ワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２３に電気的に接続され、ワード線ＷＬＡ２はビアホール１Ｔを介してワード線ＷＬＡ１（図１８では図示せず）に電気的に接続され、ワード線ＷＬＡ３（第３層アルミ配線）はビアホール２Ｔを介してワード線ＷＬＡ２に電気的に接続される。
同様にして、ワード線ＷＬＢ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２４に電気的に接続され、ワード線ＷＬＢ２はビアホール１Ｔを介してワード線ＷＬＢ１（図１８では図示せず）に電気的に接続され、ワード線ＷＬＢ３（第３層アルミ配線）はビアホール２Ｔを介してワード線ＷＬＢ２に電気的に接続される。
（第１の）グランド配線ＬＧ３、ワード線ＷＬＢ３、電源配線ＬＶ３、ワード線ＷＬＡ３、（第２の）グランド配線ＬＧ３はそれぞれ図中縦方向に並列に形成され、（第１の）グランド配線ＬＧ３及びワード線ＷＬＢ３はＰウエル領域ＰＷ０上に、電源配線ＬＶ３はＮウエル領域ＮＷ上に、ワード線ＷＬＡ３及び（第２の）グランド配線ＬＧ３はＰウエル領域ＰＷ１上に形成される。
実施の形態６は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第３，第５及び第６の効果に加え、実施の形態５固有の効果と同等の効果を奏する。
＜実施の形態７＞
図１９〜図２１はこの発明の実施の形態７であるＳＲＡＭのメモリセル構造を示す図である。図１９は全層におけるレイアウト構成を平面視した説明図である。図２０は主として図１９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２１は主として図１９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２０，図２１で示した符号の一部を図１９では省略している場合がある。また、実施の形態７のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態１で示した図４と同様である。
以下、図１９〜図２１を参照して、実施の形態７のメモリセル構造について述べる。
ＮＭＯＳトランジスタＮ３，Ｎ４の共用ポリシリコン配線ＰＬ５がＰウエル領域ＰＷ０からＮウエル領域ＮＷ及びＰウエル領域ＰＷ１上に伸びて形成され、この共用ポリシリコン配線ＰＬ５が図４のワード線ＷＬとして用いられる。
他の構成は、ポリシリコン配線ＰＬ１，ＰＬ２のパターン形状、ポリシリコン配線ＰＬ１とアルミ配線ＡＬ１２とのゲートコンタクトホールＧＣ形成位置及びポリシリコン配線ＰＬ２とアルミ配線ＡＬ１１とのゲートコンタクトホールＧＣの形成位置等を除き、図５，図６及び図３で示した実施の形態２と同様である。
実施の形態７は上記のようなメモリセル構造を有することにより、実施の形態２と同等の効果を奏する。さらに、ワード線ＷＬに関して、ビアホール１Ｔ，２Ｔ及びワード線ＷＬ２，ＷＬ３が不要になるため、必要レイア数が減り、コスト削減が図れるという効果がある。
＜実施の形態８＞
図２２〜図２５はこの発明の実施の形態８であるＳＲＡＭのメモリセル構造を示す図である。図２２は全層におけるレイアウト構成を平面視した説明図である。図２３は主として図２２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２４は主として図２２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２３，図２４で示した符号の一部を図２２では省略している場合がある。
また、図２５は図２２〜図２４で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態８のＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８及びＰＭＯＳトランジスタＰ１，Ｐ２から構成される。
ＮＭＯＳトランジスタＮ５はビット線ＢＬＡ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタＮ６はビット線バーＢＬＡ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタＮ５及びＮ６のゲートがワード線ＷＬＡに共通に接続される。
ＮＭＯＳトランジスタＮ７はビット線ＢＬＢ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタＮ８はビット線バーＢＬＢ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタＮ７及びＮ８のゲートがワード線ＷＬＢに共通に接続される。
ドライバトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ１とアクセストランジスタであるＮＭＯＳトランジスタＮ７，Ｎ８とはＰウエル領域ＰＷ０内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ２とアクセストランジスタであるＮＭＯＳトランジスタＮ５，Ｎ６とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。なお、他の構成は図１５で示した実施の形態５の等価回路と同様である。
以下、図２２〜図２４を参照して、実施の形態８のメモリセル構造について述べる。
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１７によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ１８によりＰＭＯＳトランジスタＰ２を構成する。
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１７によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４４，ＦＬ２４５及びポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２４６，ＦＬ２４７及びポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＮ８を構成する。なお、ポリシリコン配線ＰＬ１７はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ２０はＮＭＯＳトランジスタＮ７，Ｎ８間で共有される。
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ１８によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３４，ＦＬ２３５及びポリシリコン配線ＰＬ１９によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２３６，ＦＬ２３７及びポリシリコン配線ＰＬ１９によってＮＭＯＳトランジスタＮ６を構成する。なお、ポリシリコン配線ＰＬ１８はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ１９はＮＭＯＳトランジスタＮ５，Ｎ６間で共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
拡散領域ＦＬ２１２上のグランド配線ＬＧ１は２つの拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１２に電気的に接続され、拡散領域ＦＬ２４５上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４５に電気的に接続され、拡散領域ＦＬ２４７上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４７に電気的に接続される。
拡散領域ＦＬ２４４上から、拡散領域ＦＬ２１３上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３７上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１５は、各拡散領域ＦＬ２４４，ＦＬ２１３，ＦＬ１１１，及びＦＬ２３７それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１５はポリシリコン配線ＰＬ１８の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１８に電気的に接続される。このアルミ配線ＡＬ１５は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
ポリシリコン配線ＰＬ２０はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１に電気的に接続される。
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１と電気的に接続される。
グランド配線ＬＧ１は２つの拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２３に電気的に接続され、拡散領域ＦＬ２３４上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３４に電気的に接続され、拡散領域ＦＬ２３６上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３６と電気的に接続される。
拡散領域ＦＬ２３５上から、拡散領域ＦＬ２２２上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２４６上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１６は、各拡散領域ＦＬ２３５，ＦＬ２２２，ＦＬ１２０，及びＦＬ２４６それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１６はポリシリコン配線ＰＬ１７の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１７に電気的に接続される。このアルミ配線ＡＬ１６は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
ポリシリコン配線ＰＬ１９上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１９と電気的に接続される。
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３に電気的に接続される。
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図２５のワード線ＷＬＡを構成する。
同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。これらワード線ＷＬＢ１〜ワード線ＷＬＢ３によって図２５のワード線ＷＬＢを構成する。
ワード線ＷＬＡ３，ＷＬＢ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形成される。
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。これらビット線ＢＬＡ１，ＢＬＡ２、バーＢＬＡ１，バーＢＬＡ２、ＢＬＢ１，ＢＬＢ２、及びバーＢＬＢ１，ＢＬＢ２によってそれぞれ図２５のビット線ＢＬＡ，バーＢＬＡ、ＢＬＢ及びバーＢＬＢを構成する。
ビット線対ＢＬＡ２，バーＢＬＡ２、ビット線対ＢＬＢ２，バーＢＬＢ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
このように、実施の形態８のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２、Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２１３及びＦＬ２４４とＮ+拡散領域ＦＬ２３７とをそれぞれ異なるＰウエル領域ＰＷ０内とＰＷ１内とに分けて形成するとともに、記憶端子Ｎｂに電気的に接続されるＮ+拡散領域ＦＬ２２２及びＦＬ２３５とＮ+拡散領域ＦＬ２４６とをそれぞれ異なるＰウエル領域ＰＷ１内とＰＷ０内とに分けて形成すことができる。
その結果、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの配線長に何ら影響を与えない。したがって、Ｐウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配線長が長くなることはなく、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
また、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されるため、実施の形態８のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
また、ポリシリコン配線ＰＬ１７〜ＰＬ２０を同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ１７，ＰＬ１９、ポリシリコン配線ＰＬ１８，ＰＬ２０をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
さらに、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
加えて、実施の形態８のメモリセルは、図２５に示すように、２つのワード線ＷＬＡ，ＷＬＢ及び２つのビット線対（ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢ）を用いた２ポートメモリセルが実現する。
＜実施の形態９＞
図２６〜図２８はこの発明の実施の形態９であるＳＲＡＭのメモリセル構造を示す図である。図２６は全層におけるレイアウト構成を平面視した説明図である。図２７は主として図２６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２８は主として図２６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２７，図２８で示した符号の一部を図２６では省略している場合がある。
また、実施の形態９のレイアウト構成のＳＲＡＭメモリセルの等価回路は図２５で示した実施の形態８と同様である。
以下、図２６〜図２８を参照して、実施の形態９のメモリセル構造について、実施の形態８と異なる構成を中心に述べる。
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１４，ＦＬ２１５及びポリシリコン配線ＰＬ３１によりＮＭＯＳトランジスタＮ１を構成する。このとき、ポリシリコン配線ＰＬ３１をＮＭＯＳトランジスタＮ１用のＮ+拡散領域（ＦＬ２１４，ＦＬ２１５）上において２度９０度折り曲げて形成することにより、他のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大きなゲート幅を設定している。
Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線ＰＬ３７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配線ＰＬ３８によってＮＭＯＳトランジスタＮ８を構成する。
なお、ポリシリコン配線ＰＬ３１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２４，ＦＬ２２５及びポリシリコン配線ＰＬ３２によりＮＭＯＳトランジスタＮ２を構成する。このとき、ポリシリコン配線ＰＬ３２をＮＭＯＳトランジスタＮ２用のＮ+拡散領域（ＦＬ２２４，ＦＬ２２５）上において２度９０度折り曲げて形成することにより、他のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大きなゲート幅を設定している。
Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線ＰＬ３５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＰＬ２６１及びポリシリコン配線ＰＬ３６によってＮＭＯＳトランジスタＮ６を構成する。
なお、ポリシリコン配線ＰＬ３２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
拡散領域ＦＬ２１４上の２つのグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１４に電気的に接続され、拡散領域ＦＬ２７１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８０上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２８０に電気的に接続される。
拡散領域ＦＬ２８１上から、拡散領域ＦＬ２１５上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２５１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、各拡散領域ＦＬ２８１，ＦＬ２１５，ＦＬ１１１，及びＦＬ２５１それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ３２の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３２に電気的に接続される。このアルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
ポリシリコン配線ＰＬ３７及びＰＬ３８はそれぞれゲートコンタクトホールＧＣを介して共通にワード線ＷＬＢ１に電気的に接続される。
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０に電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
２つのグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２４に電気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気的に接続され、拡散領域ＦＬ２６１上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２６１と電気的に接続される。
拡散領域ＦＬ２６０上から、拡散領域ＦＬ２２５上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２７０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、各拡散領域ＦＬ２６０，ＦＬ２２５，ＦＬ１２０，及びＦＬ２７０それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１８はポリシリコン配線ＰＬ３１の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３１に電気的に接続される。このアルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
ポリシリコン配線ＰＬ３５及びＰＬ３６上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介して共通にポリシリコン配線ＰＬ３５及びＰＬ３６に電気的に接続される。
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３に電気的に接続される。
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。また、電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。
このように、実施の形態９のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態８と同様、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
また、実施の形態９は、実施の形態８と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態９のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
さらに、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
加えて、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
さらに、実施の形態９のメモリセルは、実施の形態８と同様、２ポートメモリセルとなる。
さらに加えて、ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大きくすることにより、実施の形態２と同様、動作の高速化及びメモリセルの安定性の向上を図ることができる。
＜実施の形態１０＞
図２９〜図３１はこの発明の実施の形態１０であるＳＲＡＭのメモリセル構造を示す図である。図２９は全層におけるレイアウト構成を平面視した説明図である。図３０は主として図２９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３１は主として図２９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図３０，図３１で示した符号の一部を図２９では省略している場合がある。
また、実施の形態１０のレイアウト構成のＳＲＡＭメモリセルの等価回路は図２５で示した実施の形態８と同様である。
以下、図２９〜図３１を参照して、実施の形態１０のメモリセル構造について述べる。
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ４１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ４２によりＰＭＯＳトランジスタＰ２を構成する。
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ４１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線ＰＬ４７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配線ＰＬ４７によってＮＭＯＳトランジスタＮ８を構成する。なお、ポリシリコン配線ＰＬ４１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ４７はＮＭＯＳトランジスタＮ７，Ｎ８間で共有される。
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ４２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線ＰＬ４５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＦＬ２６１及びポリシリコン配線ＰＬ４５によってＮＭＯＳトランジスタＮ６を構成する。なお、ポリシリコン配線ＰＬ４２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ４２はＮＭＯＳトランジスタＮ５，Ｎ６間で共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
拡散領域ＦＬ２１０上のグランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０に電気的に接続され、拡散領域ＦＬ２７１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８１上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２８１に電気的に接続される。
拡散領域ＦＬ２７０（ＦＬ２１１）上から拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２７０（ＦＬ２１１）と拡散コンタクトホール１Ｃを介して電気的に接続される。
さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ４２に電気的に接続される。ポリシリコン配線ＰＬ４２はシェアードコンタクトＳＣを介して拡散領域ＦＬ１１１及び拡散領域ＦＬ２６１それぞれに電気的に接続される。なお、ここで、シェアードコンタクトは、拡散領域とポリシリコンを１つの共通コンタクトで電気的に接続するものを意味する。
アルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１７、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４２が記憶端子Ｎａに相当する。
ポリシリコン配線ＰＬ４７はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１に電気的に接続される。
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１に電気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気的に接続され、拡散領域ＦＬ２６０上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２６０と電気的に接続される。
拡散領域ＦＬ２５１（ＦＬ２２０）上から拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２５１（ＦＬ２２０）と拡散コンタクトホール１Ｃを介して電気的に接続される。
さらに、アルミ配線ＡＬ１９はポリシリコン配線ＰＬ４１に電気的に接続される。ポリシリコン配線ＰＬ４１はシェアードコンタクトＳＣを介して拡散領域ＦＬ１２０及び拡散領域ＦＬ２８０それぞれに電気的に接続される。
アルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１８、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４１が記憶端子Ｎｂに相当する。
ポリシリコン配線ＰＬ４５上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ４５と電気的に接続される。
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。
ワード線ＷＬＡ３及びＷＬＢ３は、Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続される。
ビット線対ＢＬＡ２，バーＢＬＡ２、ビット線対ＢＬＢ２，バーＢＬＢ２、グランド配線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形成される。
ビット線対ＢＬＡ２，バーＢＬＡ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、ビット線対ＢＬＢ２，バーＢＬＢ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ２はＮウエル領域ＮＷを上に形成される。
このように、実施の形態１０のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態８，実施の形態９と同様、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
また、実施の形態１０は、実施の形態８と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態１０のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
加えて、実施の形態１０のメモリセルは、実施の形態８と同様、２ポートメモリセルとなる。
また、ポリシリコン配線ＰＬ４１，ＰＬ４２、ＰＬ４７及びＰＬ４８をほぼ同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ４１，ＰＬ４５、ポリシリコン配線ＰＬ４２，ＰＬ４７をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
加えて、記憶端子Ｎａをアルミ配線ＡＬ１７、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４１で構成することにより、図中縦方向のウエル形成幅を２トランジスタピッチで形成できる分、集積度の向上を図ることができる。
＜実施の形態１１＞
図３２〜図３４はこの発明の実施の形態１１であるＳＲＡＭのメモリセル構造を示す図である。図３２は全層におけるレイアウト構成を平面視した説明図である。図３３は主として図３２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３４は主として図３２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図３３，図３４で示した符号の一部を図３２では省略している場合がある。
また、実施の形態１１のレイアウト構成のＳＲＡＭメモリセルの等価回路は図４で示した実施の形態１と同様である。
以下、図３２〜図３４を参照して、実施の形態１１のメモリセル構造について述べる。
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ５１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ５２によりＰＭＯＳトランジスタＰ２を構成する。
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０（ＦＬ２１０Ａ，ＦＬ２１０Ｂ），ＦＬ２１１及びポリシリコン配線ＰＬ５１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ５４によってＮＭＯＳトランジスタＮ４を構成する。なお、ポリシリコン配線ＰＬ５１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０（ＦＬ２２０Ａ，ＦＬ２２０Ｂ），ＦＬ２２１及びポリシリコン配線ＰＬ５２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ５３によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ５２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂ上のグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂに電気的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４１に電気的に接続される。
拡散領域ＦＬ２１１上から拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２１１と拡散コンタクトホール１Ｃを介して電気的に接続される。
さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ５２に電気的に接続される。ポリシリコン配線ＰＬ５２はシェアードコンタクトＳＣを介して拡散領域ＦＬ１１１及び拡散領域ＦＬ２３１それぞれに電気的に接続される。
アルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１７、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５２が記憶端子Ｎａに相当する。
ポリシリコン配線ＰＬ５４はゲートコンタクトホールＧＣを介して、ワード線ＷＬ１に電気的に接続される。
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１に電気的に接続され、拡散領域ＦＬ２３０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気的に接続される。
拡散領域ＦＬ２２０上から拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２２０と拡散コンタクトホール１Ｃを介して電気的に接続される。
さらに、アルミ配線ＡＬ１８はポリシリコン配線ＰＬ５１に電気的に接続される。ポリシリコン配線ＰＬ５１はシェアードコンタクトＳＣを介して拡散領域ＦＬ１２０及び拡散領域ＦＬ２４０それぞれに電気的に接続される。
アルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１８、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５１が記憶端子Ｎｂに相当する。
ポリシリコン配線ＰＬ５３上のワード線ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ５３と電気的に接続される。
ワード線ＷＬ１はビアホール１Ｔを介してワード線ＷＬ２に電気的に接続され、ワード線ＷＬ２はビアホール２Ｔを介してワード線ＷＬ３に電気的に接続される。ワード線ＷＬ３はウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続される。
ビット線ＢＬＡ２，ＢＬＢ２、グランド配線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形成される。
ビット線ＢＬＡ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、ビット線ＢＬＢ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ２はＮウエル領域ＮＷ上に形成される。
このように、実施の形態１１のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
また、実施の形態１１は、実施の形態１と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、及びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態１１のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
また、ポリシリコン配線ＰＬ５１〜ＰＬ５４をほぼ同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ５１，ＰＬ５３、ポリシリコン配線ＰＬ５２，ＰＬ５４をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
加えて、記憶端子Ｎａをアルミ配線ＡＬ１７、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５１で構成することにより、図中縦方向のウエル形成幅を２トランジスタピッチで形成できる分、集積度の向上を図ることができる。
＜実施の形態１２＞
図３５及び図３６はこの発明の実施の形態１２であるＳＲＡＭのメモリセル構造を示す図である。図３５は全層におけるレイアウト構成を平面視した説明図である。図３６は主として図３５の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図３５の第１アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態１１の説明で用いた図３３（ワード線ＷＬ２がワード線ＷＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であり、図３６，図３３で示した符号の一部を図３５では省略している場合がある。また、実施の形態１２のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態５で示した図１５と同様である。
以下、図３５，図３６及び図３３を参照して、実施の形態１２のメモリセル構造について述べる。
ポリシリコン配線ＰＬ５３はゲートコンタクトホールＧＣを介して、ワード線ＷＬＡ１（図３３の右端のワード線ＷＬ１に相当）に電気的に接続され、ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成する。
同様にして、ポリシリコン配線ＰＬ５４はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１（図３３の左端のワード線ＷＬ１に相当）に電気的に接続され、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構成する。
ワード線ＷＬＡ３，ＷＬＢ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。なお、他のレイアウト構成は実施の形態１１と同様であるため説明を省略する。
実施の形態１２は上記のようなメモリセル構造を有することにより、実施の形態１１の効果に加え、実施の形態５と同様、ＦＩＦＯメモリで利用可能なメモリセル構造を実現することができる。
＜その他＞
なお、上述した実施の形態１〜実施の形態１２において、導電型式を全て逆にして構成しても同様な効果を奏する。さらに、ＭＯＳトランジスタに限らず、ＭＩＳトランジスタ等の電界効果トランジスタに対しても同様な効果を奏する。
ＢＬＡ，ＢＬＢ，バーＢＬＡ，バーＢＬＢ ビット線、ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１ Ｐ+拡散領域、ＦＬ２１０〜ＦＬ２１５，ＦＬ２２０〜ＦＬ２２５，ＦＬ２３０〜ＦＬ２３３，ＦＬ２４０〜ＦＬ２４３ Ｎ+拡散領域、Ｉ１，Ｉ２ インバータ、Ｍ００，Ｍ０１ 高抵抗金属配線、Ｎ１，Ｎ２ ＮＭＯＳトランジスタ（ドライバトランジスタ）、Ｎ３〜Ｎ７ ＮＭＯＳトランジスタ（アクセストランジスタ）、ＮＷ Ｎウエル領域、Ｐ１，Ｐ２ ＰＭＯＳトランジスタ（ドライバトランジスタ）、ＰＬ５ 共用ポリシリコン配線、ＰＬ７，ＰＬ８ 高抵抗ポリシリコン配線、ＰＷ０，ＰＷ１ Ｐウエル領域、Ｒ１，Ｒ２ 抵抗、ＷＬ，ＷＬＡ，ＷＬＢ ワード線。

Claims (5)

  1. メモリセルを有するスタティック型ランダムアクセスメモリを含み、そのメモリセルが第１及び第２の第１種電界効果トランジスタ並びに第１乃至第４の第２種電界効果トランジスタを含む半導体装置であって、
    前記第１及び第２の第１種電界効果トランジスタの各々は、互いに離間して第１のウェル領域に設けられた第１導電型の２つの不純物領域と、その第１導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
    前記第１および第４の第２種電界効果トランジスタの各々は、互いに離間して第２のウェル領域に設けられた第２導電型の２つの不純物領域と、その第２導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
    前記第２および第３の第２種電界効果トランジスタの各々は、互いに離間して第３のウェル領域に設けられた第２導電型の２つの不純物領域と、その第２導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
    前記第１のウェルは第２導電型であり、前記第２及び第３のウェルは第１導電型であり、
    平面視して前記第１のウェルは前記第２及び第３のウェルの間に配置されており、
    前記第１の第１種電界効果トランジスタ及び前記第１の第２種電界効果トランジスタのゲート電極は、第１の導電層で構成され、
    前記第２の第１種電界効果トランジスタ及び前記第２の第２種電界効果トランジスタのゲート電極は、第２の導電層で構成され、
    前記第３の第２種電界効果トランジスタのゲート電極は、第３の導電層で構成され、
    前記第４の第２種電界効果トランジスタのゲート電極は、第４の導電層で構成され、
    前記スタティック型ランダムアクセスメモリは、
    前記第３及び第４の第２種電界効果トランジスタのそれぞれゲート電極に共通に接続されるワード線、
    前記第３の第２種電界効果トランジスタの前記２つの不純物領域の一方に接続された第１のビット線、および、
    前記第４の第２種電界効果トランジスタの前記２つの不純物領域の一方に接続された第２のビット線、
    を有し、
    前記第１の第１種電界効果トランジスタの前記２つの不純物領域の一方、前記第１の第２種電界効果トランジスタの前記２つの不純物領域の一方、前記第３の第２種電界効果トランジスタの前記２つの不純物領域の他方、および、前記第２の導電層は第５の導電層により接続され、
    前記第２の第１種電界効果トランジスタの前記２つの不純物領域の一方、前記第２の第２種電界効果トランジスタの前記２つの不純物領域の一方、前記第４の第２種電界効果トランジスタの前記２つの不純物領域の他方、および、前記第１の導電層は第６の導電層により接続される、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記１の導電層は、平面視して前記第１の第２種電界効果トランジスタの２つの不純物領域の間の領域の上で折れ曲がっている部分を有し、
    前記２の導電層は、平面視して前記第２の第２種電界効果トランジスタの２つの不純物領域の間の領域の上で折れ曲がっている部分を有する、
    半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記第１の導電層と前記第６の導電層とが前記第１の高抵抗配線で接続され、
    前記第２の導電層と前記第５の導電層とが前記第２の高抵抗配線で接続された、
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第１及び第２の高抵抗配線は、ＣｏＳｉ２より抵抗率の高い金属材料で形成された、半導体装置。
  5. 請求項３に記載の半導体装置であって、
    前記第１及び第２の高抵抗配線は、ＣｏＳｉ２より抵抗率の高いポリシリコン配線で形成された、半導体装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW522546B (en) * 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP2002353413A (ja) * 2001-05-28 2002-12-06 Mitsubishi Electric Corp 半導体記憶装置
JP4877894B2 (ja) * 2001-07-04 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4278338B2 (ja) 2002-04-01 2009-06-10 株式会社ルネサステクノロジ 半導体記憶装置
JP4416428B2 (ja) 2003-04-30 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US7023056B2 (en) * 2003-11-26 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
JP4058417B2 (ja) * 2004-01-09 2008-03-12 株式会社東芝 半導体装置およびその製造方法
US7365432B2 (en) * 2004-08-23 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell structure
FR2875328B1 (fr) * 2004-09-15 2007-03-16 St Microelectronics Sa Cellule memoire sram protegee contre des pics de courant ou de tension
JP4578329B2 (ja) 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
JP2009266942A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 半導体記憶装置
US8737107B2 (en) 2009-01-15 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits and routing of conductive layers thereof
US8004042B2 (en) * 2009-03-20 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) cell and method for forming same
JP5596335B2 (ja) * 2009-12-24 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置
CN101819977A (zh) * 2010-04-29 2010-09-01 上海宏力半导体制造有限公司 一种静态随机存储器
WO2012012538A2 (en) 2010-07-20 2012-01-26 University Of Virginia Patent Foundation Memory cell
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
CN105408960B (zh) * 2013-08-06 2019-02-15 瑞萨电子株式会社 半导体集成电路器件
JP6316727B2 (ja) * 2014-10-22 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2016146504A (ja) * 2016-04-06 2016-08-12 ルネサスエレクトロニクス株式会社 半導体装置および半導体チップ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
JPH077089A (ja) * 1993-04-05 1995-01-10 Internatl Business Mach Corp <Ibm> 記憶セル
JPH07122655A (ja) * 1993-10-20 1995-05-12 Nec Corp スタチック型半導体記憶装置
JPH07130877A (ja) * 1993-11-05 1995-05-19 Sony Corp 完全ｃｍｏｓ型スタティック記憶セル
JPH10178110A (ja) * 1996-12-19 1998-06-30 Toshiba Corp 半導体記憶装置
JP2000232168A (ja) * 1999-02-10 2000-08-22 Sony Corp 半導体記憶装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828430B2 (ja) * 1988-11-30 1996-03-21 日本電気株式会社 Ｃｍｏｓ型スタティックメモリ
JP2927463B2 (ja) * 1989-09-28 1999-07-28 株式会社日立製作所 半導体記憶装置
JPH0821237B2 (ja) * 1990-06-27 1996-03-04 株式会社東芝 半導体記憶装置
JPH0799630B2 (ja) * 1990-09-11 1995-10-25 株式会社東芝 スタティック型半導体記憶装置
JP2589949Y2 (ja) 1990-11-02 1999-02-03 花王株式会社 使い捨ておむつ
JP3359354B2 (ja) * 1991-06-24 2002-12-24 テキサス インスツルメンツ インコーポレイテツド 向上されたダイナミック負フィードバッグを備えた電子ラッチ
EP0578915A3 (en) 1992-07-16 1994-05-18 Hewlett Packard Co Two-port ram cell
US5422296A (en) * 1994-04-25 1995-06-06 Motorola, Inc. Process for forming a static-random-access memory cell
JPH08125137A (ja) * 1994-10-28 1996-05-17 Nec Corp 半導体記憶装置
JPH08204029A (ja) * 1995-01-23 1996-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3565290B2 (ja) 1995-03-28 2004-09-15 川崎マイクロエレクトロニクス株式会社 マルチポートメモリ
JPH097373A (ja) * 1995-06-20 1997-01-10 Oki Electric Ind Co Ltd 半導体記憶装置
JPH09129753A (ja) * 1995-11-01 1997-05-16 Sony Corp 半導体装置
KR100197524B1 (ko) * 1995-12-30 1999-06-15 김영환 에스램 셀 제조방법
JP3824343B2 (ja) 1996-03-29 2006-09-20 富士通株式会社 半導体装置
US5742557A (en) * 1996-06-20 1998-04-21 Northern Telecom Limited Multi-port random access memory
KR19980050498A (ko) * 1996-12-20 1998-09-15 김광호 저전압용 sram 셀
US5923582A (en) * 1997-06-03 1999-07-13 Cypress Semiconductor Corp. SRAM with ROM functionality
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
US6271568B1 (en) * 1997-12-29 2001-08-07 Utmc Microelectronic Systems Inc. Voltage controlled resistance modulation for single event upset immunity
US6005797A (en) * 1998-03-20 1999-12-21 Micron Technology, Inc. Latch-up prevention for memory cells
WO1999063542A1 (en) * 1998-06-05 1999-12-09 Lockheed Martin Corporation Radiation hardened six transistor random access memory and memory device
JP2000150651A (ja) * 1998-11-04 2000-05-30 Nec Corp 半導体装置及びプラグ構造の製造方法
US5966317A (en) 1999-02-10 1999-10-12 Lucent Technologies Inc. Shielded bitlines for static RAMs
JP4674386B2 (ja) * 1999-02-17 2011-04-20 ソニー株式会社 半導体記憶装置
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4885365B2 (ja) * 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
TW522546B (en) * 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory
JP3526553B2 (ja) * 2001-01-26 2004-05-17 松下電器産業株式会社 Ｓｒａｍ装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
JPH077089A (ja) * 1993-04-05 1995-01-10 Internatl Business Mach Corp <Ibm> 記憶セル
JPH07122655A (ja) * 1993-10-20 1995-05-12 Nec Corp スタチック型半導体記憶装置
JPH07130877A (ja) * 1993-11-05 1995-05-19 Sony Corp 完全ｃｍｏｓ型スタティック記憶セル
JPH10178110A (ja) * 1996-12-19 1998-06-30 Toshiba Corp 半導体記憶装置
JP2000232168A (ja) * 1999-02-10 2000-08-22 Sony Corp 半導体記憶装置

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