JPH0897381A - 半導体記憶装置 - Google Patents
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- JPH0897381A JPH0897381A JP6230044A JP23004494A JPH0897381A JP H0897381 A JPH0897381 A JP H0897381A JP 6230044 A JP6230044 A JP 6230044A JP 23004494 A JP23004494 A JP 23004494A JP H0897381 A JPH0897381 A JP H0897381A
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
(57)【要約】
【目的】 レイアウト面積の増大を抑えつつ、非選択の
メモリセルにおいてセルキャパシタの電荷がトランスフ
ァーゲートを介してリークするのを防止し、かつビット
線間のノイズ干渉を低減する。 【構成】 ビット線／ＢＬ１およびＢＬ２の間にボディ
固定線ＦＬ２を設ける。ビット線／ＢＬ２およびＢＬ３
の間にボディ固定線ＦＬ３を設ける。隣接する２つのメ
モリセル２０におけるトランスファーゲート２８のボデ
ィ領域をコンタクトホール、中間層５５およびコンタク
トホール６３を介して１つのボディ固定線ＦＬ２，ＦＬ
３の１箇所で接続する。ボディ固定線ＦＬ２，ＦＬ３は
ビット線と同じ配線層に形成する。
メモリセルにおいてセルキャパシタの電荷がトランスフ
ァーゲートを介してリークするのを防止し、かつビット
線間のノイズ干渉を低減する。 【構成】 ビット線／ＢＬ１およびＢＬ２の間にボディ
固定線ＦＬ２を設ける。ビット線／ＢＬ２およびＢＬ３
の間にボディ固定線ＦＬ３を設ける。隣接する２つのメ
モリセル２０におけるトランスファーゲート２８のボデ
ィ領域をコンタクトホール、中間層５５およびコンタク
トホール６３を介して１つのボディ固定線ＦＬ２，ＦＬ
３の１箇所で接続する。ボディ固定線ＦＬ２，ＦＬ３は
ビット線と同じ配線層に形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に形成されたダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
し、さらに詳しくは、ＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に形成されたダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】一般に、半導体記憶装置は、ＲＡＭに代
表される揮発性メモリと、ＲＯＭに代表される不揮発性
メモリとに大別される。揮発性メモリはさらに、ＤＲＡ
Ｍと、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とに大別される。また、不揮発性メモリには、マス
クＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯ
Ｍ、ヒューズＲＯＭなどがある。ＤＲＡＭにおいては、
セルキャパシタに電荷が蓄積されることによってデータ
がストアされるため、リフレッシュ動作が必要である。
しかしながら、メモリセルの構成が単純であるため、大
規模な記憶容量を有するＤＲＡＭを低コストで製造する
ことができる。
表される揮発性メモリと、ＲＯＭに代表される不揮発性
メモリとに大別される。揮発性メモリはさらに、ＤＲＡ
Ｍと、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）とに大別される。また、不揮発性メモリには、マス
クＲＯＭ、ＥＰＲＯＭ、フラッシュメモリ、ＥＥＰＲＯ
Ｍ、ヒューズＲＯＭなどがある。ＤＲＡＭにおいては、
セルキャパシタに電荷が蓄積されることによってデータ
がストアされるため、リフレッシュ動作が必要である。
しかしながら、メモリセルの構成が単純であるため、大
規模な記憶容量を有するＤＲＡＭを低コストで製造する
ことができる。
【０００３】ＤＲＡＭのメモリセルは、一般に、Ｎチャ
ネルＭＯＳトランジスタからなるトランスファーゲート
と、セルキャパシタとから構成される。トランスファー
ゲートはビット線およびセルキャパシタの間に接続さ
れ、そのゲート電極がワード線に接続されている。ワー
ド線の電位が上昇すると、そのトランスファーゲートが
導通状態となる。これにより、読出時にはセルキャパシ
タに蓄積された電荷がトランスファーゲートを介してビ
ット線に流出し、書込時にはビット線の電荷がトランス
ファーゲートを介してセルキャパシタに流入する。した
がって、メモリセルは、セルキャパシタの電位状態を変
えることによって、「０（論理ロー）」または「１（論
理ハイ）」のバイナリデータを保持する。
ネルＭＯＳトランジスタからなるトランスファーゲート
と、セルキャパシタとから構成される。トランスファー
ゲートはビット線およびセルキャパシタの間に接続さ
れ、そのゲート電極がワード線に接続されている。ワー
ド線の電位が上昇すると、そのトランスファーゲートが
導通状態となる。これにより、読出時にはセルキャパシ
タに蓄積された電荷がトランスファーゲートを介してビ
ット線に流出し、書込時にはビット線の電荷がトランス
ファーゲートを介してセルキャパシタに流入する。した
がって、メモリセルは、セルキャパシタの電位状態を変
えることによって、「０（論理ロー）」または「１（論
理ハイ）」のバイナリデータを保持する。
【０００４】このようなＤＲＡＭは、一般にシリコン基
板上に形成されるため、パッケージ、配線材料などから
放出されたα粒子がシリコン基板に入射し、これにより
セルキャパシタにストアされたデータが反転されるとい
う、いわゆるソフトエラーが生じる。
板上に形成されるため、パッケージ、配線材料などから
放出されたα粒子がシリコン基板に入射し、これにより
セルキャパシタにストアされたデータが反転されるとい
う、いわゆるソフトエラーが生じる。
【０００５】一方、ＤＲＡＭはさらなる高集積化が望ま
れており、今後は２５６Ｍビット、１Ｇビットなどとい
うような大規模な記憶容量を持つＤＲＡＭが量産される
ことが期待されている。ＤＲＡＭを高集積化するために
は、一般にゲート長を短くする必要があるが、ゲート長
を短くするにつれて短チャネル効果が顕著に現われるた
め、ゲート長を短くするのには限界がある。
れており、今後は２５６Ｍビット、１Ｇビットなどとい
うような大規模な記憶容量を持つＤＲＡＭが量産される
ことが期待されている。ＤＲＡＭを高集積化するために
は、一般にゲート長を短くする必要があるが、ゲート長
を短くするにつれて短チャネル効果が顕著に現われるた
め、ゲート長を短くするのには限界がある。
【０００６】そこで、半導体基板中に絶縁層が埋込まれ
たＳＯＩ基板上にＤＲＡＭを形成することが考えられ
る。本出願人は既に特願平６−２０８３９３号におい
て、ＳＯＩ基板上に形成されたＤＲＡＭを提案してい
る。
たＳＯＩ基板上にＤＲＡＭを形成することが考えられ
る。本出願人は既に特願平６−２０８３９３号におい
て、ＳＯＩ基板上に形成されたＤＲＡＭを提案してい
る。
【０００７】
【発明が解決しようとする課題】ＤＲＡＭをＳＯＩ基板
上に形成すると、メモリセルを構成するトランスファー
ゲートのボディ領域が電気的にフローティング状態とな
る。ここで、ボディ領域とは、トランスファーゲートの
ソース領域とドレイン領域との間に位置する領域のこと
である。ボディ領域は、バルクシリコン基板上に形成さ
れた従来のＤＲＡＭにおけるそのバルクシリコン基板に
相当する。
上に形成すると、メモリセルを構成するトランスファー
ゲートのボディ領域が電気的にフローティング状態とな
る。ここで、ボディ領域とは、トランスファーゲートの
ソース領域とドレイン領域との間に位置する領域のこと
である。ボディ領域は、バルクシリコン基板上に形成さ
れた従来のＤＲＡＭにおけるそのバルクシリコン基板に
相当する。
【０００８】図６７は、メモリセルおよびその周辺にお
けるボディ領域に対する容量結合を示す。図６７を参照
して、ワード線のノード１は、ゲート容量Ｃｇによって
ボディ領域のノード４と結合されている。ビット線のノ
ード２は、ＰＮ接合領域に必然的に形成される寄生容量
Ｃｄによってボディ領域のノード４と結合されている。
セルプレートのノード３はセル容量Ｃｓによってボディ
領域４と結合されている。このセル容量Ｃｓには、ボデ
ィ領域とトランスファーゲートのソース／ドレイン領域
との間における寄生容量も含まれる。半導体基板はその
中に埋込まれた絶縁層を介してボディ領域と接続される
ため、半導体基板とボディ領域との間には半導体基板の
電位Ｖｓｕｂに応じて容量Ｃｂｇが形成される。したが
って、半導体基板は容量Ｃｂｇによってボディ領域４と
結合されている。図６７において、Ｖｗｌはワード線の
電位を示す。Ｖｂｉｔはビット線の電位を示す。Ｖｃｐ
はセルプレートの電位を示す。
けるボディ領域に対する容量結合を示す。図６７を参照
して、ワード線のノード１は、ゲート容量Ｃｇによって
ボディ領域のノード４と結合されている。ビット線のノ
ード２は、ＰＮ接合領域に必然的に形成される寄生容量
Ｃｄによってボディ領域のノード４と結合されている。
セルプレートのノード３はセル容量Ｃｓによってボディ
領域４と結合されている。このセル容量Ｃｓには、ボデ
ィ領域とトランスファーゲートのソース／ドレイン領域
との間における寄生容量も含まれる。半導体基板はその
中に埋込まれた絶縁層を介してボディ領域と接続される
ため、半導体基板とボディ領域との間には半導体基板の
電位Ｖｓｕｂに応じて容量Ｃｂｇが形成される。したが
って、半導体基板は容量Ｃｂｇによってボディ領域４と
結合されている。図６７において、Ｖｗｌはワード線の
電位を示す。Ｖｂｉｔはビット線の電位を示す。Ｖｃｐ
はセルプレートの電位を示す。
【０００９】このように、ボディ領域は電気的にフロー
ティング状態で、かつ寄生容量Ｃｄによってビット線と
結合されている。そのため、非選択のメモリセルにおい
て、セルキャパシタの電荷がトランスファーゲートを介
してリークするという問題が生じる。すなわち、読出ま
たは書込時において、ビット線の電位Ｖｂｉｔは、図６
０（ａ）に示されるように中間電位（Ｖｃｃｓ−Ｖｓ
ｓ）／２（以下、「Ｖｃｃ／２」と示す）から電源電位
Ｖｃｃまで上昇する。このようなビット線の電位変動が
寄生容量Ｃｄを介してボディ領域に伝達されるため、ボ
ディ領域の電位Ｖｂｏｄｙは、図６８（ｂ）に示される
ようにΔＶだけ上昇する。一般にＳＯＩデバイスは、基
板電位の影響を抑制するために容量Ｃｂｇが小さくなる
ように作成されている。この容量Ｃｂｇが容量Ｃｇ、Ｃ
ｄ、Ｃｓのいずれよりも非常に小さいとき、ΔＶは次式
で表わされる。
ティング状態で、かつ寄生容量Ｃｄによってビット線と
結合されている。そのため、非選択のメモリセルにおい
て、セルキャパシタの電荷がトランスファーゲートを介
してリークするという問題が生じる。すなわち、読出ま
たは書込時において、ビット線の電位Ｖｂｉｔは、図６
０（ａ）に示されるように中間電位（Ｖｃｃｓ−Ｖｓ
ｓ）／２（以下、「Ｖｃｃ／２」と示す）から電源電位
Ｖｃｃまで上昇する。このようなビット線の電位変動が
寄生容量Ｃｄを介してボディ領域に伝達されるため、ボ
ディ領域の電位Ｖｂｏｄｙは、図６８（ｂ）に示される
ようにΔＶだけ上昇する。一般にＳＯＩデバイスは、基
板電位の影響を抑制するために容量Ｃｂｇが小さくなる
ように作成されている。この容量Ｃｂｇが容量Ｃｇ、Ｃ
ｄ、Ｃｓのいずれよりも非常に小さいとき、ΔＶは次式
で表わされる。
【００１０】 ΔＶ＝（１／２）Ｖｃｃ・Ｃｄ／（Ｃｄ＋Ｃｇ＋Ｃｓ） このように、トランスファーゲートのボディ領域の電位
Ｖｂｏｄｙが上昇すると、基板効果によってそのしきい
値が低下し、それによりサブスレッショルド電流が流れ
やすくなる。そのため、セルキャパシタの電位状態がト
ランスファーゲートを介したリークによって変化しやす
くなる。これにより、データが破壊されやすくなる。
Ｖｂｏｄｙが上昇すると、基板効果によってそのしきい
値が低下し、それによりサブスレッショルド電流が流れ
やすくなる。そのため、セルキャパシタの電位状態がト
ランスファーゲートを介したリークによって変化しやす
くなる。これにより、データが破壊されやすくなる。
【００１１】この発明の目的は、ＳＯＩ基板上に形成さ
れた半導体記憶装置において、非選択のメモリセルにお
けるリーク電流を低減することである。
れた半導体記憶装置において、非選択のメモリセルにお
けるリーク電流を低減することである。
【００１２】この発明の他の目的は、ＳＯＩ基板上に形
成された半導体記憶装置において、ビット線相互間のノ
イズ干渉を低減することである。
成された半導体記憶装置において、ビット線相互間のノ
イズ干渉を低減することである。
【００１３】この発明のさらに他の目的は、可能な限り
小さいレイアウト面積で上記目的を達成することであ
る。
小さいレイアウト面積で上記目的を達成することであ
る。
【００１４】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、ＳＯＩ基板、複数のワード線、複数のビット
線対、複数のメモリセル、および複数のボディ固定線を
備える。複数のワード線は、ＳＯＩ基板上に行方向に沿
って配置される。複数のビット線対は、ＳＯＩ基板上に
列方向に沿って配置される。複数のメモリセルは、ＳＯ
Ｉ基板上であって複数のワード線および複数のビット線
対の交点のいずれかに対応して設けられる。複数のメモ
リセルの各々は、蓄積手段、および第１のトランジスタ
を含む。蓄積手段は、データを蓄積する。第１のトラン
ジスタは、蓄積手段および対応するビット線対の一方ビ
ット線の間に接続される。第１のトランジスタはまた、
対応するワード線の電位に応答して導通状態となる。複
数のボディ固定線は、ＳＯＩ基板上に配置される。複数
のボディ固定線には所定電位が供給される。複数のメモ
リセルにおける第１のトランジスタは、ソース領域と、
ドレイン領域と、それらソース領域およびドレイン領域
の間に位置するボディ領域とを有する。複数のメモリセ
ルにおける第１のトランジスタのボディ領域は、複数の
ボディ固定線に接続される。
憶装置は、ＳＯＩ基板、複数のワード線、複数のビット
線対、複数のメモリセル、および複数のボディ固定線を
備える。複数のワード線は、ＳＯＩ基板上に行方向に沿
って配置される。複数のビット線対は、ＳＯＩ基板上に
列方向に沿って配置される。複数のメモリセルは、ＳＯ
Ｉ基板上であって複数のワード線および複数のビット線
対の交点のいずれかに対応して設けられる。複数のメモ
リセルの各々は、蓄積手段、および第１のトランジスタ
を含む。蓄積手段は、データを蓄積する。第１のトラン
ジスタは、蓄積手段および対応するビット線対の一方ビ
ット線の間に接続される。第１のトランジスタはまた、
対応するワード線の電位に応答して導通状態となる。複
数のボディ固定線は、ＳＯＩ基板上に配置される。複数
のボディ固定線には所定電位が供給される。複数のメモ
リセルにおける第１のトランジスタは、ソース領域と、
ドレイン領域と、それらソース領域およびドレイン領域
の間に位置するボディ領域とを有する。複数のメモリセ
ルにおける第１のトランジスタのボディ領域は、複数の
ボディ固定線に接続される。
【００１５】請求項２に係る半導体記憶装置において
は、請求項１における複数のボディ固定線が複数のビッ
ト線対に沿って配置される。
は、請求項１における複数のボディ固定線が複数のビッ
ト線対に沿って配置される。
【００１６】請求項３に係る半導体記憶装置において
は、請求項２における複数のボディ固定線が複数のビッ
ト線対と同じ層に形成される。
は、請求項２における複数のボディ固定線が複数のビッ
ト線対と同じ層に形成される。
【００１７】請求項４に係る半導体記憶装置において
は、請求項２または３における複数のメモリセルのうち
２つのメモリセルにおけるトランジスタのボディ領域
が、複数のボディ固定線のうち１つのボディ固定線の１
箇所で接続される。
は、請求項２または３における複数のメモリセルのうち
２つのメモリセルにおけるトランジスタのボディ領域
が、複数のボディ固定線のうち１つのボディ固定線の１
箇所で接続される。
【００１８】請求項５に係る半導体記憶装置において
は、請求項２または３における複数のメモリセルのうち
４つのメモリセルにおけるトランジスタのボディ領域
が、複数のボディ固定線のうち１つのボディ固定線の１
箇所で接続される。
は、請求項２または３における複数のメモリセルのうち
４つのメモリセルにおけるトランジスタのボディ領域
が、複数のボディ固定線のうち１つのボディ固定線の１
箇所で接続される。
【００１９】請求項６に係る半導体記憶装置において
は、請求項２または３における複数のボディ固定線の各
々が、複数のビット線対のうち対応する２つのビット線
対の間に配置される。
は、請求項２または３における複数のボディ固定線の各
々が、複数のビット線対のうち対応する２つのビット線
対の間に配置される。
【００２０】請求項７に係る半導体記憶装置において
は、請求項２または３における複数のボディ固定線の各
々が、複数のビット線対のうち対応する１つのビット線
対の一方および他方ビット線の間に配置される。
は、請求項２または３における複数のボディ固定線の各
々が、複数のビット線対のうち対応する１つのビット線
対の一方および他方ビット線の間に配置される。
【００２１】請求項８に係る半導体記憶装置において
は、請求項２または３における複数のボディ固定線の各
々が、複数のビット線対のうち対応する２つのビット線
対の間、および複数のビット線対のうち対応する１つの
ビット線対の一方および他方ビット線の間に配置され
る。
は、請求項２または３における複数のボディ固定線の各
々が、複数のビット線対のうち対応する２つのビット線
対の間、および複数のビット線対のうち対応する１つの
ビット線対の一方および他方ビット線の間に配置され
る。
【００２２】請求項９に係る半導体記憶装置において
は、請求項２または３の構成に加えて、共通線をさらに
備える。共通線は、ＳＯＩ基板上に複数のワード線に沿
って配置される。共通線は、複数のボディ固定線に接続
される。
は、請求項２または３の構成に加えて、共通線をさらに
備える。共通線は、ＳＯＩ基板上に複数のワード線に沿
って配置される。共通線は、複数のボディ固定線に接続
される。
【００２３】請求項１０に係る半導体記憶装置は、請求
項９の構成に加えて、複数のセンスアンプをさらに備え
る。複数のセンスアンプは、ＳＯＩ基板上であって複数
のビット線対に対応して設けられる。複数のセンスアン
プの各々は、複数のビット線対のうち対応するビット線
対に接続される。共通線は、複数のセンスアンプに沿っ
て配置される。
項９の構成に加えて、複数のセンスアンプをさらに備え
る。複数のセンスアンプは、ＳＯＩ基板上であって複数
のビット線対に対応して設けられる。複数のセンスアン
プの各々は、複数のビット線対のうち対応するビット線
対に接続される。共通線は、複数のセンスアンプに沿っ
て配置される。
【００２４】請求項１１に係る半導体記憶装置において
は、請求項２における複数のボディ固定線の各々が、複
数のビット線対のうち一方および他方ビット線のうち対
応する１つのビット線とツイストされる。
は、請求項２における複数のボディ固定線の各々が、複
数のビット線対のうち一方および他方ビット線のうち対
応する１つのビット線とツイストされる。
【００２５】請求項１２に係る半導体記憶装置は、ＳＯ
Ｉ基板、複数のワード線、および複数の第１のブロック
を備える。複数のワード線は、ＳＯＩ基板上に行方向に
沿って配置される。複数の第１のブロックは、ＳＯＩ基
板上に形成される。複数の第１のブロックの各々は、第
１および第２のビット線対、複数のメモリセル、ならび
に第１および第２のセンスアンプを備える。第１および
第２のビット線対は、列方向に沿って配置される。複数
のメモリセルは、複数のワード線および第１および第２
のビット線対の交点のいずれかに対応して設けられる。
複数のメモリセルの各々は、蓄積手段、および第１のト
ランジスタを含む。蓄積手段は、データを蓄積する。第
１のトランジスタは、蓄積手段および対応するビット線
対の一方ビット線の間に接続される。第１のトランジス
タはまた、対応するワード線の電位に応答して導通状態
となる。第１のセンスアンプは、第１のビット線対と対
応して設けられ、第１のビット線対に接続される。第２
のセンスアンプは、第２のビット線対と対応して設けら
れ、第２のビット線対に接続される。第１のビット線対
の一方ビット線は、第２のビット線対の一方および他方
ビット線の間に配置される。第２のビット線対の一方ビ
ット線は、第１のビット線対の一方および他方ビット線
の間に配置される。複数の第１のブロックの各々はさら
に、第１ないし第４のボディ固定線を備える。第１のボ
ディ固定線は、第１のビット線対の一方ビット線の一部
分の一方側に沿って配置される。第１のボディ固定線に
は所定電位が供給される。第２のボディ固定線は第１の
ビット線対の他方ビット線の他の一部分の他方側に沿っ
て配置される。第２のボディ固定線には所定電位が供給
される。第３のボディ固定線は、第２のビット線対の一
方ビット線の一部分の一方側に沿って配置される。第３
のボディ固定線には所定電位が供給される。第４のボデ
ィ固定線は、第２のビット線対の他方ビット線の他の一
部分の他方側に沿って配置される。第４のボディ固定線
には所定電位が供給される。複数のメモリセルにおける
第１のトランジスタは、ソース領域と、ドレイン領域
と、それらソース領域およびドレイン領域の間に位置す
るボディ領域とを有する。複数のメモリセルにおける第
１のトランジスタのボディ領域が、第１ないし第４のボ
ディ固定線に接続される。
Ｉ基板、複数のワード線、および複数の第１のブロック
を備える。複数のワード線は、ＳＯＩ基板上に行方向に
沿って配置される。複数の第１のブロックは、ＳＯＩ基
板上に形成される。複数の第１のブロックの各々は、第
１および第２のビット線対、複数のメモリセル、ならび
に第１および第２のセンスアンプを備える。第１および
第２のビット線対は、列方向に沿って配置される。複数
のメモリセルは、複数のワード線および第１および第２
のビット線対の交点のいずれかに対応して設けられる。
複数のメモリセルの各々は、蓄積手段、および第１のト
ランジスタを含む。蓄積手段は、データを蓄積する。第
１のトランジスタは、蓄積手段および対応するビット線
対の一方ビット線の間に接続される。第１のトランジス
タはまた、対応するワード線の電位に応答して導通状態
となる。第１のセンスアンプは、第１のビット線対と対
応して設けられ、第１のビット線対に接続される。第２
のセンスアンプは、第２のビット線対と対応して設けら
れ、第２のビット線対に接続される。第１のビット線対
の一方ビット線は、第２のビット線対の一方および他方
ビット線の間に配置される。第２のビット線対の一方ビ
ット線は、第１のビット線対の一方および他方ビット線
の間に配置される。複数の第１のブロックの各々はさら
に、第１ないし第４のボディ固定線を備える。第１のボ
ディ固定線は、第１のビット線対の一方ビット線の一部
分の一方側に沿って配置される。第１のボディ固定線に
は所定電位が供給される。第２のボディ固定線は第１の
ビット線対の他方ビット線の他の一部分の他方側に沿っ
て配置される。第２のボディ固定線には所定電位が供給
される。第３のボディ固定線は、第２のビット線対の一
方ビット線の一部分の一方側に沿って配置される。第３
のボディ固定線には所定電位が供給される。第４のボデ
ィ固定線は、第２のビット線対の他方ビット線の他の一
部分の他方側に沿って配置される。第４のボディ固定線
には所定電位が供給される。複数のメモリセルにおける
第１のトランジスタは、ソース領域と、ドレイン領域
と、それらソース領域およびドレイン領域の間に位置す
るボディ領域とを有する。複数のメモリセルにおける第
１のトランジスタのボディ領域が、第１ないし第４のボ
ディ固定線に接続される。
【００２６】請求項１３に係る半導体記憶装置において
は、請求項１２における複数の第１のブロックの各々が
さらに、第１および第２の結合線を備える。第１の結合
線は、第１および第２のボディ固定線に接続される。第
２の結合線は、第３および第４のボディ固定線に接続さ
れる。
は、請求項１２における複数の第１のブロックの各々が
さらに、第１および第２の結合線を備える。第１の結合
線は、第１および第２のボディ固定線に接続される。第
２の結合線は、第３および第４のボディ固定線に接続さ
れる。
【００２７】請求項１４に係る半導体記憶装置において
は、請求項２における複数のボディ固定線のうち少なく
とも１つのボディ固定線が電源電位が供給される第１の
電源線として用いられている。ここで、電源電位は接地
電位をも含み、電源線は接地線をも含む。第１のトラン
ジスタがＮチャネルＭＯＳトランジスタである場合、そ
の１つのボディ固定線は接地電位（たとえば０Ｖ）が供
給される接地線として用いられている。第１のトランジ
スタがＰチャネルＭＯＳトランジスタである場合、その
１つのボディ固定線は電源電位（たとえば５Ｖ）が供給
される電源線として用いられている。
は、請求項２における複数のボディ固定線のうち少なく
とも１つのボディ固定線が電源電位が供給される第１の
電源線として用いられている。ここで、電源電位は接地
電位をも含み、電源線は接地線をも含む。第１のトラン
ジスタがＮチャネルＭＯＳトランジスタである場合、そ
の１つのボディ固定線は接地電位（たとえば０Ｖ）が供
給される接地線として用いられている。第１のトランジ
スタがＰチャネルＭＯＳトランジスタである場合、その
１つのボディ固定線は電源電位（たとえば５Ｖ）が供給
される電源線として用いられている。
【００２８】請求項１５に係る半導体記憶装置は、請求
項１４の構成に加えて、センスアンプ帯と、第２の電源
線とをさらに備える。センスアンプ帯は、ＳＯＩ基板上
に配置され、複数のビット線対間の電位差を変化させる
ことにより対応するメモリセルの蓄積手段に蓄積された
データを読出す。第２の電源線は、センスアンプ帯上で
あって第１の電源線として用いられているボディ固定線
と交差して配置され、第１の電源線として用いられてい
るボディ固定線と接続され、かつセンスアンプ帯に電源
電位を供給するためのものである。
項１４の構成に加えて、センスアンプ帯と、第２の電源
線とをさらに備える。センスアンプ帯は、ＳＯＩ基板上
に配置され、複数のビット線対間の電位差を変化させる
ことにより対応するメモリセルの蓄積手段に蓄積された
データを読出す。第２の電源線は、センスアンプ帯上で
あって第１の電源線として用いられているボディ固定線
と交差して配置され、第１の電源線として用いられてい
るボディ固定線と接続され、かつセンスアンプ帯に電源
電位を供給するためのものである。
【００２９】請求項１６に係る半導体記憶装置において
は、請求項１５におけるセンスアンプ帯を構成する第２
のトランジスタが、ソース領域とドレイン領域とそれら
ソース領域およびドレイン領域の間に位置するボディ領
域とを有する。センスアンプ帯を構成する第２のトラン
ジスタのボディ領域は、第２の電源線に接続されてい
る。
は、請求項１５におけるセンスアンプ帯を構成する第２
のトランジスタが、ソース領域とドレイン領域とそれら
ソース領域およびドレイン領域の間に位置するボディ領
域とを有する。センスアンプ帯を構成する第２のトラン
ジスタのボディ領域は、第２の電源線に接続されてい
る。
【００３０】請求項１７に係る半導体記憶装置は、ＳＯ
Ｉ基板と、複数の第２のブロックと、複数の主ビット線
対とを備える。複数の第２のブロックはＳＯＩ基板上に
列方向に配置される。複数の主ビット線対は、第１の層
に形成され、複数の第２のブロックにわたって列方向に
沿って配置される。複数の第２のブロックの各々は、複
数の副ビット線対と、複数のスイッチング手段と、複数
のワード線と、複数のメモリセルとを備える。複数の副
ビット線対は第１の層と異なる第２の層に形成される。
複数の副ビット線対の各々は、複数の主ビット線対のう
ち１つの主ビット線対に対応して設けられ、その１つの
主ビット線対に沿って配置される。一方および他方の副
ビット線はそれぞれ一直線に配置される。複数のスイッ
チング手段は、所定のブロック選択信号に応答して導通
状態となる。複数のスイッチング手段の各々は、複数の
副ビット線対のうち１つの副ビット線対の各副ビット線
に対応して設けられる。各スイッチング手段は、１つの
副ビット線および対応する主ビット線対の１つの主ビッ
ト線の間に接続される。複数のワード線は行方向に沿っ
て配置される。複数のメモリセルは、複数の副ビット線
対および複数のワード線の交点に対応して設けられる。
複数のメモリセルの各々は、蓄積手段および第１のトラ
ンジスタを含む。蓄積手段はデータを蓄積する。第１の
トランジスタは、その蓄積手段および対応する副ビット
線対の１つの副ビット線の間に接続され対応するワード
線の電位に応答して導通状態となる。この半導体記憶装
置はさらに、複数のボディ固定線を備える。複数のボデ
ィ固定線は上記第２の層に形成される。複数のボディ固
定線の各々は、複数の主ビット線対のうち１つの主ビッ
ト線対に対応する複数の副ビット線対とその１つの主ビ
ット線対に隣接するもう１つの主ビット線対に対応する
複数の副ビット線対との間に配置される。複数のメモリ
セルにおける第１のトランジスタは、ソース領域とドレ
イン領域とそれらソース領域およびドレイン領域の間に
位置するボディ領域とを有する。複数のメモリセルにお
ける第１のトランジスタのボディ領域は、複数のボディ
固定線に接続されている。
Ｉ基板と、複数の第２のブロックと、複数の主ビット線
対とを備える。複数の第２のブロックはＳＯＩ基板上に
列方向に配置される。複数の主ビット線対は、第１の層
に形成され、複数の第２のブロックにわたって列方向に
沿って配置される。複数の第２のブロックの各々は、複
数の副ビット線対と、複数のスイッチング手段と、複数
のワード線と、複数のメモリセルとを備える。複数の副
ビット線対は第１の層と異なる第２の層に形成される。
複数の副ビット線対の各々は、複数の主ビット線対のう
ち１つの主ビット線対に対応して設けられ、その１つの
主ビット線対に沿って配置される。一方および他方の副
ビット線はそれぞれ一直線に配置される。複数のスイッ
チング手段は、所定のブロック選択信号に応答して導通
状態となる。複数のスイッチング手段の各々は、複数の
副ビット線対のうち１つの副ビット線対の各副ビット線
に対応して設けられる。各スイッチング手段は、１つの
副ビット線および対応する主ビット線対の１つの主ビッ
ト線の間に接続される。複数のワード線は行方向に沿っ
て配置される。複数のメモリセルは、複数の副ビット線
対および複数のワード線の交点に対応して設けられる。
複数のメモリセルの各々は、蓄積手段および第１のトラ
ンジスタを含む。蓄積手段はデータを蓄積する。第１の
トランジスタは、その蓄積手段および対応する副ビット
線対の１つの副ビット線の間に接続され対応するワード
線の電位に応答して導通状態となる。この半導体記憶装
置はさらに、複数のボディ固定線を備える。複数のボデ
ィ固定線は上記第２の層に形成される。複数のボディ固
定線の各々は、複数の主ビット線対のうち１つの主ビッ
ト線対に対応する複数の副ビット線対とその１つの主ビ
ット線対に隣接するもう１つの主ビット線対に対応する
複数の副ビット線対との間に配置される。複数のメモリ
セルにおける第１のトランジスタは、ソース領域とドレ
イン領域とそれらソース領域およびドレイン領域の間に
位置するボディ領域とを有する。複数のメモリセルにお
ける第１のトランジスタのボディ領域は、複数のボディ
固定線に接続されている。
【００３１】請求項１８に係る半導体記憶装置において
は、請求項１７の構成に加えて、連続する４つのワード
線および１つの副ビット線の交点に対応して設けられた
４つのメモリセルのうち互いに隣接する２つのメモリセ
ルにおける第１のトランジスタのボディ領域が、その１
つの副ビット線の一方側に配置されたボディ固定線の１
箇所で接続される。４つのメモリセルのうち互いに隣接
する残り２つのメモリセルにおける第１のトランジスタ
のボディ領域は、その１つの副ビット線の他方側に配置
されたボディ固定線の１箇所で接続される。
は、請求項１７の構成に加えて、連続する４つのワード
線および１つの副ビット線の交点に対応して設けられた
４つのメモリセルのうち互いに隣接する２つのメモリセ
ルにおける第１のトランジスタのボディ領域が、その１
つの副ビット線の一方側に配置されたボディ固定線の１
箇所で接続される。４つのメモリセルのうち互いに隣接
する残り２つのメモリセルにおける第１のトランジスタ
のボディ領域は、その１つの副ビット線の他方側に配置
されたボディ固定線の１箇所で接続される。
【００３２】
【作用】請求項１に係る半導体記憶装置においては、メ
モリセルにおけるトランジスタのボディ領域がボディ固
定線に接続されているため、そのボディ領域には所定電
位が供給される。これにより、ボディ領域は電気的に固
定されるため、非選択のメモリセルにおいてセルキャパ
シタの電位状態がトランジスタを介したリークによって
変化することが防止される。
モリセルにおけるトランジスタのボディ領域がボディ固
定線に接続されているため、そのボディ領域には所定電
位が供給される。これにより、ボディ領域は電気的に固
定されるため、非選択のメモリセルにおいてセルキャパ
シタの電位状態がトランジスタを介したリークによって
変化することが防止される。
【００３３】請求項２に係る半導体記憶装置において
は、請求項１の作用に加えて、ボディ固定線がビット線
対に沿って配置されているため、ビット線はボディ固定
線によってシールドされる。これにより、ビット線相互
間におけるノイズ干渉が低減される。
は、請求項１の作用に加えて、ボディ固定線がビット線
対に沿って配置されているため、ビット線はボディ固定
線によってシールドされる。これにより、ビット線相互
間におけるノイズ干渉が低減される。
【００３４】請求項３に係る半導体記憶装置において
は、請求項２の作用に加えて、ボディ固定線がビット線
対と同じ配線層に形成されているため、ビット線相互間
におけるノイズ干渉はさらに低減される。
は、請求項２の作用に加えて、ボディ固定線がビット線
対と同じ配線層に形成されているため、ビット線相互間
におけるノイズ干渉はさらに低減される。
【００３５】請求項４に係る半導体記憶装置において
は、請求項２または３の作用に加えて、２つのメモリセ
ルにおけるトランジスタのボディ領域が１つのボディ固
定線の１箇所で接続されているため、レイアウト面積の
増大が抑えられる。
は、請求項２または３の作用に加えて、２つのメモリセ
ルにおけるトランジスタのボディ領域が１つのボディ固
定線の１箇所で接続されているため、レイアウト面積の
増大が抑えられる。
【００３６】請求項５に係る半導体記憶装置において
は、請求項２または３の作用に加えて、４つのメモリセ
ルにおけるトランジスタのボディ領域が１つのボディ固
定線の１箇所で接続されているため、レイアウト面積の
増大がさらに抑えられる。
は、請求項２または３の作用に加えて、４つのメモリセ
ルにおけるトランジスタのボディ領域が１つのボディ固
定線の１箇所で接続されているため、レイアウト面積の
増大がさらに抑えられる。
【００３７】請求項６に係る半導体記憶装置において
は、請求項２または３の作用に加えて、各ボディ固定線
が２つのビット線対の間に配置されているため、ビット
線対はボディ固定線によってシールドされる。これによ
り、ビット線対相互間におけるノイズ干渉が低減され
る。
は、請求項２または３の作用に加えて、各ボディ固定線
が２つのビット線対の間に配置されているため、ビット
線対はボディ固定線によってシールドされる。これによ
り、ビット線対相互間におけるノイズ干渉が低減され
る。
【００３８】請求項７に係る半導体記憶装置において
は、請求項２または３の作用に加えて、各ボディ固定線
が一方ビット線および他方ビット線の間に配置されてい
るため、それらビット線はボディ固定線によってシール
ドされる。これにより、一方および他方ビット線相互間
におけるノイズ干渉が低減される。
は、請求項２または３の作用に加えて、各ボディ固定線
が一方ビット線および他方ビット線の間に配置されてい
るため、それらビット線はボディ固定線によってシール
ドされる。これにより、一方および他方ビット線相互間
におけるノイズ干渉が低減される。
【００３９】請求項８に係る半導体記憶装置において
は、請求項２または３の作用に加えて、各ボディ固定線
が２つのビット線対の間、ならびに一方ビット線および
他方ビット線の間に配置されているため、ビット線対は
ボディ固定線によってシールドされるとともに、一方お
よび他方ビット線もボディ固定線によってシールドされ
る。これにより、ビット線対相互間におけるノイズ干渉
が低減されるとともに、一方および他方ビット線相互間
におけるノイズ干渉も低減される。
は、請求項２または３の作用に加えて、各ボディ固定線
が２つのビット線対の間、ならびに一方ビット線および
他方ビット線の間に配置されているため、ビット線対は
ボディ固定線によってシールドされるとともに、一方お
よび他方ビット線もボディ固定線によってシールドされ
る。これにより、ビット線対相互間におけるノイズ干渉
が低減されるとともに、一方および他方ビット線相互間
におけるノイズ干渉も低減される。
【００４０】請求項９に係る半導体記憶装置において
は、請求項２または３の作用に加えて、１つの共通線が
複数のボディ固定線に接続されているため、その１つの
共通線に所定電位を供給することによってそれら複数の
ボディ固定線に所定電位を供給することができる。これ
により、レイアウト面積の増大が抑えられる。
は、請求項２または３の作用に加えて、１つの共通線が
複数のボディ固定線に接続されているため、その１つの
共通線に所定電位を供給することによってそれら複数の
ボディ固定線に所定電位を供給することができる。これ
により、レイアウト面積の増大が抑えられる。
【００４１】請求項１０に係る半導体記憶装置において
は、請求項９の作用に加えて、共通線がセンスアンプに
沿って配置されているため、センスアンプに供給される
べき電源電位が共通線に供給され得る。これにより、レ
イアウト面積の増大がさらに抑えられる。
は、請求項９の作用に加えて、共通線がセンスアンプに
沿って配置されているため、センスアンプに供給される
べき電源電位が共通線に供給され得る。これにより、レ
イアウト面積の増大がさらに抑えられる。
【００４２】請求項１１に係る半導体記憶装置において
は、請求項２の作用に加えて、各ボディ固定線が１つの
ビット線とツイストされているため、ビット線相互間に
おけるノイズ干渉がさらに低減される。
は、請求項２の作用に加えて、各ボディ固定線が１つの
ビット線とツイストされているため、ビット線相互間に
おけるノイズ干渉がさらに低減される。
【００４３】請求項１２に係る半導体記憶装置において
は、メモリセルにおけるボディ領域がボディ固定線に接
続されているため、非選択のメモリセルにおいてセルキ
ャパシタの電荷がトランジスタを介してリークすること
が防止される。また、ボディ固定線がビット線とツイス
トされているため、ビット線相互間におけるノイズ干渉
が低減される。さらに、ボディ固定線はビット線と交差
していないため、１つの配線層の中にボディ固定線を形
成することができる。
は、メモリセルにおけるボディ領域がボディ固定線に接
続されているため、非選択のメモリセルにおいてセルキ
ャパシタの電荷がトランジスタを介してリークすること
が防止される。また、ボディ固定線がビット線とツイス
トされているため、ビット線相互間におけるノイズ干渉
が低減される。さらに、ボディ固定線はビット線と交差
していないため、１つの配線層の中にボディ固定線を形
成することができる。
【００４４】請求項１３に係る半導体記憶装置において
は、２つのボディ固定線が１つの結合線によって接続さ
れているため、いずれか１つのボディ固定線だけに所定
電位を供給することによって、メモリセルにおけるトラ
ンジスタのボディ領域を電気的に固定することができ
る。
は、２つのボディ固定線が１つの結合線によって接続さ
れているため、いずれか１つのボディ固定線だけに所定
電位を供給することによって、メモリセルにおけるトラ
ンジスタのボディ領域を電気的に固定することができ
る。
【００４５】請求項１４に係る半導体記憶装置において
は、ボディ固定線が電源線としても使用されているた
め、ボディ固定線によるレイアウト面積の増大が抑えら
れる。
は、ボディ固定線が電源線としても使用されているた
め、ボディ固定線によるレイアウト面積の増大が抑えら
れる。
【００４６】請求項１５に係る半導体記憶装置において
は、第１の電源線が第２の電源線と接続されているた
め、センスアンプ帯に供給される電源電位が第１の電源
線、つまりボディ固定線に供給される。これにより、レ
イアウト面積の増大がさらに抑えられる。
は、第１の電源線が第２の電源線と接続されているた
め、センスアンプ帯に供給される電源電位が第１の電源
線、つまりボディ固定線に供給される。これにより、レ
イアウト面積の増大がさらに抑えられる。
【００４７】請求項１６に係る半導体記憶装置において
は、第２のトランジスタのボディ領域が第２の電源線に
接続されているため、そのボディ領域には電源電位が供
給される。これにより、ボディ領域は電気的に固定され
るため、センスアンプ帯におけるセンスアンプ、センス
アンプ駆動線用のイコライズトランジスタ、センスアン
プ駆動線を駆動するための駆動トランジスタなどは正確
にかつ安定して動作する。
は、第２のトランジスタのボディ領域が第２の電源線に
接続されているため、そのボディ領域には電源電位が供
給される。これにより、ボディ領域は電気的に固定され
るため、センスアンプ帯におけるセンスアンプ、センス
アンプ駆動線用のイコライズトランジスタ、センスアン
プ駆動線を駆動するための駆動トランジスタなどは正確
にかつ安定して動作する。
【００４８】請求項１７に係る半導体記憶装置において
は、いわゆる階層ビット線構造が採用され、かつオープ
ン型の副ビット線と同じ配線層にボディ固定線が形成さ
れているため、副ビット線およびボディ固定線のピッチ
が主ビット線のピッチと同じになる。そのため、ボディ
固定線によるレイアウト面積の増大が抑えられる。
は、いわゆる階層ビット線構造が採用され、かつオープ
ン型の副ビット線と同じ配線層にボディ固定線が形成さ
れているため、副ビット線およびボディ固定線のピッチ
が主ビット線のピッチと同じになる。そのため、ボディ
固定線によるレイアウト面積の増大が抑えられる。
【００４９】請求項１８に係る半導体記憶装置において
は、第１のトランジスタのボディ領域が２つのメモリセ
ルごとに対向する２つのボディ固定線の１箇所で交互に
接続されているため、レイアウト面積の増大がさらに抑
えられる。
は、第１のトランジスタのボディ領域が２つのメモリセ
ルごとに対向する２つのボディ固定線の１箇所で交互に
接続されているため、レイアウト面積の増大がさらに抑
えられる。
【００５０】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【００５１】［実施例１］図２は、この発明によるＤＲ
ＡＭの全体構成を示すブロック図である。ここでは、４
Ｍビット×４構成の１６ＭビットＤＲＡＭの例が示され
ている。図２を参照して、このＤＲＡＭ１０は、メモリ
セルアレイ群１１と、行デコーダ１２と、列デコーダ１
３と、センスアンプ帯１４と、入出力回路１５と、行お
よび列アドレスバッファ１６と、入力バッファ１７と、
出力バッファ１８と、クロック発生回路１９とを備え
る。
ＡＭの全体構成を示すブロック図である。ここでは、４
Ｍビット×４構成の１６ＭビットＤＲＡＭの例が示され
ている。図２を参照して、このＤＲＡＭ１０は、メモリ
セルアレイ群１１と、行デコーダ１２と、列デコーダ１
３と、センスアンプ帯１４と、入出力回路１５と、行お
よび列アドレスバッファ１６と、入力バッファ１７と、
出力バッファ１８と、クロック発生回路１９とを備え
る。
【００５２】メモリセルアレイ群１１は、複数のメモリ
セルアレイから構成される。図３は、図２に示されたメ
モリセルアレイ群１１の１つのメモリセルアレイ、およ
びセンスアンプ帯１４の一部を詳細に示すブロック図で
ある。図３を参照して、メモリセルアレイ２は、複数の
ワード線ＷＬと、これらワード線ＷＬと交差するビット
線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３とが配置され
ている。複数のワード線ＷＬおよび複数のビット線対Ｂ
Ｌ１，／ＢＬ１〜ＢＬ３，／ＢＬ３のいずれかの交点に
対応して複数のメモリセル２０が配置されている。一方
ビット線ＢＬ１，ＢＬ２またはＢＬ３は、他方ビット線
／ＢＬ１，／ＢＬ２またはＢＬ３と対向している。すな
わち、いわゆる折返しビット線構造が採用されている。
メモリセルアレイには、このようなビット線対ＢＬ１，
／ＢＬ１〜ＢＬ３，／ＢＬ３が繰り返し配置されてい
る。
セルアレイから構成される。図３は、図２に示されたメ
モリセルアレイ群１１の１つのメモリセルアレイ、およ
びセンスアンプ帯１４の一部を詳細に示すブロック図で
ある。図３を参照して、メモリセルアレイ２は、複数の
ワード線ＷＬと、これらワード線ＷＬと交差するビット
線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３とが配置され
ている。複数のワード線ＷＬおよび複数のビット線対Ｂ
Ｌ１，／ＢＬ１〜ＢＬ３，／ＢＬ３のいずれかの交点に
対応して複数のメモリセル２０が配置されている。一方
ビット線ＢＬ１，ＢＬ２またはＢＬ３は、他方ビット線
／ＢＬ１，／ＢＬ２またはＢＬ３と対向している。すな
わち、いわゆる折返しビット線構造が採用されている。
メモリセルアレイには、このようなビット線対ＢＬ１，
／ＢＬ１〜ＢＬ３，／ＢＬ３が繰り返し配置されてい
る。
【００５３】図２において、アドレスバッファ１６は、
外部から供給されたアドレス信号Ａ０〜Ａ１１を行デコ
ーダ１２および列デコーダ１３に選択的に供給する。行
デコーダ１２は、アドレスバッファ１６から供給される
行アドレス信号に応答して、複数のワード線ＷＬのうち
１つを選択して駆動する。列デコーダ１３は、アドレス
バッファ１６から供給される列アドレス信号に応答し
て、複数のビット線対のうち１つを選択する。
外部から供給されたアドレス信号Ａ０〜Ａ１１を行デコ
ーダ１２および列デコーダ１３に選択的に供給する。行
デコーダ１２は、アドレスバッファ１６から供給される
行アドレス信号に応答して、複数のワード線ＷＬのうち
１つを選択して駆動する。列デコーダ１３は、アドレス
バッファ１６から供給される列アドレス信号に応答し
て、複数のビット線対のうち１つを選択する。
【００５４】センスアンプ帯１４は、図３に示されるよ
うに複数のセンスアンプ（ＳＡ）２２を備える。複数の
センスアンプ２２は、複数のビット線対ＢＬ１，／ＢＬ
１〜ＢＬ３，／ＢＬ３に対応して設けられる。各センス
アンプ２２は、対応するビット線対ＢＬ１，／Ｂ１、Ｂ
Ｌ２，／ＢＬ２またはＢＬ３，／ＢＬ３の間の電位差を
増幅する。
うに複数のセンスアンプ（ＳＡ）２２を備える。複数の
センスアンプ２２は、複数のビット線対ＢＬ１，／ＢＬ
１〜ＢＬ３，／ＢＬ３に対応して設けられる。各センス
アンプ２２は、対応するビット線対ＢＬ１，／Ｂ１、Ｂ
Ｌ２，／ＢＬ２またはＢＬ３，／ＢＬ３の間の電位差を
増幅する。
【００５５】図２において、入出力回路１５は、列デコ
ーダ１３によって選択されたビット線対の電位を出力バ
ッファ１８に供給する。出力バッファ１８は、その供給
された電位を増幅して、出力データＤＱ１〜ＤＱ４とし
て外部に供給する。入力バッファ１７は、外部から供給
された入力データＤＱ１〜ＤＱ４を内部に取込む。入出
力回路１５はまた、入力バッファ１７に取込まれた入力
データを、列デコーダ１３によって選択されたビット線
対に供給する。
ーダ１３によって選択されたビット線対の電位を出力バ
ッファ１８に供給する。出力バッファ１８は、その供給
された電位を増幅して、出力データＤＱ１〜ＤＱ４とし
て外部に供給する。入力バッファ１７は、外部から供給
された入力データＤＱ１〜ＤＱ４を内部に取込む。入出
力回路１５はまた、入力バッファ１７に取込まれた入力
データを、列デコーダ１３によって選択されたビット線
対に供給する。
【００５６】再び図３を参照して、このメモリセルアレ
イには、ビット線ＢＬ１に沿ってボディ固定線ＦＬ１が
配置されている。ビット線／ＢＬ１およびＢＬ２の間に
はボディ固定線ＦＬ２が配置されている。ビット線／Ｂ
Ｌ２およびＢＬ３の間にはボディ固定線ＦＬ３が配置さ
れている。さらに、ビット線／ＢＬ３に沿ってボディ固
定線ＦＬ４が配置されている。複数のセンスアンプ２２
およびワード線ＷＬの間には共通線２４が配置されてい
る。共通線２４は、ボディ固定線ＦＬ１〜ＦＬ４と接続
されている。共通線２４の反対側には共通線２５が配置
されている。共通線２５もまた、ボディ固定線ＦＬ１〜
ＦＬ４と接続されている。すなわち、ボディ固定線ＦＬ
１〜ＦＬ４は共通線２４および２５によって共通に接続
されている。
イには、ビット線ＢＬ１に沿ってボディ固定線ＦＬ１が
配置されている。ビット線／ＢＬ１およびＢＬ２の間に
はボディ固定線ＦＬ２が配置されている。ビット線／Ｂ
Ｌ２およびＢＬ３の間にはボディ固定線ＦＬ３が配置さ
れている。さらに、ビット線／ＢＬ３に沿ってボディ固
定線ＦＬ４が配置されている。複数のセンスアンプ２２
およびワード線ＷＬの間には共通線２４が配置されてい
る。共通線２４は、ボディ固定線ＦＬ１〜ＦＬ４と接続
されている。共通線２４の反対側には共通線２５が配置
されている。共通線２５もまた、ボディ固定線ＦＬ１〜
ＦＬ４と接続されている。すなわち、ボディ固定線ＦＬ
１〜ＦＬ４は共通線２４および２５によって共通に接続
されている。
【００５７】各メモリセル２０は、対応するボディ固定
線と接続されている。図４は、図３に示された１つのメ
モリセル２０およびその周辺を示す回路図である。図４
を参照して、メモリセル２０は、トランスファーゲート
２８と、セルキャパシタ２６とを備える。トランスファ
ーゲート２８はＮチャネルＭＯＳトランジスタからな
り、ビット線ＢＬとセルキャパシタ２６のストレージノ
ード４８との間に接続されている。トランスファーゲー
ト２８のゲート電極は、ワード線ＷＬに接続されてい
る。トランスファーゲート２８のボディ領域は、ボディ
固定線ＦＬに接続されている。
線と接続されている。図４は、図３に示された１つのメ
モリセル２０およびその周辺を示す回路図である。図４
を参照して、メモリセル２０は、トランスファーゲート
２８と、セルキャパシタ２６とを備える。トランスファ
ーゲート２８はＮチャネルＭＯＳトランジスタからな
り、ビット線ＢＬとセルキャパシタ２６のストレージノ
ード４８との間に接続されている。トランスファーゲー
ト２８のゲート電極は、ワード線ＷＬに接続されてい
る。トランスファーゲート２８のボディ領域は、ボディ
固定線ＦＬに接続されている。
【００５８】図１は、図３中の一点鎖線で囲まれた部分
を詳細に示す平面図である。図５は、図１中の５−５線
に沿って切断した断面図である。図６は、図１中の６−
６線に沿って切断した断面図である。
を詳細に示す平面図である。図５は、図１中の５−５線
に沿って切断した断面図である。図６は、図１中の６−
６線に沿って切断した断面図である。
【００５９】図１、図５および図６を参照して、これら
のメモリセル２０はＳＯＩ基板３８上に形成されてい
る。ＳＯＩ基板３８は、ｐ型シリコン基板４０、ＳｉＯ
2 からなる埋込酸化層４２およびＳＯＩ活性層４４から
構成される。ＳＯＩ基板３８は、たとえばＳＩＭＯＸ手
法によれば、バルクのシリコン基板に酸素を打込み、こ
れによりシリコン基板内に埋込酸化層４２を形成するこ
とによって製造することができる。
のメモリセル２０はＳＯＩ基板３８上に形成されてい
る。ＳＯＩ基板３８は、ｐ型シリコン基板４０、ＳｉＯ
2 からなる埋込酸化層４２およびＳＯＩ活性層４４から
構成される。ＳＯＩ基板３８は、たとえばＳＩＭＯＸ手
法によれば、バルクのシリコン基板に酸素を打込み、こ
れによりシリコン基板内に埋込酸化層４２を形成するこ
とによって製造することができる。
【００６０】ＳＯＩ活性層４４には、ｎ型ソース／ドレ
イン領域３２および３４が形成されている。ソース／ド
レイン領域３２および３４の間には、ｐ型ボディ領域３
６が形成される。
イン領域３２および３４が形成されている。ソース／ド
レイン領域３２および３４の間には、ｐ型ボディ領域３
６が形成される。
【００６１】また、ＳＯＩ活性層４４にはＬＯＣＯＳ膜
４６が形成されている。ボディ領域３６上にはゲート電
極を構成するワード線ＷＬが配置される。ワード線ＷＬ
は層間絶縁膜５８の中に形成されている。したがって、
ワード線ＷＬを構成するゲート電極、ボディ領域３６、
ソース／ドレイン領域３２および３４により、Ｎチャネ
ルＭＯＳトランジスタ（トランスファーゲート２８）が
構成される。トランスファーゲート２８は、その周辺に
形成されたＬＯＣＯＳ膜４６によって他の素子と分離さ
れている。なお、ＬＯＣＯＳ膜４６の下面は、埋込酸化
層４２まで達している。
４６が形成されている。ボディ領域３６上にはゲート電
極を構成するワード線ＷＬが配置される。ワード線ＷＬ
は層間絶縁膜５８の中に形成されている。したがって、
ワード線ＷＬを構成するゲート電極、ボディ領域３６、
ソース／ドレイン領域３２および３４により、Ｎチャネ
ルＭＯＳトランジスタ（トランスファーゲート２８）が
構成される。トランスファーゲート２８は、その周辺に
形成されたＬＯＣＯＳ膜４６によって他の素子と分離さ
れている。なお、ＬＯＣＯＳ膜４６の下面は、埋込酸化
層４２まで達している。
【００６２】ソース／ドレイン領域３４上にはストレー
ジノード４８が形成される。ストレージノード４８上に
は、たとえばＳｉＯ2 およびＳｉ3 Ｎ4 からなる絶縁膜
５０を介在してセルプレート５２が形成されている。ス
トレージノード４８、絶縁膜５０およびセルプレート５
２により、セルキャパシタ２６が構成される。したがっ
て、このメモリセル２０はスタック型である。セルプレ
ート５２上には、層間絶縁膜６０を介在してポリシリコ
ンなどからなる中間層５４が形成されている。中間層５
４は、層間絶縁膜５８および６０に形成されたコンタク
トホール５３を通してソース／ドレイン領域３２とコン
タクトされている。中間層５４上には、層間絶縁膜６２
を介在してビット線ＢＬ３が形成されている。ビット線
ＢＬ３は、層間絶縁膜６２に形成されたコンタクトホー
ル５７を通して中間層５４とコンタクトされている。こ
のように、トランスファーゲート２８のソース／ドレイ
ン領域３２はビット線ＢＬ３に接続され、ソース／ドレ
イン領域３４はセルキャパシタ２６に接続されている。
ジノード４８が形成される。ストレージノード４８上に
は、たとえばＳｉＯ2 およびＳｉ3 Ｎ4 からなる絶縁膜
５０を介在してセルプレート５２が形成されている。ス
トレージノード４８、絶縁膜５０およびセルプレート５
２により、セルキャパシタ２６が構成される。したがっ
て、このメモリセル２０はスタック型である。セルプレ
ート５２上には、層間絶縁膜６０を介在してポリシリコ
ンなどからなる中間層５４が形成されている。中間層５
４は、層間絶縁膜５８および６０に形成されたコンタク
トホール５３を通してソース／ドレイン領域３２とコン
タクトされている。中間層５４上には、層間絶縁膜６２
を介在してビット線ＢＬ３が形成されている。ビット線
ＢＬ３は、層間絶縁膜６２に形成されたコンタクトホー
ル５７を通して中間層５４とコンタクトされている。こ
のように、トランスファーゲート２８のソース／ドレイ
ン領域３２はビット線ＢＬ３に接続され、ソース／ドレ
イン領域３４はセルキャパシタ２６に接続されている。
【００６３】ビット線ＢＬ３上には、層間絶縁膜６４を
介在してアルミニウムからなる杭打ワード線５６が形成
されている。これら杭打ワード線５６は、ワード線ＷＬ
のほぼ真上にワード線ＷＬに沿って配置されている。杭
打ワード線５６は、所定間隔ごとにワード線ＷＬとコン
タクトホール（図示せず）を通して接続されている。杭
打ワード線５６は、ワード線ＷＬの電位が行デコーダ１
２から遠ざかるにつれて低下するのを防止するととも
に、伝播遅延を低減するためのものである。なお、これ
らの層間絶縁膜５８，６０，６２，６４，６６は、たと
えばＳｉＯ2 からなる。
介在してアルミニウムからなる杭打ワード線５６が形成
されている。これら杭打ワード線５６は、ワード線ＷＬ
のほぼ真上にワード線ＷＬに沿って配置されている。杭
打ワード線５６は、所定間隔ごとにワード線ＷＬとコン
タクトホール（図示せず）を通して接続されている。杭
打ワード線５６は、ワード線ＷＬの電位が行デコーダ１
２から遠ざかるにつれて低下するのを防止するととも
に、伝播遅延を低減するためのものである。なお、これ
らの層間絶縁膜５８，６０，６２，６４，６６は、たと
えばＳｉＯ2 からなる。
【００６４】ボディ領域３６はワード線ＷＬに沿って延
びだしており、隣接するメモリセル２０におけるトラン
スファーゲート２８のボディ領域３６と接続されてい
る。図１において、１つの活性領域３０は、互いに隣接
する２つのメモリセル２０におけるトランスファーゲー
ト２８のソース／ドレイン領域３２および３４と、ボデ
ィ領域３６とから構成されている。ボディ領域の延びだ
した部分には、ｐ+ 型コンタクト領域５９が形成されて
いる。コンタクト領域５９上にはコンタクトホール６１
が形成され、さらに中間層５５が形成されている。中間
層５５はボディ固定線ＦＬ２に沿って延びており、中間
層５５上にはコンタクトホール６３が形成されている。
したがって、ボディ領域３６のコンタクト領域５９は、
中間層５５およびコンタクトホール６３を介してボディ
固定線ＦＬ２に接続されている。すなわち、２つのメモ
リセル２０におけるトランスファーゲート２８のボディ
領域３６は、１つのボディ固定線の１箇所で接続されて
いる。また、ボディ固定線はビット線と同じ配線層に形
成される。すなわち、ボディ固定線およびビット線は層
間絶縁膜６２上に形成される。
びだしており、隣接するメモリセル２０におけるトラン
スファーゲート２８のボディ領域３６と接続されてい
る。図１において、１つの活性領域３０は、互いに隣接
する２つのメモリセル２０におけるトランスファーゲー
ト２８のソース／ドレイン領域３２および３４と、ボデ
ィ領域３６とから構成されている。ボディ領域の延びだ
した部分には、ｐ+ 型コンタクト領域５９が形成されて
いる。コンタクト領域５９上にはコンタクトホール６１
が形成され、さらに中間層５５が形成されている。中間
層５５はボディ固定線ＦＬ２に沿って延びており、中間
層５５上にはコンタクトホール６３が形成されている。
したがって、ボディ領域３６のコンタクト領域５９は、
中間層５５およびコンタクトホール６３を介してボディ
固定線ＦＬ２に接続されている。すなわち、２つのメモ
リセル２０におけるトランスファーゲート２８のボディ
領域３６は、１つのボディ固定線の１箇所で接続されて
いる。また、ボディ固定線はビット線と同じ配線層に形
成される。すなわち、ボディ固定線およびビット線は層
間絶縁膜６２上に形成される。
【００６５】図３の共通線２４および２５には接地電位
Ｖｓｓが供給され、これによりすべてのボディ固定線Ｆ
Ｌ１〜ＦＬ４に接地電位Ｖｓｓが供給される。上記のよ
うにメモリセル２０におけるトランスファーゲート２８
のボディ領域３６はボディ固定線ＦＬ１〜ＦＬ４に接続
されているため、ボディ領域３６には接地電位ＶSSが供
給される。これによりボディ領域３６は電気的に固定さ
れる。したがって、ボディ領域３６はＬＯＣＯＳ膜４６
および埋込酸化層４２によって包囲されているにも拘わ
らず、電気的にフローティング状態となることはない。
Ｖｓｓが供給され、これによりすべてのボディ固定線Ｆ
Ｌ１〜ＦＬ４に接地電位Ｖｓｓが供給される。上記のよ
うにメモリセル２０におけるトランスファーゲート２８
のボディ領域３６はボディ固定線ＦＬ１〜ＦＬ４に接続
されているため、ボディ領域３６には接地電位ＶSSが供
給される。これによりボディ領域３６は電気的に固定さ
れる。したがって、ボディ領域３６はＬＯＣＯＳ膜４６
および埋込酸化層４２によって包囲されているにも拘わ
らず、電気的にフローティング状態となることはない。
【００６６】また、行デコーダ１２によって１つのワー
ド線ＷＬの電位が上昇させられると、対応する複数のメ
モリセル２０が選択される。これにより、それらメモリ
セル２０のデータがビット線対ＢＬ１，／ＢＬ１〜ＢＬ
３，／ＢＬ３へ読出される。Ｈ（論理ハイ）レベルのデ
ータをストアしていたメモリセル２０に接続されたビッ
ト線ＢＬの電位は、センスアンプ２２によってたとえば
中間電位（Ｖｃｃｓ−Ｖｓｓ）／２から内部センス電源
電位Ｖｃｃｓまで上昇させられる。ここで、内部センス
電源電位Ｖｃｃｓは、電源電位Ｖｃｃよりもたとえばト
ランジスタのしきい電圧だけ低い電位である。この選択
されたメモリセル２０と隣接する非選択のメモリセル２
０においては、トランスファーゲート２８のボディ領域
３６に、そのビット線ＢＬの電位変動が容量結合を介し
て与えられる。しかし、そのボディ領域３６は電気的に
固定されているため、ビット線ＢＬの電位変動に応答し
てボディ領域３６の電位が図６０（ｂ）に示されるよう
に上昇することはない。したがって、そのトランスファ
ーゲート２８のしきい値が低下し、サブスレッショルド
電流が流れやすくなることはない。そのため、非選択の
メモリセル２０において、セルキャパシタ２６の電位状
態がトランスファーゲート２８を介したリークによって
変化することはない。
ド線ＷＬの電位が上昇させられると、対応する複数のメ
モリセル２０が選択される。これにより、それらメモリ
セル２０のデータがビット線対ＢＬ１，／ＢＬ１〜ＢＬ
３，／ＢＬ３へ読出される。Ｈ（論理ハイ）レベルのデ
ータをストアしていたメモリセル２０に接続されたビッ
ト線ＢＬの電位は、センスアンプ２２によってたとえば
中間電位（Ｖｃｃｓ−Ｖｓｓ）／２から内部センス電源
電位Ｖｃｃｓまで上昇させられる。ここで、内部センス
電源電位Ｖｃｃｓは、電源電位Ｖｃｃよりもたとえばト
ランジスタのしきい電圧だけ低い電位である。この選択
されたメモリセル２０と隣接する非選択のメモリセル２
０においては、トランスファーゲート２８のボディ領域
３６に、そのビット線ＢＬの電位変動が容量結合を介し
て与えられる。しかし、そのボディ領域３６は電気的に
固定されているため、ビット線ＢＬの電位変動に応答し
てボディ領域３６の電位が図６０（ｂ）に示されるよう
に上昇することはない。したがって、そのトランスファ
ーゲート２８のしきい値が低下し、サブスレッショルド
電流が流れやすくなることはない。そのため、非選択の
メモリセル２０において、セルキャパシタ２６の電位状
態がトランスファーゲート２８を介したリークによって
変化することはない。
【００６７】図７は、ハーフピッチの折返しビット線構
造を有するＤＲＡＭにおいて、ビット線間にシールド線
が設けられていない場合のビット線間における容量結合
を説明するための図である。図７を参照して、選択され
たワード線に接続されたすべてのメモリセル２０がＨレ
ベルのデータをストアしているとすると、ビット線ＢＬ
１，ＢＬ２およびＢＬ３の電位がＨレベルになる。ま
た、センスアンプ２２のリファレンス側のビット線／Ｂ
Ｌ１，／ＢＬ２および／ＢＬ３の電位は、それぞれ隣接
するビット線ＢＬ１，ＢＬ２およびＢＬ３の電位上昇に
伴ってΔＶ１だけ上昇する。ビット線／ＢＬ１〜／ＢＬ
３がビット線間容量Ｃｂｂを介してビット線ＢＬ１〜Ｂ
Ｌ３とそれぞれ結合しているからである。これによりビ
ット線対に生じる読出電位差がΔＶ１だけ減少するの
で、その分だけ動作マージンが低下する。
造を有するＤＲＡＭにおいて、ビット線間にシールド線
が設けられていない場合のビット線間における容量結合
を説明するための図である。図７を参照して、選択され
たワード線に接続されたすべてのメモリセル２０がＨレ
ベルのデータをストアしているとすると、ビット線ＢＬ
１，ＢＬ２およびＢＬ３の電位がＨレベルになる。ま
た、センスアンプ２２のリファレンス側のビット線／Ｂ
Ｌ１，／ＢＬ２および／ＢＬ３の電位は、それぞれ隣接
するビット線ＢＬ１，ＢＬ２およびＢＬ３の電位上昇に
伴ってΔＶ１だけ上昇する。ビット線／ＢＬ１〜／ＢＬ
３がビット線間容量Ｃｂｂを介してビット線ＢＬ１〜Ｂ
Ｌ３とそれぞれ結合しているからである。これによりビ
ット線対に生じる読出電位差がΔＶ１だけ減少するの
で、その分だけ動作マージンが低下する。
【００６８】図８は、図３示されたハーフピッチの折返
しビット線構造を有するＤＲＡＭにおいて、ビット線間
にボディ固定線がシールド線として設けられた場合のビ
ット線間における容量結合を説明するための図である。
図３および図８を参照して、選択されたワード線ＷＬＳ
に接続されたメモリセル２０のデータがすべてＨレベル
とすると、ビット線ＢＬ１〜ＢＬ３はすべてＨレベルと
なり、センスアンプ２２のリファレンス側のビット線／
ＢＬ１〜／ＢＬ３の電位はこれらビット線の電位上昇に
伴って上昇する。しかし、ビット線ＢＬ１〜ＢＬ３が容
量Ｃｂｆを介してボディ固定線ＦＬ１〜ＦＬ３と結合さ
れているので、ビット線／ＢＬ１〜／ＢＬ３の電位は容
量分割によりΔＶ１よりも小さいΔＶ２だけしか上昇し
ない。したがって、読出時におけるビット線間のノイズ
干渉が低減される。
しビット線構造を有するＤＲＡＭにおいて、ビット線間
にボディ固定線がシールド線として設けられた場合のビ
ット線間における容量結合を説明するための図である。
図３および図８を参照して、選択されたワード線ＷＬＳ
に接続されたメモリセル２０のデータがすべてＨレベル
とすると、ビット線ＢＬ１〜ＢＬ３はすべてＨレベルと
なり、センスアンプ２２のリファレンス側のビット線／
ＢＬ１〜／ＢＬ３の電位はこれらビット線の電位上昇に
伴って上昇する。しかし、ビット線ＢＬ１〜ＢＬ３が容
量Ｃｂｆを介してボディ固定線ＦＬ１〜ＦＬ３と結合さ
れているので、ビット線／ＢＬ１〜／ＢＬ３の電位は容
量分割によりΔＶ１よりも小さいΔＶ２だけしか上昇し
ない。したがって、読出時におけるビット線間のノイズ
干渉が低減される。
【００６９】また、ボディ固定線ＦＬ１〜ＦＬ４はビッ
ト線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３の間に配置
されているため、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ
３，／Ｂ３Ｌはボディ固定線ＦＬ１〜ＦＬ４によってシ
ールドされている。したがって、ビット線対から他のビ
ット線対へ与えられるノイズが低減される。しかも、ビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３はボディ
固定線ＦＬ１〜ＦＬ４と同じ配線層に形成されているた
め、そのようなノイズはさらに低減される。
ト線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３の間に配置
されているため、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ
３，／Ｂ３Ｌはボディ固定線ＦＬ１〜ＦＬ４によってシ
ールドされている。したがって、ビット線対から他のビ
ット線対へ与えられるノイズが低減される。しかも、ビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３はボディ
固定線ＦＬ１〜ＦＬ４と同じ配線層に形成されているた
め、そのようなノイズはさらに低減される。
【００７０】また、２つのメモリセル２０におけるトラ
ンスファーゲート２８のボディ領域３６はともに、コン
タクトホール６１、中間層５５およびコンタクトホール
６３を介して１つのボディ固定線の１箇所で接続されて
いるため、レイアウト面積の増大が抑えられる。さら
に、２つのメモリセル２０におけるトランスファーゲー
ト２８のボディ領域３６が１つのボディ固定線に共通に
接続されているため、ボディ固定線の容量を大きくする
ことができる。ボディ固定線の容量が大きければ、ノイ
ズによるビット線の電位変動はさらに抑制される。
ンスファーゲート２８のボディ領域３６はともに、コン
タクトホール６１、中間層５５およびコンタクトホール
６３を介して１つのボディ固定線の１箇所で接続されて
いるため、レイアウト面積の増大が抑えられる。さら
に、２つのメモリセル２０におけるトランスファーゲー
ト２８のボディ領域３６が１つのボディ固定線に共通に
接続されているため、ボディ固定線の容量を大きくする
ことができる。ボディ固定線の容量が大きければ、ノイ
ズによるビット線の電位変動はさらに抑制される。
【００７１】また、２本のビット線に対して１本のボデ
ィ固定線が配置されているので、ボディ固定線によるレ
イアウト面積の増大は１．５倍に抑えられる。共通線２
４および２５は第１のアルミニウム線から構成され、か
つビット線対と交差して配置される。したがって、共通
線２４および２５が、第１のアルミニウム線から構成さ
れる杭打ワード線５６と交差することはない。また、こ
れらの共通線２４，２５は第２アルミニウム線からなる
列選択線９１と交差することもない。共通線２４，２５
は、周辺回路に接地電位Ｖｓｓを供給するための接地線
と共通にされてもよい。
ィ固定線が配置されているので、ボディ固定線によるレ
イアウト面積の増大は１．５倍に抑えられる。共通線２
４および２５は第１のアルミニウム線から構成され、か
つビット線対と交差して配置される。したがって、共通
線２４および２５が、第１のアルミニウム線から構成さ
れる杭打ワード線５６と交差することはない。また、こ
れらの共通線２４，２５は第２アルミニウム線からなる
列選択線９１と交差することもない。共通線２４，２５
は、周辺回路に接地電位Ｖｓｓを供給するための接地線
と共通にされてもよい。
【００７２】さらに、共通線２４および２５に接地電位
Ｖｓｓが供給されると、その接地電位Ｖｓｓはすべての
ボディ固定線ＦＬ１〜ＦＬ４に供給される。したがっ
て、ボディ固定線１つずつに独立して接地電位Ｖｓｓが
供給される場合と比べて、杭打ワード線の間または列選
択線の間に接地線を設ける必要がないので、その接地線
とボディ固定線との接続部分を余分に設ける必要がな
い。したがって、レイアウト面積は小さくなる。
Ｖｓｓが供給されると、その接地電位Ｖｓｓはすべての
ボディ固定線ＦＬ１〜ＦＬ４に供給される。したがっ
て、ボディ固定線１つずつに独立して接地電位Ｖｓｓが
供給される場合と比べて、杭打ワード線の間または列選
択線の間に接地線を設ける必要がないので、その接地線
とボディ固定線との接続部分を余分に設ける必要がな
い。したがって、レイアウト面積は小さくなる。
【００７３】図９は、図２に示されたメモリセルアレイ
群１１、センスアンプ帯１４、行デコーダ１２および列
デコーダ１３の一部を詳細に示すブロック図である。図
９を参照して、メモリセルアレイ群１１は複数のメモリ
セルアレイ６８から構成される。センスアンプ帯１４に
は、複数のＰチャネルセンスアンプ群７０と、複数のＮ
チャネルセンスアンプ群７２とが配置されている。セン
スアンプ帯１４にはさらに、ＰおよびＮチャネルセンス
アンプ群７０，７２に対応して、複数のイコライズトラ
ンジスタ８０と、駆動トランジスタ８２とが配置されて
いる。各Ｎチャネルセンスアンプ群７２には、複数のＮ
チャネルセンスアンプ７４が配置されている。各センス
アンプ７４は、クロスカップルされたＮチャネルＭＯＳ
トランジスタ７６および７８を備える。トランジスタ７
６および７８のソース電極はともに、１つのセンスアン
プ駆動線８８に接続されている。
群１１、センスアンプ帯１４、行デコーダ１２および列
デコーダ１３の一部を詳細に示すブロック図である。図
９を参照して、メモリセルアレイ群１１は複数のメモリ
セルアレイ６８から構成される。センスアンプ帯１４に
は、複数のＰチャネルセンスアンプ群７０と、複数のＮ
チャネルセンスアンプ群７２とが配置されている。セン
スアンプ帯１４にはさらに、ＰおよびＮチャネルセンス
アンプ群７０，７２に対応して、複数のイコライズトラ
ンジスタ８０と、駆動トランジスタ８２とが配置されて
いる。各Ｎチャネルセンスアンプ群７２には、複数のＮ
チャネルセンスアンプ７４が配置されている。各センス
アンプ７４は、クロスカップルされたＮチャネルＭＯＳ
トランジスタ７６および７８を備える。トランジスタ７
６および７８のソース電極はともに、１つのセンスアン
プ駆動線８８に接続されている。
【００７４】Ｎチャネルセンスアンプ群７２にはさら
に、いくつかのＮチャネルセンスアンプ７４に対応して
駆動トランジスタ８４が設けられている。各駆動トラン
ジスタ８４は、センスアンプ駆動線８８と接地電位Ｖｓ
ｓが供給される接地線９０との間に接続され、駆動信号
Ｓ０Ｎに応答して導通状態となる。一方、駆動トランジ
スタ８２はセンスアンプ駆動線８８と接地線９０との間
に接続され、駆動信号Ｓ０Ｆに応答して導通状態とな
る。
に、いくつかのＮチャネルセンスアンプ７４に対応して
駆動トランジスタ８４が設けられている。各駆動トラン
ジスタ８４は、センスアンプ駆動線８８と接地電位Ｖｓ
ｓが供給される接地線９０との間に接続され、駆動信号
Ｓ０Ｎに応答して導通状態となる。一方、駆動トランジ
スタ８２はセンスアンプ駆動線８８と接地線９０との間
に接続され、駆動信号Ｓ０Ｆに応答して導通状態とな
る。
【００７５】イコライズトランジスタ８０は、Ｐチャネ
ルセンスアンプ群７０におけるセンスアンプ駆動線８６
と、Ｎチャネルセンスアンプ群７２におけるセンスアン
プ駆動線８８との間に接続され、イコライズ信号ＥＱに
応答して導通状態となる。センスアンプ駆動線８６およ
び８８は最初に中間電位（Ｖｃｃｓ−Ｖｓｓ）／２まで
プリチャージされ、さらにそれらセンスアンプ駆動線８
６および８８の電位ＳＡＰおよびＳＡＮはイコライズト
ランジスタ８０によって等しくされる。次いで駆動トラ
ンジスタ８２が駆動信号Ｓ０Ｆに応答して導通状態とな
り、これによりセンスアンプ駆動線８８の電位ＳＡＮが
接地電位Ｖｓｓに向かって降下し始める。次いで駆動ト
ランジスタ８４が駆動信号Ｓ０Ｎに応答して導通状態と
なり、これによりセンスアンプ駆動線８８の電位ＳＡＮ
は接地電位Ｖｓｓに向かって急速に降下する。
ルセンスアンプ群７０におけるセンスアンプ駆動線８６
と、Ｎチャネルセンスアンプ群７２におけるセンスアン
プ駆動線８８との間に接続され、イコライズ信号ＥＱに
応答して導通状態となる。センスアンプ駆動線８６およ
び８８は最初に中間電位（Ｖｃｃｓ−Ｖｓｓ）／２まで
プリチャージされ、さらにそれらセンスアンプ駆動線８
６および８８の電位ＳＡＰおよびＳＡＮはイコライズト
ランジスタ８０によって等しくされる。次いで駆動トラ
ンジスタ８２が駆動信号Ｓ０Ｆに応答して導通状態とな
り、これによりセンスアンプ駆動線８８の電位ＳＡＮが
接地電位Ｖｓｓに向かって降下し始める。次いで駆動ト
ランジスタ８４が駆動信号Ｓ０Ｎに応答して導通状態と
なり、これによりセンスアンプ駆動線８８の電位ＳＡＮ
は接地電位Ｖｓｓに向かって急速に降下する。
【００７６】Ｐチャネルセンスアンプ群７０もＮチャネ
ルセンスアンプ群７２とほぼ同様に構成され、かつほぼ
同様に動作する。ただし、Ｐチャネルセンスアンプ群７
０では、センスアンプ駆動線８６の電位ＳＡＰは内部セ
ンス電源電位Ｖｃｃｓに向かって上昇する。
ルセンスアンプ群７２とほぼ同様に構成され、かつほぼ
同様に動作する。ただし、Ｐチャネルセンスアンプ群７
０では、センスアンプ駆動線８６の電位ＳＡＰは内部セ
ンス電源電位Ｖｃｃｓに向かって上昇する。
【００７７】従来のいわゆる共通センス線方式では、１
つのセンスアンプ帯１４の中に１つのイコライズトラン
ジスタと２つの駆動トランジスタとが設けられているた
め、センスアンプ駆動線の抵抗が実質的に増大し、各セ
ンスアンプの動作速度が遅くなる。これに対し、このよ
うな埋込センスドライブ方式では、イコライズトランジ
スタ８２と駆動トランジスタ８０および８４とがセンス
アンプ帯１４の中に分散されているため、センスアンプ
駆動線８６および８８の抵抗が実質的に小さくなり、セ
ンスアンプ７４の動作速度が速くなる。
つのセンスアンプ帯１４の中に１つのイコライズトラン
ジスタと２つの駆動トランジスタとが設けられているた
め、センスアンプ駆動線の抵抗が実質的に増大し、各セ
ンスアンプの動作速度が遅くなる。これに対し、このよ
うな埋込センスドライブ方式では、イコライズトランジ
スタ８２と駆動トランジスタ８０および８４とがセンス
アンプ帯１４の中に分散されているため、センスアンプ
駆動線８６および８８の抵抗が実質的に小さくなり、セ
ンスアンプ７４の動作速度が速くなる。
【００７８】また、Ｎチャネルセンスアンプ群７２に接
地電位Ｖｓｓを供給するための接地線９２がビット線に
沿って配置されている。また、この接地線９２と平行し
てボディ固定線ＦＬが配置されている。さらに、接地線
９２と平行してＰチャネルセンスアンプ群７０に内部セ
ンス電源電位Ｖｃｃｓを供給するための電源線９３と、
列選択信号ＣＳを供給するための列選択線９１とが配置
されている。
地電位Ｖｓｓを供給するための接地線９２がビット線に
沿って配置されている。また、この接地線９２と平行し
てボディ固定線ＦＬが配置されている。さらに、接地線
９２と平行してＰチャネルセンスアンプ群７０に内部セ
ンス電源電位Ｖｃｃｓを供給するための電源線９３と、
列選択信号ＣＳを供給するための列選択線９１とが配置
されている。
【００７９】また、センスアンプ帯１４に沿って１つの
共通線２４が配置されている。接地線９２は、共通線２
４および接地線９０と接続されている。ボディ固定線Ｆ
Ｌもまた、共通線２４および接地線９０に接続されてい
る。したがって、接地線９２に供給された接地電位Ｖｓ
ｓは、接地線９０に供給されるとともに、共通線２４に
も供給される。そして、共通線２４に供給された接地電
位Ｖｓｓはボディ固定線ＦＬに供給される。おな、電源
線９３には、内部センス電源電位Ｖｃｃｓの代わりに外
部電源電位Ｖｃｃが供給されてもよい。
共通線２４が配置されている。接地線９２は、共通線２
４および接地線９０と接続されている。ボディ固定線Ｆ
Ｌもまた、共通線２４および接地線９０に接続されてい
る。したがって、接地線９２に供給された接地電位Ｖｓ
ｓは、接地線９０に供給されるとともに、共通線２４に
も供給される。そして、共通線２４に供給された接地電
位Ｖｓｓはボディ固定線ＦＬに供給される。おな、電源
線９３には、内部センス電源電位Ｖｃｃｓの代わりに外
部電源電位Ｖｃｃが供給されてもよい。
【００８０】このように、共通線２４がセンスアンプ帯
１５に沿って配置されているため、センスアンプ７４に
供給される接地電位Ｖｓｓを共通線２４に供給すること
によって、ボディ固定線ＦＬに容易に接地電位Ｖｓｓを
供給することができる。したがって、ボディ固定線ＦＬ
および共通線２４によるレイアウト面積の増大が最小限
に抑えられる。
１５に沿って配置されているため、センスアンプ７４に
供給される接地電位Ｖｓｓを共通線２４に供給すること
によって、ボディ固定線ＦＬに容易に接地電位Ｖｓｓを
供給することができる。したがって、ボディ固定線ＦＬ
および共通線２４によるレイアウト面積の増大が最小限
に抑えられる。
【００８１】なお、トランジスタ７６および７８のボデ
ィ領域は接地線９０に接続されている。そのため、セン
スアンプ７４は安定して動作する。また図示されていな
いが、イコライズトランジスタ８０および駆動トランジ
スタ８２，８４のボディ領域にも接地電位Ｖｓｓが与え
られ、これによりそれらボディ領域は電気的に固定され
ている。また、ＰチャネルセンスアンプにおけるＰチャ
ネルトランジスタのボディ領域には内部センス電源電位
Ｖｃｃｓまたは外部電源電位Ｖｃｃが与えられ、これに
よりそれらボディ領域も電気的に固定されている。
ィ領域は接地線９０に接続されている。そのため、セン
スアンプ７４は安定して動作する。また図示されていな
いが、イコライズトランジスタ８０および駆動トランジ
スタ８２，８４のボディ領域にも接地電位Ｖｓｓが与え
られ、これによりそれらボディ領域は電気的に固定され
ている。また、ＰチャネルセンスアンプにおけるＰチャ
ネルトランジスタのボディ領域には内部センス電源電位
Ｖｃｃｓまたは外部電源電位Ｖｃｃが与えられ、これに
よりそれらボディ領域も電気的に固定されている。
【００８２】図１０は、図９のＰおよびＮチャネルセン
スアンプ、それらセンスアンプを駆動するための駆動ト
ランジスタ、ならびにビット線対の電位を等しくするイ
コライズトランジスタなどの具体的な構成を示す平面図
である。図１０を参照して、Ｎチャネルセンスアンプ７
４におけるＮチャネルＭＯＳトランジスタ７６のゲート
電極１１６は、ビット線／ＢＬ１または／ＢＬ２に接続
されている。ＮチャネルＭＯＳトランジスタ７８のゲー
ト電極１１６は、ビット線ＢＬ１またはＢＬ２に接続さ
れている。トランジスタ７６のゲート電極１１６下のボ
ディ領域、およびトランジスタ７８のゲート電極１１６
下のボディ領域はともに、ビット線方向に延びだしてい
る。それらボディ領域の延びだした部分は互いに共通に
され、その部分にはｐ+ 型コンタクト領域１１８が形成
されている。トランジスタ７６および７８のボディ領域
は、そのコンタクト領域１１８上に形成されたコンタク
トホール１１９を介して接地線９０に接続されている。
スアンプ、それらセンスアンプを駆動するための駆動ト
ランジスタ、ならびにビット線対の電位を等しくするイ
コライズトランジスタなどの具体的な構成を示す平面図
である。図１０を参照して、Ｎチャネルセンスアンプ７
４におけるＮチャネルＭＯＳトランジスタ７６のゲート
電極１１６は、ビット線／ＢＬ１または／ＢＬ２に接続
されている。ＮチャネルＭＯＳトランジスタ７８のゲー
ト電極１１６は、ビット線ＢＬ１またはＢＬ２に接続さ
れている。トランジスタ７６のゲート電極１１６下のボ
ディ領域、およびトランジスタ７８のゲート電極１１６
下のボディ領域はともに、ビット線方向に延びだしてい
る。それらボディ領域の延びだした部分は互いに共通に
され、その部分にはｐ+ 型コンタクト領域１１８が形成
されている。トランジスタ７６および７８のボディ領域
は、そのコンタクト領域１１８上に形成されたコンタク
トホール１１９を介して接地線９０に接続されている。
【００８３】一方、Ｐチャネルセンスアンプ１２２を構
成するＰチャネルＭＯＳトランジスタ１２４のゲート電
極１２８は、ビット線／ＢＬ１または／ＢＬ２に接続さ
れている。Ｐチャネルセンスアンプ１２２を構成するＰ
チャネルＭＯＳトランジスタ１２６のゲート電極１２８
は、ビット線ＢＬ１またはＢＬ２に接続されている。ト
ランジスタ１２４および１２６のボディ領域はともに、
ビット線方向に延びだしている。その延びだした部分は
共通にされ、その部分にはｎ+ 型コンタクト領域１３０
が形成されている。トランジスタ１２４および１２６の
ボディ領域は、このコンタクト領域１３０上に形成され
たコンタクトホール１３１を介して内部センス電源電位
Ｖｃｃｓが供給される電源線１２０に接続されている。
成するＰチャネルＭＯＳトランジスタ１２４のゲート電
極１２８は、ビット線／ＢＬ１または／ＢＬ２に接続さ
れている。Ｐチャネルセンスアンプ１２２を構成するＰ
チャネルＭＯＳトランジスタ１２６のゲート電極１２８
は、ビット線ＢＬ１またはＢＬ２に接続されている。ト
ランジスタ１２４および１２６のボディ領域はともに、
ビット線方向に延びだしている。その延びだした部分は
共通にされ、その部分にはｎ+ 型コンタクト領域１３０
が形成されている。トランジスタ１２４および１２６の
ボディ領域は、このコンタクト領域１３０上に形成され
たコンタクトホール１３１を介して内部センス電源電位
Ｖｃｃｓが供給される電源線１２０に接続されている。
【００８４】駆動信号Ｓ０Ｎが供給される駆動線１０４
は、駆動トランジスタ８４のゲート電極を構成する。駆
動トランジスタ８４のボディ領域は駆動線１０４の方向
に延びだし、その延びだした部分にはｐ+ 型コンタクト
領域１１２が形成されている。駆動トランジスタ８４の
ボディ領域は、このコンタクト領域１１２上に形成され
たコンタクトホール１１３を介して接地線９０に接続さ
れている。
は、駆動トランジスタ８４のゲート電極を構成する。駆
動トランジスタ８４のボディ領域は駆動線１０４の方向
に延びだし、その延びだした部分にはｐ+ 型コンタクト
領域１１２が形成されている。駆動トランジスタ８４の
ボディ領域は、このコンタクト領域１１２上に形成され
たコンタクトホール１１３を介して接地線９０に接続さ
れている。
【００８５】Ｐチャネルセンスアンプ１２２を駆動する
ための駆動トランジスタ１３２は、内部電源電位ｉｎｔ
Ｖｃｃが供給される電源線１２０と、駆動信号ＳＡＰが
供給されるセンスアンプ駆動線８６との間に接続されて
いる。駆動信号Ｓ０Ｐが供給される駆動線１０８は、駆
動トランジスタ１３２のゲート電極を構成する。駆動ト
ランジスタ１３２のボディ領域は駆動線１０８の方向へ
延びだし、その延び出した部分にはｎ+ 型コンタクト領
域１１４が形成されている。駆動トランジスタ１３２の
ボディ領域は、このコンタクト領域１１４上に形成され
たコンタクトホール１１５を介して電源線１２０に接続
されている。
ための駆動トランジスタ１３２は、内部電源電位ｉｎｔ
Ｖｃｃが供給される電源線１２０と、駆動信号ＳＡＰが
供給されるセンスアンプ駆動線８６との間に接続されて
いる。駆動信号Ｓ０Ｐが供給される駆動線１０８は、駆
動トランジスタ１３２のゲート電極を構成する。駆動ト
ランジスタ１３２のボディ領域は駆動線１０８の方向へ
延びだし、その延び出した部分にはｎ+ 型コンタクト領
域１１４が形成されている。駆動トランジスタ１３２の
ボディ領域は、このコンタクト領域１１４上に形成され
たコンタクトホール１１５を介して電源線１２０に接続
されている。
【００８６】ビット線ＢＬ１，ＢＬ２および／ＢＬ１，
／ＢＬ２の間には、ＮチャネルＭＯＳトランジスタから
なるイコライズトランジスタ１００が接続されている。
また、プリチャージ電位ＶＢＬが供給されるプリチャー
ジ線９４と、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／Ｂ
Ｌ２との間にはＮチャネルＭＯＳトランジスタからなる
プリチャージトランジスタ９８が接続されている。イコ
ライズ信号ＥＱが供給されるイコライズ線９６は、プリ
チャージ線９４に沿って一直線に形成されている。この
イコライズ線９６はプリチャージトランジスタ９８およ
びイコライズトランジスタ１００のゲート電極を構成す
る。プリチャージトランジスタ９８およびイコライズト
ランジスタ１００のボディ領域にはｐ+ 型コンタクト領
域１０２が形成されている。プリチャージトランジスタ
９８およびイコライズトランジスタ１００のボディ領域
は、このコンタクト領域１０２上に形成されたコンタク
トホール１０３を介して接地線９０に接続されている。
／ＢＬ２の間には、ＮチャネルＭＯＳトランジスタから
なるイコライズトランジスタ１００が接続されている。
また、プリチャージ電位ＶＢＬが供給されるプリチャー
ジ線９４と、ビット線ＢＬ１，／ＢＬ１，ＢＬ２，／Ｂ
Ｌ２との間にはＮチャネルＭＯＳトランジスタからなる
プリチャージトランジスタ９８が接続されている。イコ
ライズ信号ＥＱが供給されるイコライズ線９６は、プリ
チャージ線９４に沿って一直線に形成されている。この
イコライズ線９６はプリチャージトランジスタ９８およ
びイコライズトランジスタ１００のゲート電極を構成す
る。プリチャージトランジスタ９８およびイコライズト
ランジスタ１００のボディ領域にはｐ+ 型コンタクト領
域１０２が形成されている。プリチャージトランジスタ
９８およびイコライズトランジスタ１００のボディ領域
は、このコンタクト領域１０２上に形成されたコンタク
トホール１０３を介して接地線９０に接続されている。
【００８７】［実施例２］図１１は、図６のＬＯＣＯＳ
分離の代わりにフィールドシールド分離が採用されてい
る場合の断面図である。図１１を参照して、この実施例
２においては、ＳＯＩ基板３８上にフィールドシールド
電極１３６が形成されている。フィールドシールド電極
１３６は層間絶縁膜１３８の中に形成されている。この
ように、素子分離方式はＬＯＣＯＳ分離ではなく、フィ
ールドシールド分離でもよい。
分離の代わりにフィールドシールド分離が採用されてい
る場合の断面図である。図１１を参照して、この実施例
２においては、ＳＯＩ基板３８上にフィールドシールド
電極１３６が形成されている。フィールドシールド電極
１３６は層間絶縁膜１３８の中に形成されている。この
ように、素子分離方式はＬＯＣＯＳ分離ではなく、フィ
ールドシールド分離でもよい。
【００８８】［実施例３］図１２は、プレーナ型メモリ
セルの場合において、図３中の二点鎖線で囲まれた部分
の具体的構成を示す平面図である。図１２を参照して、
互いに隣接する２つのメモリセルのトランスファーゲー
ト２８は、１つの活性領域１４０上に形成されている。
ワード線ＷＬの間には、セルプレート１４２が配置され
ている。１つの活性領域１４０内において、２つのトラ
ンスファーゲート２８のボディ領域は共通化されてい
る。このボディ領域のｐ+ 型コンタクト領域は、コンタ
クトホールを介して中間層５５と接続されている。した
がって、２つのトランスファーゲートのボディ領域は１
つのコンタクトホール１４４を介して１つのボディ固定
線ＦＬ１、ＦＬ２またはＦＬ３に接続されている。その
ため、１つのメモリセルにおけるトランスファーゲート
のボディ領域が１つのコンタクトホールを介して１つの
ボディ固定線と接続される場合と比べて、レイアウト面
積は小さくなる。
セルの場合において、図３中の二点鎖線で囲まれた部分
の具体的構成を示す平面図である。図１２を参照して、
互いに隣接する２つのメモリセルのトランスファーゲー
ト２８は、１つの活性領域１４０上に形成されている。
ワード線ＷＬの間には、セルプレート１４２が配置され
ている。１つの活性領域１４０内において、２つのトラ
ンスファーゲート２８のボディ領域は共通化されてい
る。このボディ領域のｐ+ 型コンタクト領域は、コンタ
クトホールを介して中間層５５と接続されている。した
がって、２つのトランスファーゲートのボディ領域は１
つのコンタクトホール１４４を介して１つのボディ固定
線ＦＬ１、ＦＬ２またはＦＬ３に接続されている。その
ため、１つのメモリセルにおけるトランスファーゲート
のボディ領域が１つのコンタクトホールを介して１つの
ボディ固定線と接続される場合と比べて、レイアウト面
積は小さくなる。
【００８９】［実施例４］図１３は、この発明の実施例
４によるＤＲＡＭの一部構成を示すブロック図である。
図１３を参照して、この実施例４では、図９と異なりボ
ディ固定線ＦＬは接地線９０と接続されていない。ま
た、接地線９２は共通線２４と接続されていない。した
がって、ボディ固定線ＦＬおよび共通線２４に供給され
る接地電位Ｖｓｓと、接地線９０および９２に供給され
る接地電位Ｖｓｓとは、互いに独立している。そのた
め、Ｎチャネルセンスアンプ７４が動作して接地線９０
および９２の接地電位Ｖｓｓが変動しても、ボディ固定
線ＦＬおよび共通線２４の接地電位Ｖｓｓは変動しな
い。これにより、安定した接地電位Ｖｓｓがメモリセル
におけるトランスファーゲートのボディ領域に供給され
る。
４によるＤＲＡＭの一部構成を示すブロック図である。
図１３を参照して、この実施例４では、図９と異なりボ
ディ固定線ＦＬは接地線９０と接続されていない。ま
た、接地線９２は共通線２４と接続されていない。した
がって、ボディ固定線ＦＬおよび共通線２４に供給され
る接地電位Ｖｓｓと、接地線９０および９２に供給され
る接地電位Ｖｓｓとは、互いに独立している。そのた
め、Ｎチャネルセンスアンプ７４が動作して接地線９０
および９２の接地電位Ｖｓｓが変動しても、ボディ固定
線ＦＬおよび共通線２４の接地電位Ｖｓｓは変動しな
い。これにより、安定した接地電位Ｖｓｓがメモリセル
におけるトランスファーゲートのボディ領域に供給され
る。
【００９０】［実施例５］図１４は、この発明の実施例
５によるＤＲＡＭの一部構成を示すブロック図である。
図１４を参照して、この実施例５においては、図９と異
なりＮチャネルセンスアンプ７４におけるトランジスタ
７６および７８のボディ領域がそれ自身のソース電極、
つまりセンスアンプ駆動線８８に接続されている。図示
はされていないが、Ｐチャネルセンスアンプにおけるト
ランジスタのボディ領域もそれ自身のソース電極、つま
りセンスアンプ駆動線８６に接続されている。
５によるＤＲＡＭの一部構成を示すブロック図である。
図１４を参照して、この実施例５においては、図９と異
なりＮチャネルセンスアンプ７４におけるトランジスタ
７６および７８のボディ領域がそれ自身のソース電極、
つまりセンスアンプ駆動線８８に接続されている。図示
はされていないが、Ｐチャネルセンスアンプにおけるト
ランジスタのボディ領域もそれ自身のソース電極、つま
りセンスアンプ駆動線８６に接続されている。
【００９１】この実施例５によれば、センスアンプにお
けるトランジスタのボディ領域がそれ自身のソース電極
と接続されているため、基板効果が生じない。そのた
め、これらのセンスアンプは高速に動作する。
けるトランジスタのボディ領域がそれ自身のソース電極
と接続されているため、基板効果が生じない。そのた
め、これらのセンスアンプは高速に動作する。
【００９２】図１５は、図１４に示されたＰおよびＮチ
ャネルセンスアンプならびにその周辺部分の具体的構成
を示すレイアウト図である。図１５を参照して、この実
施例５では、図１０と異なりＮチャネルセンスアンプ７
４におけるトランジスタ７６および７８の各ソース／ド
レイン領域１４８に隣接してｐ+ 型コモン領域１５０が
形成されている。ソース／ドレイン領域１４８およびコ
モン領域１５０の境界線上はコンタクトホール１５２が
形成されている。したがって、トランジスタ７６および
７８の各ボディ領域は、コモン領域１５０およびコンタ
クトホール１５２を介してセンスアンプ駆動線８８に接
続されている。
ャネルセンスアンプならびにその周辺部分の具体的構成
を示すレイアウト図である。図１５を参照して、この実
施例５では、図１０と異なりＮチャネルセンスアンプ７
４におけるトランジスタ７６および７８の各ソース／ド
レイン領域１４８に隣接してｐ+ 型コモン領域１５０が
形成されている。ソース／ドレイン領域１４８およびコ
モン領域１５０の境界線上はコンタクトホール１５２が
形成されている。したがって、トランジスタ７６および
７８の各ボディ領域は、コモン領域１５０およびコンタ
クトホール１５２を介してセンスアンプ駆動線８８に接
続されている。
【００９３】一方、Ｐチャネルセンスアンプ１２２にお
けるトランジスタ１２４および１２６の各ソース／ドレ
イン領域１５４に隣接して、ｎ+ 型コモン領域１５６が
形成されている。ソース／ドレイン領域１５４およびコ
モン領域１５６の境界線上はコンタクトホール１５８が
形成されている。したがって、トランジスタ１２４およ
び１２６の各ボディ領域は、コモン領域１５６およびコ
ンタクトホール１５８を介してセンスアンプ駆動線８６
に接続されている。
けるトランジスタ１２４および１２６の各ソース／ドレ
イン領域１５４に隣接して、ｎ+ 型コモン領域１５６が
形成されている。ソース／ドレイン領域１５４およびコ
モン領域１５６の境界線上はコンタクトホール１５８が
形成されている。したがって、トランジスタ１２４およ
び１２６の各ボディ領域は、コモン領域１５６およびコ
ンタクトホール１５８を介してセンスアンプ駆動線８６
に接続されている。
【００９４】［実施例６］図１６は、この発明の実施例
６によるＤＲＡＭの一部構成を示すブロック図である。
図１６を参照して、この実施例６では、図１４と異な
り、接地線９２が共通線２４と接続されていない。ま
た、ボディ固定線ＦＬが接地線９０と接続されていな
い。したがって、実施例４と同様に、Ｎチャネルセンス
アンプ７４が動作して接地線９０および９２の接地電位
Ｖｓｓが変動しても、ボディ固定線ＦＬおよび共通線２
４の接地電位Ｖｓｓは変動しない。そのため、安定した
接地電位Ｖｓｓがメモリセルにおけるトランスファーゲ
ートにおけるボディ領域に供給される。
６によるＤＲＡＭの一部構成を示すブロック図である。
図１６を参照して、この実施例６では、図１４と異な
り、接地線９２が共通線２４と接続されていない。ま
た、ボディ固定線ＦＬが接地線９０と接続されていな
い。したがって、実施例４と同様に、Ｎチャネルセンス
アンプ７４が動作して接地線９０および９２の接地電位
Ｖｓｓが変動しても、ボディ固定線ＦＬおよび共通線２
４の接地電位Ｖｓｓは変動しない。そのため、安定した
接地電位Ｖｓｓがメモリセルにおけるトランスファーゲ
ートにおけるボディ領域に供給される。
【００９５】［実施例７］図１７は、この発明の実施例
７によるＤＲＡＭにおけるＮチャネルセンスアンプ、プ
リチャージトランジスタおよびイコライズトランジスタ
の構成を示す平面図である。図１８は、図１７に示され
たトランジスタの活性領域を示すための平面図である。
７によるＤＲＡＭにおけるＮチャネルセンスアンプ、プ
リチャージトランジスタおよびイコライズトランジスタ
の構成を示す平面図である。図１８は、図１７に示され
たトランジスタの活性領域を示すための平面図である。
【００９６】図１７および図１８を参照して、Ｎチャネ
ルセンスアンプ７４におけるＮチャネルＭＯＳトランジ
スタ７６および７８は、活性領域１７０上に形成されて
いる。トランジスタ７６のゲート電極１１６はビット線
／ＢＬ１または／ＢＬ２に接続されている。トランジス
タ７８のゲート電極１１６はビット線ＢＬ１またはＢＬ
２に接続されている。トランジスタ７６のゲート電極１
１６下のボディ領域はビット線方向に延びだし、その延
びだした部分にｐ+ 型コンタクト領域１６６が形成され
ている。トランジスタ７６のボディ領域は、このコンタ
クト領域１６６上に形成されたコンタクトホール１６７
を介して接地電位Ｖｓｓが供給される接地線１６０に接
続されている。また、トランジスタ７８のゲート電極１
１６下のボディ領域はビット線方向に延びだし、その延
びだした部分にはｐ+ 型のコンタクト領域１６６が形成
されている。トランジスタ７８のボディ領域は、このコ
ンタクト領域１６６上に形成されたコンタクトホール１
６７を介して接地電位Ｖｓｓが供給される接地線１６１
に接続される。
ルセンスアンプ７４におけるＮチャネルＭＯＳトランジ
スタ７６および７８は、活性領域１７０上に形成されて
いる。トランジスタ７６のゲート電極１１６はビット線
／ＢＬ１または／ＢＬ２に接続されている。トランジス
タ７８のゲート電極１１６はビット線ＢＬ１またはＢＬ
２に接続されている。トランジスタ７６のゲート電極１
１６下のボディ領域はビット線方向に延びだし、その延
びだした部分にｐ+ 型コンタクト領域１６６が形成され
ている。トランジスタ７６のボディ領域は、このコンタ
クト領域１６６上に形成されたコンタクトホール１６７
を介して接地電位Ｖｓｓが供給される接地線１６０に接
続されている。また、トランジスタ７８のゲート電極１
１６下のボディ領域はビット線方向に延びだし、その延
びだした部分にはｐ+ 型のコンタクト領域１６６が形成
されている。トランジスタ７８のボディ領域は、このコ
ンタクト領域１６６上に形成されたコンタクトホール１
６７を介して接地電位Ｖｓｓが供給される接地線１６１
に接続される。
【００９７】一方、プリチャージトランジスタ９８およ
びイコライズトランジスタ１００は活性領域１６８上に
形成されている。トランジスタ９８および１００のボデ
ィ領域はビット線方向に延びだし、その延びだした部分
にはｐ+ 型コンタクト領域１６４が形成されている。ト
ランジスタ９８および１００のボディ領域は、このコン
タクト領域１６４上に形成されたコンタクトホール１６
５を介して接地線９０に接続される。
びイコライズトランジスタ１００は活性領域１６８上に
形成されている。トランジスタ９８および１００のボデ
ィ領域はビット線方向に延びだし、その延びだした部分
にはｐ+ 型コンタクト領域１６４が形成されている。ト
ランジスタ９８および１００のボディ領域は、このコン
タクト領域１６４上に形成されたコンタクトホール１６
５を介して接地線９０に接続される。
【００９８】［実施例８］図１９は、この発明の実施例
８によるＤＲＡＭにおけるＮチャネルセンスアンプ、プ
リチャージトランジスタおよびイコライズトランジスタ
の構成を示すレイアウト図である。図２０は、図１９に
示されたトランジスタの活性領域を示すレイアウト図で
ある。
８によるＤＲＡＭにおけるＮチャネルセンスアンプ、プ
リチャージトランジスタおよびイコライズトランジスタ
の構成を示すレイアウト図である。図２０は、図１９に
示されたトランジスタの活性領域を示すレイアウト図で
ある。
【００９９】図１９および図２０を参照して、この実施
例８ではプリチャージトランジスタおよびイコライズト
ランジスタの活性領域１７４中のボディ領域はＮチャネ
ルセンスアンプ７４側に延び、活性領域１７０と結合し
ている。その結合部分にはｐ + 型コンタクト領域１７２
が形成されている。Ｎチャネルセンスアンプ７４におけ
るトランジスタ７６のボディ領域、プリチャージトラン
ジスタ９８およびイコライズトランジスタ１００のボデ
ィ領域は、このコンタクト領域１７２上に形成されたコ
ンタクトホール１７３を介して接地線１６０に接続され
ている。
例８ではプリチャージトランジスタおよびイコライズト
ランジスタの活性領域１７４中のボディ領域はＮチャネ
ルセンスアンプ７４側に延び、活性領域１７０と結合し
ている。その結合部分にはｐ + 型コンタクト領域１７２
が形成されている。Ｎチャネルセンスアンプ７４におけ
るトランジスタ７６のボディ領域、プリチャージトラン
ジスタ９８およびイコライズトランジスタ１００のボデ
ィ領域は、このコンタクト領域１７２上に形成されたコ
ンタクトホール１７３を介して接地線１６０に接続され
ている。
【０１００】この実施例８によれば、Ｎチャネルセンス
アンプ７４におけるトランジスタ７６および７８のボデ
ィ領域と、プリチャージトランジスタ９８およびイコラ
イズトランジスタ１００のボディ領域とが、１つのボデ
ィ固定線１６０に接続されているため、レイアウト面積
の増大が抑えられる。
アンプ７４におけるトランジスタ７６および７８のボデ
ィ領域と、プリチャージトランジスタ９８およびイコラ
イズトランジスタ１００のボディ領域とが、１つのボデ
ィ固定線１６０に接続されているため、レイアウト面積
の増大が抑えられる。
【０１０１】［実施例９］図２１は、この発明の実施例
９によるＤＲＡＭにおけるＮチャネルセンスアンプ、プ
リチャージトランジスタおよびイコライズトランジスタ
の構成を示す平面図である。図２２は、図２１に示され
たトランジスタの活性領域を示す平面図である。
９によるＤＲＡＭにおけるＮチャネルセンスアンプ、プ
リチャージトランジスタおよびイコライズトランジスタ
の構成を示す平面図である。図２２は、図２１に示され
たトランジスタの活性領域を示す平面図である。
【０１０２】図２１および図２２を参照して、この実施
例９では、図１８と異なりＮチャネルセンスアンプ７４
におけるトランジスタ７６および７８は活性領域１７８
上に形成される。トランジスタ７６および７８に共通す
るソース／ドレイン領域１７５に隣接して、ｐ+ 型コモ
ン領域１７６が形成されている。トランジスタ７６およ
び７８のボディ領域は、このコモン領域１７６およびソ
ース／ドレイン領域１７５の境界線上に形成されたコン
タクトホール１７７を介してセンスアンプ駆動線８８に
接続されている。これにより、トランジスタ７６および
７８では基板効果が生じないので、このＮチャネルセン
スアンプ７４は高速に動作する。
例９では、図１８と異なりＮチャネルセンスアンプ７４
におけるトランジスタ７６および７８は活性領域１７８
上に形成される。トランジスタ７６および７８に共通す
るソース／ドレイン領域１７５に隣接して、ｐ+ 型コモ
ン領域１７６が形成されている。トランジスタ７６およ
び７８のボディ領域は、このコモン領域１７６およびソ
ース／ドレイン領域１７５の境界線上に形成されたコン
タクトホール１７７を介してセンスアンプ駆動線８８に
接続されている。これにより、トランジスタ７６および
７８では基板効果が生じないので、このＮチャネルセン
スアンプ７４は高速に動作する。
【０１０３】［実施例１０］図２３は、この発明の実施
例１０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図２３を
参照して、この実施例１０では、１つのメモリセル２０
におけるトランスファーゲート２８のボディ領域３６が
１つのボディ固定線ＦＬ１、ＦＬ２またはＬＦ３に接続
されている。すなわち、ボディ領域３６はボディ固定線
の１箇所で接続されている。
例１０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図２３を
参照して、この実施例１０では、１つのメモリセル２０
におけるトランスファーゲート２８のボディ領域３６が
１つのボディ固定線ＦＬ１、ＦＬ２またはＬＦ３に接続
されている。すなわち、ボディ領域３６はボディ固定線
の１箇所で接続されている。
【０１０４】図２４は、図２３中の一点鎖線で囲まれた
部分の具体的構成を示す平面図である。図２４を参照し
て、メモリセル２０は活性領域１８２上に形成されてい
る。トランスファーゲート２８のボディ領域３６はボデ
ィ固定線の下まで延びだしている。このボディ領域３６
のｐ+ 型コンタクト領域は、コンタクトホールを介して
中間層５５と接続されている。トランスファーゲート２
８のボディ領域３６は、その延びだした部分の上に形成
されたコンタクトホール１８３を介してボディ固定線Ｆ
Ｌ１、ＦＬ２、またはＦＬ３と接続されている。このよ
うに、１つのメモリセル２０におけるトランスファーゲ
ート２８のボディ領域３６が１つのボディ固定線の１箇
所で接続されていてもよい。
部分の具体的構成を示す平面図である。図２４を参照し
て、メモリセル２０は活性領域１８２上に形成されてい
る。トランスファーゲート２８のボディ領域３６はボデ
ィ固定線の下まで延びだしている。このボディ領域３６
のｐ+ 型コンタクト領域は、コンタクトホールを介して
中間層５５と接続されている。トランスファーゲート２
８のボディ領域３６は、その延びだした部分の上に形成
されたコンタクトホール１８３を介してボディ固定線Ｆ
Ｌ１、ＦＬ２、またはＦＬ３と接続されている。このよ
うに、１つのメモリセル２０におけるトランスファーゲ
ート２８のボディ領域３６が１つのボディ固定線の１箇
所で接続されていてもよい。
【０１０５】［実施例１１］図２５は、この発明の実施
例１１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図２５を
参照して、この実施例１１では隣接するビット線対間で
メモリセル２０が対称的に配置されている。したがっ
て、ビット線／ＢＬ１に接続されるメモリセル２０は、
ビット線ＢＬ２に接続されるメモリセル２０と隣接して
いる。そして、互いに隣接する２つのメモリセル２０に
おけるトランスファーゲート２８のボディ領域３６はと
もに、１つのボディ固定線ＦＬ１、ＦＬ２またはＦＬ３
の１箇所で接続されている。
例１１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図２５を
参照して、この実施例１１では隣接するビット線対間で
メモリセル２０が対称的に配置されている。したがっ
て、ビット線／ＢＬ１に接続されるメモリセル２０は、
ビット線ＢＬ２に接続されるメモリセル２０と隣接して
いる。そして、互いに隣接する２つのメモリセル２０に
おけるトランスファーゲート２８のボディ領域３６はと
もに、１つのボディ固定線ＦＬ１、ＦＬ２またはＦＬ３
の１箇所で接続されている。
【０１０６】図２６は、図２５中の一点鎖線で囲まれた
部分の具体的構成を示す平面図である。この実施例１１
では、プレーナ型のメモリセルが採用されている。図２
６を参照して、この実施例１１ではメモリセル２０は活
性領域１８６上に形成されている。互いに隣接する２つ
のメモリセル２０におけるトランスファーゲート２８の
ボディ領域３６はともに、ボディ固定線ＦＬ１、ＦＬ２
またはＦＬ３の下まで延びだしている。ボディ領域３６
はその延びだした部分の上に形成されたコンタクトホー
ル１８８を介してボディ固定線ＦＬ１、ＦＬ２またはＦ
Ｌ３に接続される。
部分の具体的構成を示す平面図である。この実施例１１
では、プレーナ型のメモリセルが採用されている。図２
６を参照して、この実施例１１ではメモリセル２０は活
性領域１８６上に形成されている。互いに隣接する２つ
のメモリセル２０におけるトランスファーゲート２８の
ボディ領域３６はともに、ボディ固定線ＦＬ１、ＦＬ２
またはＦＬ３の下まで延びだしている。ボディ領域３６
はその延びだした部分の上に形成されたコンタクトホー
ル１８８を介してボディ固定線ＦＬ１、ＦＬ２またはＦ
Ｌ３に接続される。
【０１０７】この実施例１１によれば、隣接する２つの
メモリセル２０におけるトランスファーゲート２８のボ
ディ領域３６がともに、１つのボディ固定線の１箇所で
接続されているため、レイアウト面積の増大が抑えられ
る。
メモリセル２０におけるトランスファーゲート２８のボ
ディ領域３６がともに、１つのボディ固定線の１箇所で
接続されているため、レイアウト面積の増大が抑えられ
る。
【０１０８】［実施例１２］図２７は、この発明の実施
例１２によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図２７を
参照して、この実施例１２では、図２５と異なり互いに
隣接する４つのメモリセル２０におけるトランスファー
ゲート２８のボディ領域が１つのボディ固定線ＦＬ１、
ＦＬ２、ＬＦ３またはＦＬ４の１箇所で接続されてい
る。
例１２によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図２７を
参照して、この実施例１２では、図２５と異なり互いに
隣接する４つのメモリセル２０におけるトランスファー
ゲート２８のボディ領域が１つのボディ固定線ＦＬ１、
ＦＬ２、ＬＦ３またはＦＬ４の１箇所で接続されてい
る。
【０１０９】図２８は、図２７中の一点鎖線で囲まれた
部分の具体的構成を示す平面図である。図２９は、図２
８中の２９−２９線に沿って切断した断面図である。図
２８および図２９を参照して、メモリセル２０は活性領
域１９２上に形成されている。互いに隣接する４つのメ
モリセル２０におけるトランスファーゲート２８のボデ
ィ領域３６はすべて、１つのボディ固定線ＦＬ２または
ＦＬ３の下まで延びだしている。このボディ領域３６の
延びだした部分にはｐ+ 型コンタクト領域５９が形成さ
れている。このコンタクト領域５９の上にはコンタクト
ホール６１が形成され、さらに中間層５５が形成されて
いる。中間層５５の上にはコンタクトホール１９４が形
成されている。ボディ領域３６は、コンタクトホール６
１、中間層５５およびコンタクトホール１９４を介して
ボディ固定線ＦＬ２またはＬＦ３に接続されている。
部分の具体的構成を示す平面図である。図２９は、図２
８中の２９−２９線に沿って切断した断面図である。図
２８および図２９を参照して、メモリセル２０は活性領
域１９２上に形成されている。互いに隣接する４つのメ
モリセル２０におけるトランスファーゲート２８のボデ
ィ領域３６はすべて、１つのボディ固定線ＦＬ２または
ＦＬ３の下まで延びだしている。このボディ領域３６の
延びだした部分にはｐ+ 型コンタクト領域５９が形成さ
れている。このコンタクト領域５９の上にはコンタクト
ホール６１が形成され、さらに中間層５５が形成されて
いる。中間層５５の上にはコンタクトホール１９４が形
成されている。ボディ領域３６は、コンタクトホール６
１、中間層５５およびコンタクトホール１９４を介して
ボディ固定線ＦＬ２またはＬＦ３に接続されている。
【０１１０】この実施例１２によれば、４つのメモリセ
ル２０におけるトランスファーゲート２８のボディ領域
３６が１つのボディ固定線の１箇所で接続されているた
め、レイアウト面積の増大が抑えられる。
ル２０におけるトランスファーゲート２８のボディ領域
３６が１つのボディ固定線の１箇所で接続されているた
め、レイアウト面積の増大が抑えられる。
【０１１１】［実施例１３］図３０は、図２９のＬＯＣ
ＯＳ分離の代わりにフィールドシールド分離が採用され
ている場合の断面図である。この実施例１３では、ＬＯ
ＣＯＳ膜４６の代わりにフィールドシールド電極１３６
が形成されている。
ＯＳ分離の代わりにフィールドシールド分離が採用され
ている場合の断面図である。この実施例１３では、ＬＯ
ＣＯＳ膜４６の代わりにフィールドシールド電極１３６
が形成されている。
【０１１２】［実施例１４］図３１、プレーナ型メモリ
セルの場合において、図２７中の二点鎖線で囲まれた部
分の具体的な構成を示す平面図である。図３１を参照し
て、メモリセルは活性領域１９８の上に形成されてい
る。互いに隣接する４つのメモリセルにおけるトランス
ファーゲート２８のボディ領域３６はすべて、１つのコ
ンタクトホール２００を介して１つのボディ固定線ＦＬ
１、ＦＬ２またはＦＬ３に接続されている。このボディ
領域３６ａのＰ+ 型コンタクト領域は、コンタクトホー
ルを介して中間層５５と接続されている。
セルの場合において、図２７中の二点鎖線で囲まれた部
分の具体的な構成を示す平面図である。図３１を参照し
て、メモリセルは活性領域１９８の上に形成されてい
る。互いに隣接する４つのメモリセルにおけるトランス
ファーゲート２８のボディ領域３６はすべて、１つのコ
ンタクトホール２００を介して１つのボディ固定線ＦＬ
１、ＦＬ２またはＦＬ３に接続されている。このボディ
領域３６ａのＰ+ 型コンタクト領域は、コンタクトホー
ルを介して中間層５５と接続されている。
【０１１３】この実施例１４によれば、４つのメモリセ
ルにおけるトランスファーゲートのボディ領域が１つの
ボディ固定線の１箇所で接続されているため、レイアウ
ト面積の増大が抑えられる。
ルにおけるトランスファーゲートのボディ領域が１つの
ボディ固定線の１箇所で接続されているため、レイアウ
ト面積の増大が抑えられる。
【０１１４】［実施例１５］図３２は、この発明の実施
例１５によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３２を
参照して、この実施例１５では、ボディ固定線ＦＬ１〜
ＦＬ３がそれぞれビット線ＢＬ１〜ＢＬ３とビット線／
ＢＬ１〜／ＢＬ３との間に配置されている。また、これ
らのボディ固定線ＦＬ１〜ＦＬ３は、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬ３，／ＢＬ３と同じ配線層に形成さ
れている。したがって、ビット線ＢＬ１および／ＢＬ１
はボディ固定線ＦＬ１によってシールドされる。ビット
線ＢＬ２および／ＢＬ２はボディ固定線ＦＬ２によって
シールドされる。
例１５によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３２を
参照して、この実施例１５では、ボディ固定線ＦＬ１〜
ＦＬ３がそれぞれビット線ＢＬ１〜ＢＬ３とビット線／
ＢＬ１〜／ＢＬ３との間に配置されている。また、これ
らのボディ固定線ＦＬ１〜ＦＬ３は、ビット線対ＢＬ
１，／ＢＬ１〜ＢＬ３，／ＢＬ３と同じ配線層に形成さ
れている。したがって、ビット線ＢＬ１および／ＢＬ１
はボディ固定線ＦＬ１によってシールドされる。ビット
線ＢＬ２および／ＢＬ２はボディ固定線ＦＬ２によって
シールドされる。
【０１１５】この実施例１５によれば、対向するビット
線がボディ固定線によってシールドされているため、そ
の一方のビット線から他方のビット線へ与えられるノイ
ズが低減される。このように、ボディ固定線は互いに対
向する２つのビット線の間に配置されるのが好ましい。
一方ビット線の電位は他方ビット線と常に反対の方向へ
変動するからである。
線がボディ固定線によってシールドされているため、そ
の一方のビット線から他方のビット線へ与えられるノイ
ズが低減される。このように、ボディ固定線は互いに対
向する２つのビット線の間に配置されるのが好ましい。
一方ビット線の電位は他方ビット線と常に反対の方向へ
変動するからである。
【０１１６】すなわち、ビット線ＢＬ１〜ＢＬ３にメモ
リセル２０からデータが読出されたとき、センスアンプ
２２のリファレンスとなるビット線／ＢＬ１，／ＢＬ２
はそれぞれ一方側のビット線ＢＬ２，ＢＬ３だけから容
量結合によってノイズを受け、他方側のビット線ＢＬ
１，ＢＬ２からはノイズを受けない。したがって、図７
に示されたようにシールド線のない場合において、リフ
ァレンス用のビット線が両側のビット線から容量結合に
よるノイズを受けるという最悪の場合は避けられる。
リセル２０からデータが読出されたとき、センスアンプ
２２のリファレンスとなるビット線／ＢＬ１，／ＢＬ２
はそれぞれ一方側のビット線ＢＬ２，ＢＬ３だけから容
量結合によってノイズを受け、他方側のビット線ＢＬ
１，ＢＬ２からはノイズを受けない。したがって、図７
に示されたようにシールド線のない場合において、リフ
ァレンス用のビット線が両側のビット線から容量結合に
よるノイズを受けるという最悪の場合は避けられる。
【０１１７】図３３は、図３０に示されたハーフピッチ
の折返しビット線構造を有するＤＲＡＭにおいて、ボデ
ィ固定線がシールド線として用いられた場合のビット線
間における容量結合を説明するための図である。図３３
を参照して、ビット線ＢＬ１〜ＢＬ３の電位がすべてＨ
レベルになると、ビット線／ＢＬ１，／ＢＬ２はそれぞ
れビット線間容量Ｃｂｂを介してビット線ＢＬ２，ＢＬ
３と結合されているので、ビット線／ＢＬ１〜／ＢＬ３
の電位は上昇する。しかし、ビット線／ＢＬ１〜／ＢＬ
３はそれぞれ容量Ｃｂｆを介してボディ固定線ＦＬ１〜
ＦＬ３と結合されているため、ビット線／ＢＬ１〜／Ｂ
Ｌ３の電位は容量分割によってΔＶ１よりも小さいΔＶ
２だけしか上昇しない。したがって、読出時におけるビ
ット線間のノイズ干渉が低減される。
の折返しビット線構造を有するＤＲＡＭにおいて、ボデ
ィ固定線がシールド線として用いられた場合のビット線
間における容量結合を説明するための図である。図３３
を参照して、ビット線ＢＬ１〜ＢＬ３の電位がすべてＨ
レベルになると、ビット線／ＢＬ１，／ＢＬ２はそれぞ
れビット線間容量Ｃｂｂを介してビット線ＢＬ２，ＢＬ
３と結合されているので、ビット線／ＢＬ１〜／ＢＬ３
の電位は上昇する。しかし、ビット線／ＢＬ１〜／ＢＬ
３はそれぞれ容量Ｃｂｆを介してボディ固定線ＦＬ１〜
ＦＬ３と結合されているため、ビット線／ＢＬ１〜／Ｂ
Ｌ３の電位は容量分割によってΔＶ１よりも小さいΔＶ
２だけしか上昇しない。したがって、読出時におけるビ
ット線間のノイズ干渉が低減される。
【０１１８】［実施例１６］図３４は、この発明の実施
例１６によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３４を
参照して、この実施例１６では、すべてのビット線の間
にボディ固定線ＦＬ１〜ＦＬ７が配置されている。すな
わち、ビット線ＢＬ１および／ＢＬ１の間にはボディ固
定線ＦＬ２が配置されている。ビット線／ＢＬ１および
ＢＬ２の間にはボディ固定線ＦＬ３が配置されている。
ビット線ＢＬ２および／ＢＬ２の間にはボディ固定線Ｆ
Ｌ４が配置されている。ビット線／ＢＬ２およびＢＬ３
の間にはボディ固定線ＦＬ５が配置されている。ビット
線ＢＬ３および／ＢＬ３の間にはボディ固定線ＦＬ６が
配置されている。
例１６によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３４を
参照して、この実施例１６では、すべてのビット線の間
にボディ固定線ＦＬ１〜ＦＬ７が配置されている。すな
わち、ビット線ＢＬ１および／ＢＬ１の間にはボディ固
定線ＦＬ２が配置されている。ビット線／ＢＬ１および
ＢＬ２の間にはボディ固定線ＦＬ３が配置されている。
ビット線ＢＬ２および／ＢＬ２の間にはボディ固定線Ｆ
Ｌ４が配置されている。ビット線／ＢＬ２およびＢＬ３
の間にはボディ固定線ＦＬ５が配置されている。ビット
線ＢＬ３および／ＢＬ３の間にはボディ固定線ＦＬ６が
配置されている。
【０１１９】図３５は、図３４中の一点鎖線で囲まれた
部分の具体的構成を示す平面図である。図３６は、図３
５中の３６−３６線に沿って切断した断面図である。図
３５および図３６を参照して、ボディ固定線ＦＬ２〜Ｆ
Ｌ５はビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３
と同じ配線層に形成されている。すなわち、ビット線／
ＢＬ１，／ＢＬ２およびボディ固定線ＦＬ２，ＦＬ３は
層間絶縁膜６２上に形成されている。
部分の具体的構成を示す平面図である。図３６は、図３
５中の３６−３６線に沿って切断した断面図である。図
３５および図３６を参照して、ボディ固定線ＦＬ２〜Ｆ
Ｌ５はビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３
と同じ配線層に形成されている。すなわち、ビット線／
ＢＬ１，／ＢＬ２およびボディ固定線ＦＬ２，ＦＬ３は
層間絶縁膜６２上に形成されている。
【０１２０】互いに隣接する２つのメモリセル２０にお
けるトランスファーゲート２８のボディ領域３６は共通
にされている。したがって、それらのボディ領域３６
は、コンタクト領域５９、コンタクトホール６１、中間
層５５およびコンタクトホール６３を介してボディ固定
線ＦＬ２〜ＦＬ５に接続されている。
けるトランスファーゲート２８のボディ領域３６は共通
にされている。したがって、それらのボディ領域３６
は、コンタクト領域５９、コンタクトホール６１、中間
層５５およびコンタクトホール６３を介してボディ固定
線ＦＬ２〜ＦＬ５に接続されている。
【０１２１】この実施例１６によれば、ボディ固定線が
ビット線対の間だけでなく、対向するビット線の間にも
配置されているため、あるビット線対の１つのビット線
から他のビット線対へ与えられるノイズが低減されるだ
けでなく、あるビット線から対向するビット線へ与えら
れるノイズも低減される。しかも、ボディ固定線はビッ
ト線対と同じ配線層に形成されているため、そのような
ノイズはさらに低減される。
ビット線対の間だけでなく、対向するビット線の間にも
配置されているため、あるビット線対の１つのビット線
から他のビット線対へ与えられるノイズが低減されるだ
けでなく、あるビット線から対向するビット線へ与えら
れるノイズも低減される。しかも、ボディ固定線はビッ
ト線対と同じ配線層に形成されているため、そのような
ノイズはさらに低減される。
【０１２２】［実施例１７］図３７は、図３６のＬＯＣ
ＯＳ分離の代わりにフィールドシールド分離が採用され
ている場合の断面図である。この実施例１７において
は、ＳＯＩ基板３８上にフィールドシールド電極１３６
が形成されている。フィールドシールド電極１３６は、
層間絶縁膜１３８中に形成されている。
ＯＳ分離の代わりにフィールドシールド分離が採用され
ている場合の断面図である。この実施例１７において
は、ＳＯＩ基板３８上にフィールドシールド電極１３６
が形成されている。フィールドシールド電極１３６は、
層間絶縁膜１３８中に形成されている。
【０１２３】［実施例１８］図３８は、この発明の実施
例１８によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３８を
参照して、この実施例１８では図２３と異なりセンスア
ンプ２２が交互に配置されている。すなわち、ビット線
対ＢＬ１，／ＢＬ１に接続されるセンスアンプ２２はビ
ット線対ＢＬ１，／ＢＬ１の図上左側に配置され、ビッ
ト線対ＢＬ２，／ＢＬ２に接続されるセンスアンプ２２
はビット線対ＢＬ２，／ＢＬ２の図上右側に配置されて
いる。
例１８によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３８を
参照して、この実施例１８では図２３と異なりセンスア
ンプ２２が交互に配置されている。すなわち、ビット線
対ＢＬ１，／ＢＬ１に接続されるセンスアンプ２２はビ
ット線対ＢＬ１，／ＢＬ１の図上左側に配置され、ビッ
ト線対ＢＬ２，／ＢＬ２に接続されるセンスアンプ２２
はビット線対ＢＬ２，／ＢＬ２の図上右側に配置されて
いる。
【０１２４】この実施例１８によれば、センスアンプ２
２が交互に配置されているため、ビット線と同じピッチ
でセンスアンプを配置することなく、その２倍のピッチ
で配置することができる。したがって、厳しいデザイン
ルール下においても十分なチャネル幅を確保し、さらに
余分な配線を増やすことなく、センスアンプを効率的に
配置することができる。
２が交互に配置されているため、ビット線と同じピッチ
でセンスアンプを配置することなく、その２倍のピッチ
で配置することができる。したがって、厳しいデザイン
ルール下においても十分なチャネル幅を確保し、さらに
余分な配線を増やすことなく、センスアンプを効率的に
配置することができる。
【０１２５】［実施例１９］図３９は、この発明の実施
例１９によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３９を
参照して、この実施例１９では図３と異なり、センスア
ンプ２２が交互に配置されている。また、図３８と異な
り、隣接する２つのメモリセル２０におけるトランスフ
ァーゲートのボディ領域が、１つのボディ固定線ＦＬ
１、ＦＬ２またはＦＬ３の１箇所で接続されている。
例１９によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図３９を
参照して、この実施例１９では図３と異なり、センスア
ンプ２２が交互に配置されている。また、図３８と異な
り、隣接する２つのメモリセル２０におけるトランスフ
ァーゲートのボディ領域が、１つのボディ固定線ＦＬ
１、ＦＬ２またはＦＬ３の１箇所で接続されている。
【０１２６】この実施例１９ではセンスアンプが交互に
配置されているため、ビット線と同じピッチでセンスア
ンプを配置することなく、その２倍のピッチで配置する
ことができる。したがって、厳しいデザインルール下に
おいても十分なチャネル幅を確保し、さらに余分な配線
を増やすことなく、センスアンプを効率的に配置するこ
とができる。また、互いに隣接する２つのメモリセル２
０におけるトランスファーゲートのボディ領域が１つの
ボディ固定線の１箇所で接続されているため、図３８の
実施例１８よりもレイアウト面積が小さくなる。
配置されているため、ビット線と同じピッチでセンスア
ンプを配置することなく、その２倍のピッチで配置する
ことができる。したがって、厳しいデザインルール下に
おいても十分なチャネル幅を確保し、さらに余分な配線
を増やすことなく、センスアンプを効率的に配置するこ
とができる。また、互いに隣接する２つのメモリセル２
０におけるトランスファーゲートのボディ領域が１つの
ボディ固定線の１箇所で接続されているため、図３８の
実施例１８よりもレイアウト面積が小さくなる。
【０１２７】［実施例２０］図４０は、この発明の実施
例２０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４０を
参照してこの実施例２０では図２５と異なり、センスア
ンプ２２が交互に配置されている。また、図３８と異な
り、ビット線ＢＬ２および／ＢＬ２に接続されるメモリ
セル２０がビット線ＢＬ１および／ＢＬ１に接続される
メモリセル２０と対称的に配置され、かつ互いに隣接す
る２つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ている。
例２０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４０を
参照してこの実施例２０では図２５と異なり、センスア
ンプ２２が交互に配置されている。また、図３８と異な
り、ビット線ＢＬ２および／ＢＬ２に接続されるメモリ
セル２０がビット線ＢＬ１および／ＢＬ１に接続される
メモリセル２０と対称的に配置され、かつ互いに隣接す
る２つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ている。
【０１２８】この実施例２０ではセンスアンプ２２が交
互に配置されているため、ビット線と同じピッチでセン
スアンプを配置することなく、その２倍のピッチで配置
することができる。したがって、厳しいデザインルール
下においても十分なチャネル幅を確保し、さらに余分な
配線を増やすことなく、センスアンプを効率的に配置す
ることができる。また、互いに隣接する２つのメモリセ
ル２０におけるトランスファーゲートのボディ領域が１
つのボディ固定線の１箇所で接続されているため、図３
８の実施例１８よりもレイアウト面積が小さくなる。
互に配置されているため、ビット線と同じピッチでセン
スアンプを配置することなく、その２倍のピッチで配置
することができる。したがって、厳しいデザインルール
下においても十分なチャネル幅を確保し、さらに余分な
配線を増やすことなく、センスアンプを効率的に配置す
ることができる。また、互いに隣接する２つのメモリセ
ル２０におけるトランスファーゲートのボディ領域が１
つのボディ固定線の１箇所で接続されているため、図３
８の実施例１８よりもレイアウト面積が小さくなる。
【０１２９】［実施例２１］図４１は、この発明の実施
例２１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４１を
参照して、この実施例２１では図２７と異なり、センス
アンプ２２が交互に配置されている。また、図４０と異
なり、隣接する４つのメモリセル２０におけるトランス
ファーゲートのボディ領域が１つのボディ固定線の１箇
所で接続されている。
例２１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４１を
参照して、この実施例２１では図２７と異なり、センス
アンプ２２が交互に配置されている。また、図４０と異
なり、隣接する４つのメモリセル２０におけるトランス
ファーゲートのボディ領域が１つのボディ固定線の１箇
所で接続されている。
【０１３０】この実施例２１によれば、センスアンプ２
２が交互に配置されているため、ビット線と同じピッチ
でセンスアンプを配置することなく、その２倍のピッチ
で配置することができる。したがって、厳しいデザイン
ルール下においても十分なチャネル幅を確保し、さらに
余分な配線を増やすことなく、センスアンプを効率的に
配置することができる。また、隣接する４つのメモリセ
ル２０におけるトランスファーゲートのボディ領域がボ
ディ固定線の１箇所で接続されているため、図４０の実
施例２０よりもレイアウト面積がさらに小さくなる。
２が交互に配置されているため、ビット線と同じピッチ
でセンスアンプを配置することなく、その２倍のピッチ
で配置することができる。したがって、厳しいデザイン
ルール下においても十分なチャネル幅を確保し、さらに
余分な配線を増やすことなく、センスアンプを効率的に
配置することができる。また、隣接する４つのメモリセ
ル２０におけるトランスファーゲートのボディ領域がボ
ディ固定線の１箇所で接続されているため、図４０の実
施例２０よりもレイアウト面積がさらに小さくなる。
【０１３１】［実施例２２］図４２は、この発明の実施
例２２によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４２を
参照して、この実施例２２では図３２と異なり、センス
アンプ２２が交互に配置されている。また、図３８と異
なり、ビット線ＢＬ１〜ＢＬ３および／ＢＬ１〜／ＢＬ
３の間にボディ固定線ＦＬ１〜ＦＬ３がそれぞれ配置さ
れている。
例２２によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４２を
参照して、この実施例２２では図３２と異なり、センス
アンプ２２が交互に配置されている。また、図３８と異
なり、ビット線ＢＬ１〜ＢＬ３および／ＢＬ１〜／ＢＬ
３の間にボディ固定線ＦＬ１〜ＦＬ３がそれぞれ配置さ
れている。
【０１３２】この実施例２２によれば、センスアンプが
交互に配置されているため、ビット線と同じピッチでセ
ンスアンプを配置することなく、その２倍のピッチで配
置することができる。したがって、厳しいデザインルー
ル下においても十分なチャネル幅を確保し、さらに余分
な配線を増やすことなく、センスアンプを効率的に配置
することができる。また、一方のビット線ＢＬ１〜ＢＬ
３と他方のビット線／ＢＬ１〜／ＢＬ３との間にそれぞ
れボディ固定線が配置されているため、読出時にビット
線間に生じるノイズの影響が低減される。
交互に配置されているため、ビット線と同じピッチでセ
ンスアンプを配置することなく、その２倍のピッチで配
置することができる。したがって、厳しいデザインルー
ル下においても十分なチャネル幅を確保し、さらに余分
な配線を増やすことなく、センスアンプを効率的に配置
することができる。また、一方のビット線ＢＬ１〜ＢＬ
３と他方のビット線／ＢＬ１〜／ＢＬ３との間にそれぞ
れボディ固定線が配置されているため、読出時にビット
線間に生じるノイズの影響が低減される。
【０１３３】［実施例２３］図４３は、この発明の実施
例２３によるＤＲＡＭにおけるメモリセルおよびセンス
アンプの構成を示すブロック図である。図４３を参照し
て、この実施例２３では図３９と異なり、ビット線ＢＬ
２がビット線ＢＬ１および／ＢＬ１の間に配置されてい
る。また、ビット線／ＢＬ１がビット線ＢＬ２および／
ＢＬ２の間に配置されている。また、ビット線ＢＬ４が
ビット線ＢＬ３および／ＢＬ３の間に配置されている。
さらに、ビット線／ＢＬ３がビット線ＢＬ４および／Ｂ
Ｌ４の間に配置されている。したがって、図３９の実施
例１９ではメモリセル２０が１／２ピッチ（ハーフピッ
チ）で配置されているのに対し、この実施例２３ではメ
モリセル２０が１／４ピッチ（クォーターピッチ）で配
置されている。
例２３によるＤＲＡＭにおけるメモリセルおよびセンス
アンプの構成を示すブロック図である。図４３を参照し
て、この実施例２３では図３９と異なり、ビット線ＢＬ
２がビット線ＢＬ１および／ＢＬ１の間に配置されてい
る。また、ビット線／ＢＬ１がビット線ＢＬ２および／
ＢＬ２の間に配置されている。また、ビット線ＢＬ４が
ビット線ＢＬ３および／ＢＬ３の間に配置されている。
さらに、ビット線／ＢＬ３がビット線ＢＬ４および／Ｂ
Ｌ４の間に配置されている。したがって、図３９の実施
例１９ではメモリセル２０が１／２ピッチ（ハーフピッ
チ）で配置されているのに対し、この実施例２３ではメ
モリセル２０が１／４ピッチ（クォーターピッチ）で配
置されている。
【０１３４】また、ボディ固定線ＦＬ１がビット線ＢＬ
１およびＢＬ２の間に配置されている。ボディ固定線Ｆ
Ｌ２がビット線／ＢＬ１および／ＢＬ２の間に配置され
ている。ボディ固定線ＦＬ３はビット線ＢＬ３およびＢ
Ｌ４の間に配置されている。ボディ固定線ＦＬ４はビッ
ト線／ＢＬ３および／ＢＬ４の間に配置されている。
１およびＢＬ２の間に配置されている。ボディ固定線Ｆ
Ｌ２がビット線／ＢＬ１および／ＢＬ２の間に配置され
ている。ボディ固定線ＦＬ３はビット線ＢＬ３およびＢ
Ｌ４の間に配置されている。ボディ固定線ＦＬ４はビッ
ト線／ＢＬ３および／ＢＬ４の間に配置されている。
【０１３５】このように、実施例２３はクォーターピッ
チのセル配置を有するので、４つのビット線に対応して
１つのセンスアンプを配置することができる。したがっ
て、ハーフピッチのセル配置に比べて、センスアンプの
レイアウトピッチが緩和される。そのため、厳しいデザ
インルール下においても十分なチャネル幅を確保し、さ
らに余分な配線を増やすことなく、センスアンプを効率
的に配置することができる。
チのセル配置を有するので、４つのビット線に対応して
１つのセンスアンプを配置することができる。したがっ
て、ハーフピッチのセル配置に比べて、センスアンプの
レイアウトピッチが緩和される。そのため、厳しいデザ
インルール下においても十分なチャネル幅を確保し、さ
らに余分な配線を増やすことなく、センスアンプを効率
的に配置することができる。
【０１３６】図４４は、クォーターピッチの折返しビッ
ト線構造を有するＤＲＡＭにおいて、シールド線が設け
られていない場合のビット線間における容量結合を説明
するための図である。図４４を参照して、ビット線ＢＬ
１〜ＢＬ４の電位がＨレベルになると、リファレンス側
のビット線／ＢＬ１〜／ＢＬ４の電位もΔＶ１だけ上昇
する。これは、ビット線／ＢＬ１〜／ＢＬ４がビット線
間容量Ｃｂｂを介してビット線ＢＬ１〜ＢＬ４と結合さ
れているからである。これによりビット線対に生じる読
出電位差がΔＶ１だけ減少するので、その分だけ動作マ
ージンが低下する。
ト線構造を有するＤＲＡＭにおいて、シールド線が設け
られていない場合のビット線間における容量結合を説明
するための図である。図４４を参照して、ビット線ＢＬ
１〜ＢＬ４の電位がＨレベルになると、リファレンス側
のビット線／ＢＬ１〜／ＢＬ４の電位もΔＶ１だけ上昇
する。これは、ビット線／ＢＬ１〜／ＢＬ４がビット線
間容量Ｃｂｂを介してビット線ＢＬ１〜ＢＬ４と結合さ
れているからである。これによりビット線対に生じる読
出電位差がΔＶ１だけ減少するので、その分だけ動作マ
ージンが低下する。
【０１３７】図４５は、図４３に示されたように、クォ
ーターピッチの折返しビット線構造を有するＤＲＡＭに
おいて、ボディ固定線がシールド線として用いられた場
合のビット線間における容量結合を説明するための図で
ある。たとえば図４３における共通線２４に隣接するワ
ード線ＷＬが選択されると、そのワード線ＷＬに接続さ
れたすべてのメモリセル２０からビット線対ＢＬ１，／
ＢＬ１〜ＢＬ４，／ＢＬ４へデータか読出される。それ
らメモリセル２０のデータがすべてＨレベルの場合、ビ
ット線ＢＬ１〜ＢＬ４の電位はすべてＨレベルとなる。
リファレンス側のビット線／ＢＬ１〜／ＢＬ３はビット
線間容量Ｃｂｂを介してビット線ＢＬ２〜ＢＬ４とそれ
ぞれ結合されているので、リファレンス側のビット線／
ＢＬ１〜／ＢＬ４の電位も上昇する。しかし、ビット線
／ＢＬ１〜／ＢＬ４は容量Ｃｂｆを介してボディ固定線
ＦＬ２〜ＦＬ４ともそれぞれ結合されているので、ビッ
ト線／ＢＬ１〜／ＢＬ４の電位は容量分割によりΔＶ１
よりも小さいΔＶ２だけ上昇する。したがって、読出時
に生じるノイズの影響が低減される。しかも、ビット線
ＢＬ２および／ＢＬ１の両側にはボディ固定線ＦＬ１お
よびＦＬ２が配置されているため、ビット線ＢＬ１およ
び／ＢＬ２からビット線ＢＬ２および／ＢＬ１に与えら
れるノイズが低減される。また、ビット線ＢＬ４および
／ＢＬ３の両側にボディ固定線ＦＬ３およびＦＬ４が配
置されているため、ビット線ＢＬ３および／ＢＬ４から
ビット線ＢＬ４および／ＢＬ３に与えられるノイズが低
減される。
ーターピッチの折返しビット線構造を有するＤＲＡＭに
おいて、ボディ固定線がシールド線として用いられた場
合のビット線間における容量結合を説明するための図で
ある。たとえば図４３における共通線２４に隣接するワ
ード線ＷＬが選択されると、そのワード線ＷＬに接続さ
れたすべてのメモリセル２０からビット線対ＢＬ１，／
ＢＬ１〜ＢＬ４，／ＢＬ４へデータか読出される。それ
らメモリセル２０のデータがすべてＨレベルの場合、ビ
ット線ＢＬ１〜ＢＬ４の電位はすべてＨレベルとなる。
リファレンス側のビット線／ＢＬ１〜／ＢＬ３はビット
線間容量Ｃｂｂを介してビット線ＢＬ２〜ＢＬ４とそれ
ぞれ結合されているので、リファレンス側のビット線／
ＢＬ１〜／ＢＬ４の電位も上昇する。しかし、ビット線
／ＢＬ１〜／ＢＬ４は容量Ｃｂｆを介してボディ固定線
ＦＬ２〜ＦＬ４ともそれぞれ結合されているので、ビッ
ト線／ＢＬ１〜／ＢＬ４の電位は容量分割によりΔＶ１
よりも小さいΔＶ２だけ上昇する。したがって、読出時
に生じるノイズの影響が低減される。しかも、ビット線
ＢＬ２および／ＢＬ１の両側にはボディ固定線ＦＬ１お
よびＦＬ２が配置されているため、ビット線ＢＬ１およ
び／ＢＬ２からビット線ＢＬ２および／ＢＬ１に与えら
れるノイズが低減される。また、ビット線ＢＬ４および
／ＢＬ３の両側にボディ固定線ＦＬ３およびＦＬ４が配
置されているため、ビット線ＢＬ３および／ＢＬ４から
ビット線ＢＬ４および／ＢＬ３に与えられるノイズが低
減される。
【０１３８】［実施例２４］図４６は、この発明の実施
例２４によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４６を
参照して、この実施例２４では図４３と異なり、ボディ
固定線ＦＬ１〜ＦＬ５がビット線ＢＬ１，／ＢＬ１，Ｂ
Ｌ３，／ＢＬ３，ＢＬ５とそれぞれツイストされてい
る。この実施例２４におけるビット線間容量Ｃｂｂは、
次式で表わされる。
例２４によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４６を
参照して、この実施例２４では図４３と異なり、ボディ
固定線ＦＬ１〜ＦＬ５がビット線ＢＬ１，／ＢＬ１，Ｂ
Ｌ３，／ＢＬ３，ＢＬ５とそれぞれツイストされてい
る。この実施例２４におけるビット線間容量Ｃｂｂは、
次式で表わされる。
【０１３９】Ｃｂｂ＝Ｃｂｆ＋Ｃｒ／２＋Ｃｄ／２ ここで、Ｃｂｆはあるビット線とボディ固定線との間の
寄生容量を示し、Ｃｒはあるビット線とセンスアンプ２
２によってデータが読出されないリファレンス側のビッ
ト線との間の寄生容量を示し、Ｃｄはあるビット線とデ
ータが読出されたビット線との間の寄生容量を示す。
寄生容量を示し、Ｃｒはあるビット線とセンスアンプ２
２によってデータが読出されないリファレンス側のビッ
ト線との間の寄生容量を示し、Ｃｄはあるビット線とデ
ータが読出されたビット線との間の寄生容量を示す。
【０１４０】この実施例２４において、ボディ固定線の
図上左側半分と右側半分とは結合線２０８によって結合
されている。右または左側半分のボディ固定線はビット
線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４と同じ配線層
に形成されている。結合線２０８はこれらと異なる配線
層に形成されている。したがって、右または左側半分の
ボディ固定線はコンタクトホール２１０を介して結合線
２０８と接続されている。
図上左側半分と右側半分とは結合線２０８によって結合
されている。右または左側半分のボディ固定線はビット
線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４と同じ配線層
に形成されている。結合線２０８はこれらと異なる配線
層に形成されている。したがって、右または左側半分の
ボディ固定線はコンタクトホール２１０を介して結合線
２０８と接続されている。
【０１４１】この実施例２４によれば、ボディ固定線が
ビット線とツイストされているため、そのビット線が受
けるノイズはさらに低減される。
ビット線とツイストされているため、そのビット線が受
けるノイズはさらに低減される。
【０１４２】［実施例２５］図４７は、この発明の実施
例２５によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４７を
参照して、この実施例２５では図４６と異なり、結合線
２０８が設けられていない。したがって、ボディ固定線
ＦＬ１，ＦＬ３，ＦＬ５，ＦＬ７，ＦＬ９には共通線２
５から接地電位Ｖｓｓが供給される。また、ボディ固定
線ＦＬ２，ＦＬ４，ＦＬ６，ＦＬ８，ＦＬ１０には共通
線２４から接地電位Ｖｓｓが供給される。
例２５によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４７を
参照して、この実施例２５では図４６と異なり、結合線
２０８が設けられていない。したがって、ボディ固定線
ＦＬ１，ＦＬ３，ＦＬ５，ＦＬ７，ＦＬ９には共通線２
５から接地電位Ｖｓｓが供給される。また、ボディ固定
線ＦＬ２，ＦＬ４，ＦＬ６，ＦＬ８，ＦＬ１０には共通
線２４から接地電位Ｖｓｓが供給される。
【０１４３】この実施例２５によれば、図４６のように
結合線２０８が設けられていないため、ボディ固定線が
１つの配線層の中だけで形成される。したがって、この
実施例２５は図４６の実施例２４よりも容易に製造され
得る。しかも、図４６と同様にボディ固定線はビット線
とツイストされているに等しいので、ビット線が受ける
ノイズは図４１の実施例２４と同様に低減される。
結合線２０８が設けられていないため、ボディ固定線が
１つの配線層の中だけで形成される。したがって、この
実施例２５は図４６の実施例２４よりも容易に製造され
得る。しかも、図４６と同様にボディ固定線はビット線
とツイストされているに等しいので、ビット線が受ける
ノイズは図４１の実施例２４と同様に低減される。
【０１４４】［実施例２６］図４８は、この発明の実施
例２６によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４８を
参照して、この実施例２６では図２３と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。すな
わち、センスアンプ２２には、隣接する２つのメモリセ
ルアレイにおけるいずれかのビット線対ＢＬ１，／ＢＬ
１〜ＢＬ２，／ＢＬ２が接続される。なお図示しない
が、センスアンプ２２にはビット線対を選択するための
列選択ゲートが含まれている。
例２６によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４８を
参照して、この実施例２６では図２３と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。すな
わち、センスアンプ２２には、隣接する２つのメモリセ
ルアレイにおけるいずれかのビット線対ＢＬ１，／ＢＬ
１〜ＢＬ２，／ＢＬ２が接続される。なお図示しない
が、センスアンプ２２にはビット線対を選択するための
列選択ゲートが含まれている。
【０１４５】この実施例２６によれば、いわゆるシェア
ードセンスアンプ方式が採用されているため、センスア
ンプの数が図２３の実施例１０よりも少なくなる。
ードセンスアンプ方式が採用されているため、センスア
ンプの数が図２３の実施例１０よりも少なくなる。
【０１４６】［実施例２７］図４９は、この発明の実施
例２７によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４９を
参照して、この実施例２７では図３と異なり、いわゆる
シェアードセンスアンプ方式が採用されている。また、
図４８と異なり、隣接する２つのメモリセル２０におけ
るトランスファーゲートのボディ領域が１つのボディ固
定線の１箇所で接続されている。
例２７によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図４９を
参照して、この実施例２７では図３と異なり、いわゆる
シェアードセンスアンプ方式が採用されている。また、
図４８と異なり、隣接する２つのメモリセル２０におけ
るトランスファーゲートのボディ領域が１つのボディ固
定線の１箇所で接続されている。
【０１４７】この実施例２７によれば、シェアードセン
スアンプ方式が採用されているため、図３の実施例１よ
りもセンスアンプの数か少なくなる。しかも、２つのメ
モリセル２０におけるトランスファーゲートのボディ領
域が１つのボディ固定線の１箇所で接続されているた
め、図４８の実施例２６よりもレイアウト面積が小さく
なる。
スアンプ方式が採用されているため、図３の実施例１よ
りもセンスアンプの数か少なくなる。しかも、２つのメ
モリセル２０におけるトランスファーゲートのボディ領
域が１つのボディ固定線の１箇所で接続されているた
め、図４８の実施例２６よりもレイアウト面積が小さく
なる。
【０１４８】［実施例２８］図５０は、この発明の実施
例２８によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５０を
参照して、この実施例２８では図２５と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。ま
た、図４８と異なり、ビット線ＢＬ２および／ＢＬ２に
接続されるメモリセル２０がビット線ＢＬ１および／Ｂ
Ｌ１に接続されるメモリセルと対称的に配置されてい
る。そして、互いに隣接する２つのメモリセル２０にお
けるトランスファーゲートのボディ領域が１つのボディ
固定線の１箇所で接続されている。
例２８によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５０を
参照して、この実施例２８では図２５と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。ま
た、図４８と異なり、ビット線ＢＬ２および／ＢＬ２に
接続されるメモリセル２０がビット線ＢＬ１および／Ｂ
Ｌ１に接続されるメモリセルと対称的に配置されてい
る。そして、互いに隣接する２つのメモリセル２０にお
けるトランスファーゲートのボディ領域が１つのボディ
固定線の１箇所で接続されている。
【０１４９】この実施例２８によれば、シェアードセン
スアンプ方式が採用されているため、図２５の実施例１
１よりもセンスアンプの数が少なくなる。また、２つの
メモリセル２０におけるトランスファーゲートのボディ
領域が１つのボディ固定線の１箇所で接続されているた
め、図４８の実施例２６よりもレイアウト面積が小さく
なる。
スアンプ方式が採用されているため、図２５の実施例１
１よりもセンスアンプの数が少なくなる。また、２つの
メモリセル２０におけるトランスファーゲートのボディ
領域が１つのボディ固定線の１箇所で接続されているた
め、図４８の実施例２６よりもレイアウト面積が小さく
なる。
【０１５０】［実施例２９］図５１は、この発明の実施
例２９によりＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５１を
参照して、この実施例２９では図２７と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。ま
た、図５０と異なり、隣接する４つのメモリセル２０に
おけるトランスファーゲートのボディ領域が１つのボデ
ィ固定線の１箇所で接続されている。
例２９によりＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５１を
参照して、この実施例２９では図２７と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。ま
た、図５０と異なり、隣接する４つのメモリセル２０に
おけるトランスファーゲートのボディ領域が１つのボデ
ィ固定線の１箇所で接続されている。
【０１５１】この実施例２９によれば、シェアードセン
スアンプ方式が採用されているため、図２７の実施例１
２よりもセンスアンプの数が少なくなる。また、４つの
メモリセル２０におけるトランスファーゲートのボディ
領域が１つのボディ固定線の１箇所で接続されているた
め、図５０の実施例２８よりもレイアウト面積が小さく
なる。
スアンプ方式が採用されているため、図２７の実施例１
２よりもセンスアンプの数が少なくなる。また、４つの
メモリセル２０におけるトランスファーゲートのボディ
領域が１つのボディ固定線の１箇所で接続されているた
め、図５０の実施例２８よりもレイアウト面積が小さく
なる。
【０１５２】［実施例３０］図５２は、この発明の実施
例３０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５２を
参照して、この実施例３０では図３２と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。ま
た、図４８と異なり、ボディ固定線ＦＬ１〜ＦＬ３は、
ビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３の間で
はなく、ビット線ＢＬ１〜ＢＬ３および対向するビット
線／ＢＬ１〜／ＢＬ３の間に配置されている。
例３０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５２を
参照して、この実施例３０では図３２と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。ま
た、図４８と異なり、ボディ固定線ＦＬ１〜ＦＬ３は、
ビット線対ＢＬ１，／ＢＬ１〜ＢＬ３，／ＢＬ３の間で
はなく、ビット線ＢＬ１〜ＢＬ３および対向するビット
線／ＢＬ１〜／ＢＬ３の間に配置されている。
【０１５３】この実施例３０によれば、シェアードセン
スアンプ方式が採用されているため、図３２の実施例１
５よりもセンスアンプの数が少なくなる。また、ボディ
固定線が一方および他方ビット線の間に配置されている
ため、一方ビット線から他方ビット線へ与えられるノイ
ズが低減される。
スアンプ方式が採用されているため、図３２の実施例１
５よりもセンスアンプの数が少なくなる。また、ボディ
固定線が一方および他方ビット線の間に配置されている
ため、一方ビット線から他方ビット線へ与えられるノイ
ズが低減される。
【０１５４】［実施例３１］図５３は、この発明の実施
例３１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５３を
参照して、この実施例３１では図４８と異なり、センス
アンプ２２が交互に配置されている。
例３１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５３を
参照して、この実施例３１では図４８と異なり、センス
アンプ２２が交互に配置されている。
【０１５５】この実施例３１によれば、センスアンプ２
２が交互に配置されているため、センスアンプ２２のレ
イアウトピッチが緩和されるか、あるいはワード線方向
の幅が図４８の実施例２６よりも狭くなる。
２が交互に配置されているため、センスアンプ２２のレ
イアウトピッチが緩和されるか、あるいはワード線方向
の幅が図４８の実施例２６よりも狭くなる。
【０１５６】［実施例３２］図５４は、この発明の実施
例３２によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５４を
参照して、この実施例３２では図４９と異なり、センス
アンプ２２が交互に配置されている。また、図５３と異
なり隣接する２つのメモリセル２０におけるトランスフ
ァーゲートのボディ領域が１つのボディ固定線の１箇所
で接続されている。
例３２によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５４を
参照して、この実施例３２では図４９と異なり、センス
アンプ２２が交互に配置されている。また、図５３と異
なり隣接する２つのメモリセル２０におけるトランスフ
ァーゲートのボディ領域が１つのボディ固定線の１箇所
で接続されている。
【０１５７】この実施例３２によれば、センスアンプ２
２が交互に配置されているため、センスアンプ２２のレ
イアウトピッチが緩和されるか、あるいはワード線方向
の幅が図４９の実施例２７よりも狭くなる。また、隣接
する２つのメモリセル２０におけるトランスファーゲー
トのボディ領域が１つのボディ固定線の１箇所で接続さ
れているため、レイアウト面積が図５３の実施例３１よ
りも小さくなる。
２が交互に配置されているため、センスアンプ２２のレ
イアウトピッチが緩和されるか、あるいはワード線方向
の幅が図４９の実施例２７よりも狭くなる。また、隣接
する２つのメモリセル２０におけるトランスファーゲー
トのボディ領域が１つのボディ固定線の１箇所で接続さ
れているため、レイアウト面積が図５３の実施例３１よ
りも小さくなる。
【０１５８】［実施例３３］図５５は、この発明の実施
例３３によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５５を
参照して、この実施例３３では図５０と異なり、センス
アンプ２２が交互に配置されている。また、図５３と異
なり、ビット線ＢＬ２および／ＢＬ２に接続されるメモ
リセル２０がビット線ＢＬ１および／ＢＬ１に接続され
るメモリセル２０と対称的に配置されている。そして、
隣接する２つのメモリセル２０におけるトランスファー
ゲートのボディ領域が１つのボディ固定線の１箇所で接
続されている。
例３３によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５５を
参照して、この実施例３３では図５０と異なり、センス
アンプ２２が交互に配置されている。また、図５３と異
なり、ビット線ＢＬ２および／ＢＬ２に接続されるメモ
リセル２０がビット線ＢＬ１および／ＢＬ１に接続され
るメモリセル２０と対称的に配置されている。そして、
隣接する２つのメモリセル２０におけるトランスファー
ゲートのボディ領域が１つのボディ固定線の１箇所で接
続されている。
【０１５９】この実施例３３によれば、センスアンプが
交互に配置されているため、センスアンプ２２のレイア
ウトピッチが緩和されるか、あるいはワード線方向の幅
が図５０の実施例２８よりも狭くなる。また、隣接する
２つのメモリセル２０におけるトランスファーゲートの
ボディ領域が１つのボディ固定線の１箇所で接続されて
いるため、図５３の実施例３１よりもレイアウト面積が
小さくなる。
交互に配置されているため、センスアンプ２２のレイア
ウトピッチが緩和されるか、あるいはワード線方向の幅
が図５０の実施例２８よりも狭くなる。また、隣接する
２つのメモリセル２０におけるトランスファーゲートの
ボディ領域が１つのボディ固定線の１箇所で接続されて
いるため、図５３の実施例３１よりもレイアウト面積が
小さくなる。
【０１６０】［実施例３４］図５６は、この発明の実施
例３４によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５６を
参照して、この実施例３４では図５１と異なり、センス
アンプ２２が交互に配置されている。また、図５５と異
なり、隣接する４つのメモリセル２０におけるトランス
ファーゲートのボディ領域が１つのボディ固定線の１箇
所で接続されている。
例３４によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５６を
参照して、この実施例３４では図５１と異なり、センス
アンプ２２が交互に配置されている。また、図５５と異
なり、隣接する４つのメモリセル２０におけるトランス
ファーゲートのボディ領域が１つのボディ固定線の１箇
所で接続されている。
【０１６１】この実施例３４によれば、センスアンプが
交互に配置されているため、センスアンプ２２のレイア
ウトピッチが緩和されるか、あるいは図５１の実施例２
９よりもワード線方向の幅が小さくなる。また、隣接す
る４つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ているため、図５５の実施例３３よりもレイアウト面積
が小さくなる。
交互に配置されているため、センスアンプ２２のレイア
ウトピッチが緩和されるか、あるいは図５１の実施例２
９よりもワード線方向の幅が小さくなる。また、隣接す
る４つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ているため、図５５の実施例３３よりもレイアウト面積
が小さくなる。
【０１６２】［実施例３５］図５７は、この発明の実施
例３５によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５７を
参照して、この実施例３５では図５２と異なり、センス
アンプ２２が交互に配置されている。また、図５３と異
なり、ボディ固定線ＦＬ１〜ＦＬ３が、ビット線対の間
ではなく、ビット線ＢＬ１〜ＢＬ３および／ＢＬ１〜／
ＢＬ３の間に配置されている。
例３５によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５７を
参照して、この実施例３５では図５２と異なり、センス
アンプ２２が交互に配置されている。また、図５３と異
なり、ボディ固定線ＦＬ１〜ＦＬ３が、ビット線対の間
ではなく、ビット線ＢＬ１〜ＢＬ３および／ＢＬ１〜／
ＢＬ３の間に配置されている。
【０１６３】この実施例３５によれば、センスアンプが
交互に配置されているため、センスアンプ２２のレイア
ウトピッチが緩和されるか、あるいは図５２の実施例３
０よりもワード線方向の幅が狭くなる。また、一方およ
び他方ビット線の間にボディ固定線が配置されているた
め、一方ビット線から他方ビット線へのノイズが低減さ
れる。
交互に配置されているため、センスアンプ２２のレイア
ウトピッチが緩和されるか、あるいは図５２の実施例３
０よりもワード線方向の幅が狭くなる。また、一方およ
び他方ビット線の間にボディ固定線が配置されているた
め、一方ビット線から他方ビット線へのノイズが低減さ
れる。
【０１６４】［実施例３６］図５８は、この発明の実施
例３６によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５８を
参照して、この実施例３６では図４３と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。した
がって、この実施例３６によれば、図４３の実施例２３
よりもセンスアンプの数が少なくなる。
例３６によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５８を
参照して、この実施例３６では図４３と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。した
がって、この実施例３６によれば、図４３の実施例２３
よりもセンスアンプの数が少なくなる。
【０１６５】［実施例３７］図５９は、この発明の実施
例３７によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５９を
参照して、この実施例３７では図４６と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。した
がって、図４６の実施例２４よりもセンスアンプの数が
少なくなる。
例３７によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図５９を
参照して、この実施例３７では図４６と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。した
がって、図４６の実施例２４よりもセンスアンプの数が
少なくなる。
【０１６６】［実施例３８］図６０は、この発明の実施
例３８によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６０を
参照して、この実施例３８では図４７と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。した
がって、図４７の実施例２５よりもセンスアンプの数が
少なくなる。
例３８によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６０を
参照して、この実施例３８では図４７と異なり、いわゆ
るシェアードセンスアンプ方式が採用されている。した
がって、図４７の実施例２５よりもセンスアンプの数が
少なくなる。
【０１６７】［実施例３９］図６１は、この発明の実施
例３９によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６１を
参照して、この実施例３９では、いわゆるオープンビッ
ト線構造が採用されている。すなわち、ビット線ＢＬ１
および／ＢＬ１が一直線に配置され、ビット線ＢＬ１お
よび／ＢＬ１の間にセンスアンプ２２が配置されてい
る。ビット線ＢＬ１および／ＢＬ１が１つのビット線対
を構成する。他のビット線対ＢＬ２，／ＢＬ２〜ＢＬ
４，／ＢＬ４についても、このビット線対ＢＬ１，／Ｂ
Ｌ１と同様に構成されている。
例３９によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６１を
参照して、この実施例３９では、いわゆるオープンビッ
ト線構造が採用されている。すなわち、ビット線ＢＬ１
および／ＢＬ１が一直線に配置され、ビット線ＢＬ１お
よび／ＢＬ１の間にセンスアンプ２２が配置されてい
る。ビット線ＢＬ１および／ＢＬ１が１つのビット線対
を構成する。他のビット線対ＢＬ２，／ＢＬ２〜ＢＬ
４，／ＢＬ４についても、このビット線対ＢＬ１，／Ｂ
Ｌ１と同様に構成されている。
【０１６８】また、これらビット線ＢＬ１〜ＢＬ４，／
ＢＬ１〜／ＢＬ４と交差してワード線ＷＬが配置されて
いる。ビット線およびワード線のすべての交点にはメモ
リセル２０が配置されている。ビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬ４，／ＢＬ４に沿ってボディ固定線ＦＬ１〜
ＦＬ４がそれぞれ配置されている。ボディ固定線ＦＬ１
〜ＦＬ４に交差してかつセンスアンプ２２に沿って共通
線２４が配置されている。ボディ固定線ＦＬ１〜ＦＬ４
は共通線２４に接続される。この共通線２４には接地電
位Ｖｓｓが供給される。したがって、すべてのボディ固
定線ＦＬ１〜ＦＬ４には接地電位Ｖｓｓが供給される。
ＢＬ１〜／ＢＬ４と交差してワード線ＷＬが配置されて
いる。ビット線およびワード線のすべての交点にはメモ
リセル２０が配置されている。ビット線対ＢＬ１，／Ｂ
Ｌ１〜ＢＬ４，／ＢＬ４に沿ってボディ固定線ＦＬ１〜
ＦＬ４がそれぞれ配置されている。ボディ固定線ＦＬ１
〜ＦＬ４に交差してかつセンスアンプ２２に沿って共通
線２４が配置されている。ボディ固定線ＦＬ１〜ＦＬ４
は共通線２４に接続される。この共通線２４には接地電
位Ｖｓｓが供給される。したがって、すべてのボディ固
定線ＦＬ１〜ＦＬ４には接地電位Ｖｓｓが供給される。
【０１６９】すべてのメモリセル２０におけるトランス
ファーゲートのボディ領域は、１つのボディ固定線の１
箇所で接続されている。したがって、メモリセル２０に
おけるトランスファーゲートのボディ領域には接地電位
Ｖｓｓが供給される。これにより、そのボディ領域は電
気的に固定される。
ファーゲートのボディ領域は、１つのボディ固定線の１
箇所で接続されている。したがって、メモリセル２０に
おけるトランスファーゲートのボディ領域には接地電位
Ｖｓｓが供給される。これにより、そのボディ領域は電
気的に固定される。
【０１７０】この実施例３９によれば、オープンビット
線構造が採用されているため、ワード線およびビット線
のすべての交点にメモリセル２０を配置することができ
る。
線構造が採用されているため、ワード線およびビット線
のすべての交点にメモリセル２０を配置することができ
る。
【０１７１】［実施例４０］図６２は、この発明の実施
例４０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６２を
参照して、この実施例４０では図６１と異なり、隣接す
る２つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ている。したがって、図６１の実施例３９よりもレイア
ウト面積が小さくなる。
例４０によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６２を
参照して、この実施例４０では図６１と異なり、隣接す
る２つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ている。したがって、図６１の実施例３９よりもレイア
ウト面積が小さくなる。
【０１７２】［実施例４１］図６３は、この発明の実施
例４１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６３を
参照して、この実施例４１では図６２と異なり、隣接す
る４つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ている。したがって、図６２の実施例４０よりもレイア
ウト面積がさらに小さくなる。
例４１によるＤＲＡＭにおけるメモリセルアレイおよび
センスアンプの構成を示すブロック図である。図６３を
参照して、この実施例４１では図６２と異なり、隣接す
る４つのメモリセル２０におけるトランスファーゲート
のボディ領域が１つのボディ固定線の１箇所で接続され
ている。したがって、図６２の実施例４０よりもレイア
ウト面積がさらに小さくなる。
【０１７３】［実施例４２］図６４は、この発明の実施
例４２によるＤＲＡＭの構成を示すブロック図である。
図６４を参照して、このＤＲＡＭは、４つのブロックＢ
１〜Ｂ４と、それらブロックＢ１〜Ｂ４にわたって配置
された複数の主ビット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢ
Ｌ４，／ＭＢＬ４とを備える。これら主ビット線対ＭＢ
Ｌ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４は折返しビッ
ト線構造を有する。主ビット線対ＭＢＬ１，／ＭＢＬ１
〜ＭＢＬ４，／ＭＢＬ４の各々には、センスアンプ２２
が接続されている。これらのセンスアンプ２２は交互に
配置されている。
例４２によるＤＲＡＭの構成を示すブロック図である。
図６４を参照して、このＤＲＡＭは、４つのブロックＢ
１〜Ｂ４と、それらブロックＢ１〜Ｂ４にわたって配置
された複数の主ビット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢ
Ｌ４，／ＭＢＬ４とを備える。これら主ビット線対ＭＢ
Ｌ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４は折返しビッ
ト線構造を有する。主ビット線対ＭＢＬ１，／ＭＢＬ１
〜ＭＢＬ４，／ＭＢＬ４の各々には、センスアンプ２２
が接続されている。これらのセンスアンプ２２は交互に
配置されている。
【０１７４】ブロックＢ１は副ビット線対ＳＢＬ１，／
ＳＢＬ１〜ＳＢＬ４，／ＳＢＬ４を備える。副ビット線
対ＳＢＬ１，／ＳＢＬ１は主ビット線対ＭＢＬ１，／Ｍ
ＢＬ１に沿って一直線に配置されている。他の副ビット
線対ＳＢＬ２，／ＳＢＬ２〜ＳＢＬ４，／ＳＢＬ４もこ
の副ビット線対ＳＢＬ１，／ＳＢＬ１と同様である。し
たがって、これらすべての副ビット線対ＳＢＬ１，／Ｓ
ＢＬ１〜ＳＢＬ４，／ＳＢＬ４はオープンビット線構造
を有する。
ＳＢＬ１〜ＳＢＬ４，／ＳＢＬ４を備える。副ビット線
対ＳＢＬ１，／ＳＢＬ１は主ビット線対ＭＢＬ１，／Ｍ
ＢＬ１に沿って一直線に配置されている。他の副ビット
線対ＳＢＬ２，／ＳＢＬ２〜ＳＢＬ４，／ＳＢＬ４もこ
の副ビット線対ＳＢＬ１，／ＳＢＬ１と同様である。し
たがって、これらすべての副ビット線対ＳＢＬ１，／Ｓ
ＢＬ１〜ＳＢＬ４，／ＳＢＬ４はオープンビット線構造
を有する。
【０１７５】また、他のブロックＢ２〜Ｂ４はブロック
Ｂ１と同様である。したがって、主ビット線対ＭＢＬ
１，／ＭＢＬ１に沿って４つの副ビット線対ＳＢＬ１，
／ＳＢＬ１が配置されている。また、主ビット線対ＭＢ
Ｌ２，／ＭＢＬ２に沿って４つの副ビット線対ＳＢＬ
２，／ＳＢＬ２が配置されている。また、主ビット線対
ＭＢＬ３，／ＭＢＬ３に沿って４つの副ビット線対ＳＢ
Ｌ３，／ＳＢＬ３が配置されている。さらに、主ビット
線対ＭＢＬ４，／ＭＢＬ４に沿って４つの副ビット線対
ＳＢＬ４，／ＳＢＬ４が配置されている。これらの副ビ
ット線対ＳＢＬ１，／ＳＢＬ１〜ＳＢＬ４，／ＳＢＬ４
は、主ビット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／
ＭＢＬ４よりも下の配線層に形成されている。したがっ
て、副ビット線のピッチは主ビット線のピッチの２倍に
なっている。
Ｂ１と同様である。したがって、主ビット線対ＭＢＬ
１，／ＭＢＬ１に沿って４つの副ビット線対ＳＢＬ１，
／ＳＢＬ１が配置されている。また、主ビット線対ＭＢ
Ｌ２，／ＭＢＬ２に沿って４つの副ビット線対ＳＢＬ
２，／ＳＢＬ２が配置されている。また、主ビット線対
ＭＢＬ３，／ＭＢＬ３に沿って４つの副ビット線対ＳＢ
Ｌ３，／ＳＢＬ３が配置されている。さらに、主ビット
線対ＭＢＬ４，／ＭＢＬ４に沿って４つの副ビット線対
ＳＢＬ４，／ＳＢＬ４が配置されている。これらの副ビ
ット線対ＳＢＬ１，／ＳＢＬ１〜ＳＢＬ４，／ＳＢＬ４
は、主ビット線対ＭＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／
ＭＢＬ４よりも下の配線層に形成されている。したがっ
て、副ビット線のピッチは主ビット線のピッチの２倍に
なっている。
【０１７６】ブロックＢ１はさらに、ブロック選択ゲー
トＴ１〜Ｔ４，／Ｔ１〜／Ｔ４を備える。各ブロック選
択ゲートはＮチャネルＭＯＳトランジスタから構成さ
れ、そのゲート電極にはブロック選択信号ＢＳ１が与え
られる。したがって、ブロック選択信号ＢＳ１がＨレベ
ルになると、ブロックＢ１内のすべてのブロック選択ゲ
ートＴ１〜Ｔ４，／Ｔ１〜／Ｔ４が導通状態となる。
トＴ１〜Ｔ４，／Ｔ１〜／Ｔ４を備える。各ブロック選
択ゲートはＮチャネルＭＯＳトランジスタから構成さ
れ、そのゲート電極にはブロック選択信号ＢＳ１が与え
られる。したがって、ブロック選択信号ＢＳ１がＨレベ
ルになると、ブロックＢ１内のすべてのブロック選択ゲ
ートＴ１〜Ｔ４，／Ｔ１〜／Ｔ４が導通状態となる。
【０１７７】副ビット線ＳＢＬ１はブロック選択ゲート
Ｔ１を介して主ビット線ＭＢＬ１に接続される。副ビッ
ト線／ＳＢＬ１はブロック選択ゲートＴ１を介して主ビ
ット線ＭＢＬ１に接続される。副ビット線ＳＢＬ２はブ
ロック選択ゲートＴ２を介して主ビット線ＭＢＬ２に接
続される。副ビット線／ＳＢＬ２はブロック選択ゲート
／Ｔ２を介して主ビット線／ＭＢＬ２に接続される。副
ビット線ＳＢＬ３はブロック選択ゲートＴ３を介して主
ビット線ＭＢＬ３に接続される。副ビット線／ＳＢＬ３
はブロック選択ゲート／Ｔ３を介して主ビット線／ＭＢ
Ｌ３に接続される。副ビット線ＳＢＬ４はブロック選択
ゲートＴ４を介して主ビット線ＭＢＬ４に接続される。
副ビット線／ＳＢＬ４はブロック選択ゲート／Ｔ４を介
して主ビット線／ＭＢＬ４に接続される。
Ｔ１を介して主ビット線ＭＢＬ１に接続される。副ビッ
ト線／ＳＢＬ１はブロック選択ゲートＴ１を介して主ビ
ット線ＭＢＬ１に接続される。副ビット線ＳＢＬ２はブ
ロック選択ゲートＴ２を介して主ビット線ＭＢＬ２に接
続される。副ビット線／ＳＢＬ２はブロック選択ゲート
／Ｔ２を介して主ビット線／ＭＢＬ２に接続される。副
ビット線ＳＢＬ３はブロック選択ゲートＴ３を介して主
ビット線ＭＢＬ３に接続される。副ビット線／ＳＢＬ３
はブロック選択ゲート／Ｔ３を介して主ビット線／ＭＢ
Ｌ３に接続される。副ビット線ＳＢＬ４はブロック選択
ゲートＴ４を介して主ビット線ＭＢＬ４に接続される。
副ビット線／ＳＢＬ４はブロック選択ゲート／Ｔ４を介
して主ビット線／ＭＢＬ４に接続される。
【０１７８】図６５は、図６４に示されたブロックＢ１
の一部構成を示すブロック図である。図６５を参照し
て、このブロックＢ１においては、ワード線ＷＬ１〜Ｗ
Ｌ８が副ビット線ＳＢＬ１〜ＳＢＬ３と交差して配置さ
れている。これらワード線ＷＬ１〜ＷＬ８と副ビット線
ＳＢＬ１〜ＳＢＬ３との交点に対応して複数のメモリセ
ル２０が設けられている。
の一部構成を示すブロック図である。図６５を参照し
て、このブロックＢ１においては、ワード線ＷＬ１〜Ｗ
Ｌ８が副ビット線ＳＢＬ１〜ＳＢＬ３と交差して配置さ
れている。これらワード線ＷＬ１〜ＷＬ８と副ビット線
ＳＢＬ１〜ＳＢＬ３との交点に対応して複数のメモリセ
ル２０が設けられている。
【０１７９】再び図６４を参照して、主ビット線対と隣
接する主ビット線対との間にはボディ固定線ＦＬ１〜Ｆ
Ｌ３が配置されている。これらのボディ固定線ＦＬ１〜
ＦＬ３は、副ビット線対ＳＢＬ１，／ＳＢＬ１〜ＳＢＬ
４，／ＳＢＬ４と同じ配線層に形成されている。したが
って、副ビット線およびボディ固定線のピッチは、主ビ
ット線のピッチと同じになっている。
接する主ビット線対との間にはボディ固定線ＦＬ１〜Ｆ
Ｌ３が配置されている。これらのボディ固定線ＦＬ１〜
ＦＬ３は、副ビット線対ＳＢＬ１，／ＳＢＬ１〜ＳＢＬ
４，／ＳＢＬ４と同じ配線層に形成されている。したが
って、副ビット線およびボディ固定線のピッチは、主ビ
ット線のピッチと同じになっている。
【０１８０】再び図６５を参照して、互いに隣接する２
つのメモリセル２０におけるトランスファーゲートのボ
ディ領域はボディ固定線ＦＬ１，ＦＬ２またはＦＬ３の
１箇所で接続されている。すなわち、これら２つのボデ
ィ領域は共通にされ、さらにその共通にされたボディ領
域上に形成された１つのコンタクトホールを介して１つ
のボディ固定線に接続されている。これにより、すべて
のメモリセル２０におけるトランスファーゲートのボデ
ィ領域は電気的に固定されている。
つのメモリセル２０におけるトランスファーゲートのボ
ディ領域はボディ固定線ＦＬ１，ＦＬ２またはＦＬ３の
１箇所で接続されている。すなわち、これら２つのボデ
ィ領域は共通にされ、さらにその共通にされたボディ領
域上に形成された１つのコンタクトホールを介して１つ
のボディ固定線に接続されている。これにより、すべて
のメモリセル２０におけるトランスファーゲートのボデ
ィ領域は電気的に固定されている。
【０１８１】このようなＤＲＡＭにおいては、ブロック
選択信号ＢＳ１〜ＢＳ４のうちいずれか１つがＨレベル
となる。たとえばブロック選択信号ＢＳ１がＨレベルに
なると、ブロックＢ１が選択される。さらに具体的に
は、ブロックＢ１内の各副ビット線対が対応する主ビッ
ト線対に接続される。
選択信号ＢＳ１〜ＢＳ４のうちいずれか１つがＨレベル
となる。たとえばブロック選択信号ＢＳ１がＨレベルに
なると、ブロックＢ１が選択される。さらに具体的に
は、ブロックＢ１内の各副ビット線対が対応する主ビッ
ト線対に接続される。
【０１８２】続いてブロックＢ１内のワード線ＷＬ１〜
ＷＬ８のうちいずれか１つが選択される。たとえばワー
ド線ＷＬ１が選択されると、そのワード線ＷＬ１に接続
されたすべてのメモリセル２０のデータが副ビット線Ｓ
ＢＬ１〜ＳＢＬ４に読出される。副ビット線ＳＢＬ１〜
ＳＢＬ４は主ビット線ＭＢＬ１〜ＭＢＬ４にそれぞれ接
続されているので、ＭＢＬ１〜ＭＢＬ４の電位が変化す
る。一方、副ビット線／ＳＢＬ１〜／ＳＢＬ４にはメモ
リセルのデータが読出されないので、主ビット線／ＭＢ
Ｌ１〜／ＭＢＬ４の電位は変化しない。したがって、セ
ンスアンプ２２は主ビット線／ＭＢＬ１〜／ＭＢＬ４の
電位を基準としてそれら主ビット線対ＭＢＬ１，／ＭＢ
Ｌ１〜ＭＢＬ４，／ＭＢＬ４の間に生じた電位差を増幅
する。これにより、その選択されたブロックＢ１内のメ
モリセル２０のデータを読出すことができる。
ＷＬ８のうちいずれか１つが選択される。たとえばワー
ド線ＷＬ１が選択されると、そのワード線ＷＬ１に接続
されたすべてのメモリセル２０のデータが副ビット線Ｓ
ＢＬ１〜ＳＢＬ４に読出される。副ビット線ＳＢＬ１〜
ＳＢＬ４は主ビット線ＭＢＬ１〜ＭＢＬ４にそれぞれ接
続されているので、ＭＢＬ１〜ＭＢＬ４の電位が変化す
る。一方、副ビット線／ＳＢＬ１〜／ＳＢＬ４にはメモ
リセルのデータが読出されないので、主ビット線／ＭＢ
Ｌ１〜／ＭＢＬ４の電位は変化しない。したがって、セ
ンスアンプ２２は主ビット線／ＭＢＬ１〜／ＭＢＬ４の
電位を基準としてそれら主ビット線対ＭＢＬ１，／ＭＢ
Ｌ１〜ＭＢＬ４，／ＭＢＬ４の間に生じた電位差を増幅
する。これにより、その選択されたブロックＢ１内のメ
モリセル２０のデータを読出すことができる。
【０１８３】この実施例４２によれば、副ビット線対が
オープンビット線構造を有し、さらにそれら副ビット線
対の間にボディ固定線が配置されているため、副ビット
線およびボディ固定線のピッチは主ビット線のピッチと
同じになる。したがって、ボディ固定線が配置されてい
るにもかかわらず、レイアウト面積は増加しない。ま
た、隣接する２つのメモリセルにおけるトランスファー
ゲートのボディ領域が１つのコンタクトホールを介して
ボディ固定線と接続されているため、コンタクトホール
によるレイアウト面積の増加が抑えられる。
オープンビット線構造を有し、さらにそれら副ビット線
対の間にボディ固定線が配置されているため、副ビット
線およびボディ固定線のピッチは主ビット線のピッチと
同じになる。したがって、ボディ固定線が配置されてい
るにもかかわらず、レイアウト面積は増加しない。ま
た、隣接する２つのメモリセルにおけるトランスファー
ゲートのボディ領域が１つのコンタクトホールを介して
ボディ固定線と接続されているため、コンタクトホール
によるレイアウト面積の増加が抑えられる。
【０１８４】［実施例４３］図６６は、この発明の実施
例４３によるＤＲＡＭの一部構成を示すブロック図であ
る。この図６６は、上記図６５に相当する。図６６を参
照して、この実施例４３では図６５と異なり、互いに隣
接する２つのメモリセル２０におけるトランスファーゲ
ートのボディ領域とボディ固定線とを接続するコンタク
トホールが交互に配置されている。たとえばワード線Ｗ
Ｌ１および副ビット線ＳＢＬ１の交点に対応して設けら
れたメモリセル２０と、ワード線ＷＬ２および副ビット
線ＳＢＬ１の交点に対応して設けられたメモリセル２０
とは、ボディ固定線ＦＬ１の１箇所で接続されている。
ワード線ＷＬ３および副ビット線ＳＢＬ１の交点に対応
して設けられたメモリセル２０と、ワード線ＷＬ４およ
び副ビット線ＳＢＬ１の交点に対応して設けられたメモ
リセル２０とは、ボディ固定線ＦＬ０の１箇所で接続さ
れている。
例４３によるＤＲＡＭの一部構成を示すブロック図であ
る。この図６６は、上記図６５に相当する。図６６を参
照して、この実施例４３では図６５と異なり、互いに隣
接する２つのメモリセル２０におけるトランスファーゲ
ートのボディ領域とボディ固定線とを接続するコンタク
トホールが交互に配置されている。たとえばワード線Ｗ
Ｌ１および副ビット線ＳＢＬ１の交点に対応して設けら
れたメモリセル２０と、ワード線ＷＬ２および副ビット
線ＳＢＬ１の交点に対応して設けられたメモリセル２０
とは、ボディ固定線ＦＬ１の１箇所で接続されている。
ワード線ＷＬ３および副ビット線ＳＢＬ１の交点に対応
して設けられたメモリセル２０と、ワード線ＷＬ４およ
び副ビット線ＳＢＬ１の交点に対応して設けられたメモ
リセル２０とは、ボディ固定線ＦＬ０の１箇所で接続さ
れている。
【０１８５】このように実施例４３では、連続する４つ
のワード線（たとえばＷＬ１〜ＷＬ４）および副ビット
線（たとえばＳＢＬ１）の交点に対応して設けられた４
つのメモリセル２０のうち互いに隣接する２つのメモリ
セルにおけるトランスファーゲートのボディ領域がその
副ビット線の一方側に配置されたボディ固定線（たとえ
ばＦＬ１）の１箇所で接続され、互いに隣接する残り２
つのメモリセル２０におけるトランスファーゲートのボ
ディ領域がその副ビット線の他方側に配置されたボディ
固定線（たとえばＦＬ０）の１箇所で接続されている。
のワード線（たとえばＷＬ１〜ＷＬ４）および副ビット
線（たとえばＳＢＬ１）の交点に対応して設けられた４
つのメモリセル２０のうち互いに隣接する２つのメモリ
セルにおけるトランスファーゲートのボディ領域がその
副ビット線の一方側に配置されたボディ固定線（たとえ
ばＦＬ１）の１箇所で接続され、互いに隣接する残り２
つのメモリセル２０におけるトランスファーゲートのボ
ディ領域がその副ビット線の他方側に配置されたボディ
固定線（たとえばＦＬ０）の１箇所で接続されている。
【０１８６】この実施例４３によれば、メモリセルとボ
ディ固定線とを接続するコンタクトホールが交互に配置
されているため、コンタクトホールによるレイアウト面
積の増加が抑えられる。
ディ固定線とを接続するコンタクトホールが交互に配置
されているため、コンタクトホールによるレイアウト面
積の増加が抑えられる。
【０１８７】以上、この発明の実施例を詳説したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではなく、たとえばこの発明はＳＲＡＭに適用されても
よい。また、接地電位Ｖｓｓの代わりに負電位Ｖｂｂが
与えられてもよく、ボディ領域に与えられる電位は特に
限定されないなど、この発明はその趣旨を逸脱しない範
囲内で当業者の知識に基づき種々の改良、修正、変形な
どを加えた態様で実施し得るものである。
の発明の範囲は上述した実施例によって限定されるもの
ではなく、たとえばこの発明はＳＲＡＭに適用されても
よい。また、接地電位Ｖｓｓの代わりに負電位Ｖｂｂが
与えられてもよく、ボディ領域に与えられる電位は特に
限定されないなど、この発明はその趣旨を逸脱しない範
囲内で当業者の知識に基づき種々の改良、修正、変形な
どを加えた態様で実施し得るものである。
【０１８８】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、メモリセルにおける第１のトランジスタのボディ領
域がボディ固定線に接続されているため、そのボディ領
域は電気的に固定される。そのため、非選択のメモリセ
ルにおいて蓄積手段の電荷が第１のトランジスタを介し
てリークすることはない。
ば、メモリセルにおける第１のトランジスタのボディ領
域がボディ固定線に接続されているため、そのボディ領
域は電気的に固定される。そのため、非選択のメモリセ
ルにおいて蓄積手段の電荷が第１のトランジスタを介し
てリークすることはない。
【０１８９】請求項２に係る半導体記憶装置によれば、
請求項１の効果に加えて、ボディ固定線がビット線対に
沿って配置されているため、ビット線対間におけるノイ
ズ干渉が低減される。
請求項１の効果に加えて、ボディ固定線がビット線対に
沿って配置されているため、ビット線対間におけるノイ
ズ干渉が低減される。
【０１９０】請求項３に係る半導体記憶装置によれば、
請求項２の効果に加えて、ボディ固定線がビット線対と
同じ層に形成されているため、ビット線対間におけるノ
イズ干渉がさらに低減される。
請求項２の効果に加えて、ボディ固定線がビット線対と
同じ層に形成されているため、ビット線対間におけるノ
イズ干渉がさらに低減される。
【０１９１】請求項４に係る半導体記憶装置によれば、
請求項２または３の効果に加えて、２つのメモリセルに
おける第１のトランジスタのボディ領域が１つのボディ
固定線の１箇所で接続されているため、レイアウト面積
が低減される。
請求項２または３の効果に加えて、２つのメモリセルに
おける第１のトランジスタのボディ領域が１つのボディ
固定線の１箇所で接続されているため、レイアウト面積
が低減される。
【０１９２】請求項５に係る半導体記憶装置によれば、
請求項２または３の効果に加えて、４つのメモリセルに
おける第１のトランジスタのボディ領域が１つのボディ
固定線の１箇所で接続されているため、レイアウト面積
がさらに低減される。
請求項２または３の効果に加えて、４つのメモリセルに
おける第１のトランジスタのボディ領域が１つのボディ
固定線の１箇所で接続されているため、レイアウト面積
がさらに低減される。
【０１９３】請求項６に係る半導体記憶装置によれば、
請求項２または３の効果に加えて、ボディ固定線が２つ
のビット線対の間に配置されているため、ビット線対間
におけるノイズ干渉が低減される。
請求項２または３の効果に加えて、ボディ固定線が２つ
のビット線対の間に配置されているため、ビット線対間
におけるノイズ干渉が低減される。
【０１９４】請求項７に係る半導体記憶装置によれば、
ボディ固定線が一方および他方ビット線の間に配置され
ているため、一方および他方ビット線間におけるノイズ
干渉が低減される。
ボディ固定線が一方および他方ビット線の間に配置され
ているため、一方および他方ビット線間におけるノイズ
干渉が低減される。
【０１９５】請求項８に係る半導体記憶装置によれば、
請求項２または３の効果に加えて、ボディ固定線が２つ
のビット線対の間、ならびに一方および他方ビット線の
間に配置されているため、ビット線対間におけるノイズ
干渉、ならびに一方および他方ビット線間におけるノイ
ズ干渉が低減される。
請求項２または３の効果に加えて、ボディ固定線が２つ
のビット線対の間、ならびに一方および他方ビット線の
間に配置されているため、ビット線対間におけるノイズ
干渉、ならびに一方および他方ビット線間におけるノイ
ズ干渉が低減される。
【０１９６】請求項９に係る半導体記憶装置によれば、
請求項２または３の効果に加えて、複数のボディ固定線
に接続された共通線が設けられているため、この共通線
に所定電位を供給するだけで、すべてのメモリセルにお
ける第１のトランジスタのボディ領域にその所定電位を
供給することができる。したがって、ボディ固定線の各
々に所定電位を供給する場合に比べて、レイアウト面積
が低減される。
請求項２または３の効果に加えて、複数のボディ固定線
に接続された共通線が設けられているため、この共通線
に所定電位を供給するだけで、すべてのメモリセルにお
ける第１のトランジスタのボディ領域にその所定電位を
供給することができる。したがって、ボディ固定線の各
々に所定電位を供給する場合に比べて、レイアウト面積
が低減される。
【０１９７】請求項１０に係る半導体記憶装置によれ
ば、共通線が複数のセンスアンプに沿って配置されてい
るため、センスアンプを駆動するための電位をこの共通
線を介して供給することができる。したがって、共通線
によってレイアウト面積が増加することはない。
ば、共通線が複数のセンスアンプに沿って配置されてい
るため、センスアンプを駆動するための電位をこの共通
線を介して供給することができる。したがって、共通線
によってレイアウト面積が増加することはない。
【０１９８】請求項１１に係る半導体記憶装置によれ
ば、請求項２の効果に加えて、ボディ固定線がビット線
とツイストされているため、ビット線間におけるノイズ
干渉が低減される。
ば、請求項２の効果に加えて、ボディ固定線がビット線
とツイストされているため、ビット線間におけるノイズ
干渉が低減される。
【０１９９】請求項１２に係る半導体記憶装置によれ
ば、メモリセルにおけるボディ領域がボディ固定線に接
続されているため、そのボディ領域は電気的に固定され
る。したがって、非選択メモリセルにおいて蓄積手段の
電荷が第１のトランジスタを介してリークすることはな
い。またボディ固定線がビット線とツイストされている
と同等であるので、ビット線間におけるノイズ干渉が低
減される。さらに、ボディ固定線がビット線とツイスト
されていると同等であるにも拘わらず、ボディ固定線は
１つの配線層だけで形成されているため、このような半
導体記憶装置を容易に製造することができる。
ば、メモリセルにおけるボディ領域がボディ固定線に接
続されているため、そのボディ領域は電気的に固定され
る。したがって、非選択メモリセルにおいて蓄積手段の
電荷が第１のトランジスタを介してリークすることはな
い。またボディ固定線がビット線とツイストされている
と同等であるので、ビット線間におけるノイズ干渉が低
減される。さらに、ボディ固定線がビット線とツイスト
されていると同等であるにも拘わらず、ボディ固定線は
１つの配線層だけで形成されているため、このような半
導体記憶装置を容易に製造することができる。
【０２００】請求項１３に係る半導体記憶装置によれ
ば、２つのボディ固定線が１つの結合線によって結合さ
れているため、ボディ固定線はビット線とツイストされ
ている。したがって、ビット線間におけるノイズ干渉が
さらに低減される。
ば、２つのボディ固定線が１つの結合線によって結合さ
れているため、ボディ固定線はビット線とツイストされ
ている。したがって、ビット線間におけるノイズ干渉が
さらに低減される。
【０２０１】請求項１４に係る半導体記憶装置によれ
ば、ボディ固定線が電源電位が供給される第１の電源線
として用いられているため、ボディ固定線によるレイア
ウト面積の増加が抑えられる。
ば、ボディ固定線が電源電位が供給される第１の電源線
として用いられているため、ボディ固定線によるレイア
ウト面積の増加が抑えられる。
【０２０２】請求項１５に係る半導体記憶装置によれ
ば、センスアンプ帯に電源電位を供給するための第２の
電源線が第１の電源線として用いられているボディ固定
線と交差し、かつそのボディ固定線と接続されているた
め、ボディ固定線に電源電位を供給するための配線を新
たに設ける必要がなく、これによりレイアウト面積の増
加がさらに抑えられる。
ば、センスアンプ帯に電源電位を供給するための第２の
電源線が第１の電源線として用いられているボディ固定
線と交差し、かつそのボディ固定線と接続されているた
め、ボディ固定線に電源電位を供給するための配線を新
たに設ける必要がなく、これによりレイアウト面積の増
加がさらに抑えられる。
【０２０３】請求項１６に係る半導体記憶装置によれ
ば、センスアンプ帯を構成する第２のトランジスタのボ
ディ領域が第２の電源線に接続されているため、このセ
ンスアンプ帯におけるセンスアンプ、イコライズトラン
ジスタ、駆動トランジスタなどは安定して動作する。
ば、センスアンプ帯を構成する第２のトランジスタのボ
ディ領域が第２の電源線に接続されているため、このセ
ンスアンプ帯におけるセンスアンプ、イコライズトラン
ジスタ、駆動トランジスタなどは安定して動作する。
【０２０４】請求項１７に係る半導体記憶装置によれ
ば、オープンビット線構造を有する複数の副ビット線対
の間にボディ固定線が配置されているため、ボディ固定
線によってレイアウト面積が増加することはない。
ば、オープンビット線構造を有する複数の副ビット線対
の間にボディ固定線が配置されているため、ボディ固定
線によってレイアウト面積が増加することはない。
【０２０５】請求項１８に係る半導体記憶装置によれ
ば、２つのメモリセルにおける第１のトランジスタのボ
ディ領域が副ビット線の一方側に配置されたボディ固定
線の１箇所で接続され、別の２つのメモリセルにおける
第１のトランジスタのボディ領域が副ビット線の他方側
に配置されたボディ固定線の１箇所で接続されているた
め、ボディ領域をボディ固定線に接続することによるレ
イアウト面積の増加が抑えられる。
ば、２つのメモリセルにおける第１のトランジスタのボ
ディ領域が副ビット線の一方側に配置されたボディ固定
線の１箇所で接続され、別の２つのメモリセルにおける
第１のトランジスタのボディ領域が副ビット線の他方側
に配置されたボディ固定線の１箇所で接続されているた
め、ボディ領域をボディ固定線に接続することによるレ
イアウト面積の増加が抑えられる。
【図１】 この発明の実施例１によるＤＲＡＭであっ
て、図３中の一点鎖線で囲まれた部分の具体的構成を示
す平面図である。
て、図３中の一点鎖線で囲まれた部分の具体的構成を示
す平面図である。
【図２】 この発明によるＤＲＡＭの全体構成を示すブ
ロック図である。
ロック図である。
【図３】 図２に示されたＤＲＡＭにおけるメモリセル
アレイおよびセンスアンプの構成を示すブロック図であ
る。
アレイおよびセンスアンプの構成を示すブロック図であ
る。
【図４】 ＤＲＡＭにおける１つのメモリセルおよびそ
の周辺部分を示す回路図である。
の周辺部分を示す回路図である。
【図５】 図１中の５−５線に沿って切断した断面図で
ある。
ある。
【図６】 図１中の６−６線に沿って切断した断面図で
ある。
ある。
【図７】 ハーフピッチの折返しビット線構造を有する
ＤＲＡＭにおいて、ビット線間にシールド線が配置され
ていない場合のビット線間における容量結合を示す説明
図である。
ＤＲＡＭにおいて、ビット線間にシールド線が配置され
ていない場合のビット線間における容量結合を示す説明
図である。
【図８】 図３に示されたＤＲＡＭにおいて、ビット線
間における容量結合を示す説明図である。
間における容量結合を示す説明図である。
【図９】 この発明の実施例１によるＤＲＡＭの一部構
成を示すブロック図である。
成を示すブロック図である。
【図１０】 図９に示されたセンスアンプおよびその周
辺部分の具体的構成を示す平面図である。
辺部分の具体的構成を示す平面図である。
【図１１】 この発明の実施例２によるＤＲＡＭであっ
て、図６のＬＯＣＯＳ分離の代わりにフィールドシール
ド分離が採用された場合の断面図である。
て、図６のＬＯＣＯＳ分離の代わりにフィールドシール
ド分離が採用された場合の断面図である。
【図１２】 この発明の実施例３によるＤＲＡＭの一部
構成を示す平面図である。
構成を示す平面図である。
【図１３】 この発明の実施例４によるＤＲＡＭの一部
構成を示すブロック図である。
構成を示すブロック図である。
【図１４】 この発明の実施例５によるＤＲＡＭの一部
構成を示すブロック図である。
構成を示すブロック図である。
【図１５】 図１４に示されたセンスアンプおよびその
周辺部分の具体的構成を示す平面図である。
周辺部分の具体的構成を示す平面図である。
【図１６】 この発明の実施例６によるＤＲＡＭの一部
構成を示すブロック図である。
構成を示すブロック図である。
【図１７】 この発明の実施例７によるＤＲＡＭの一部
構成を示す平面図である。
構成を示す平面図である。
【図１８】 図１７に示されたセンスアンプおよびその
周辺回路におけるトランジスタの活性領域を示す平面図
である。
周辺回路におけるトランジスタの活性領域を示す平面図
である。
【図１９】 この発明の実施例８によるＤＲＡＭの一部
構成を示す平面図である。
構成を示す平面図である。
【図２０】 図１９に示されたセンスアンプおよびその
周辺回路におけるトランジスタの活性領域を示す平面図
である。
周辺回路におけるトランジスタの活性領域を示す平面図
である。
【図２１】 この発明の実施例９によるＤＲＡＭの一部
構成を示す平面図である。
構成を示す平面図である。
【図２２】 図２１に示されたセンスアンプおよびその
周辺回路におけるトランジスタの活性領域を示す平面図
である。
周辺回路におけるトランジスタの活性領域を示す平面図
である。
【図２３】 この発明の実施例１０によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図２４】 図２３中の一点鎖線で囲まれた部分の具体
的構成を示す平面図である。
的構成を示す平面図である。
【図２５】 この発明の実施例１１によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図２６】 図２５中の一点鎖線で囲まれた部分の具体
的構成を示す平面図である。
的構成を示す平面図である。
【図２７】 この発明の実施例１２によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図２８】 図２７中の一点鎖線で囲まれた部分の具体
的構成を示す平面図である。
的構成を示す平面図である。
【図２９】 図２８中の２９−２９線に沿って切断した
断面図である。
断面図である。
【図３０】 この発明の実施例１３によるＤＲＡＭであ
って、図２９のＬＯＣＯＳ分離の代わりにフィールドシ
ールド分離が採用された場合の断面図である。
って、図２９のＬＯＣＯＳ分離の代わりにフィールドシ
ールド分離が採用された場合の断面図である。
【図３１】 この発明の実施例１４によるＤＲＡＭであ
って、図２７中の二点鎖線で囲まれた部分の具体的構成
を示す平面図である。
って、図２７中の二点鎖線で囲まれた部分の具体的構成
を示す平面図である。
【図３２】 この発明の実施例１５によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３３】 図３２に示されたＤＲＡＭにおいて、ビッ
ト線間における容量結合を示す説明図である。
ト線間における容量結合を示す説明図である。
【図３４】 この発明の実施例１６によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３５】 図３４中の一点鎖線で囲まれた部分の具体
的構成を示す平面図である。
的構成を示す平面図である。
【図３６】 図３５中の３６−３６線に沿って切断した
断面図である。
断面図である。
【図３７】 この発明の実施例１７によるＤＲＡＭであ
って、図３６のＬＯＣＯＳ分離の代わりにフィールドシ
ールド分離が採用された場合の断面図である。
って、図３６のＬＯＣＯＳ分離の代わりにフィールドシ
ールド分離が採用された場合の断面図である。
【図３８】 この発明の実施例１８によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３９】 この発明の実施例１９によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４０】 この発明の実施例２０によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４１】 この発明の実施例２１によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４２】 この発明の実施例２２によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４３】 この発明の実施例２３によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４４】 クォーターピッチの折返しビット線構造を
有するＤＲＡＭにおいて、ビット線間における容量結合
を示す説明図である。
有するＤＲＡＭにおいて、ビット線間における容量結合
を示す説明図である。
【図４５】 図４３に示されたＤＲＡＭにおいて、ビッ
ト線間における容量結合を示す説明図である。
ト線間における容量結合を示す説明図である。
【図４６】 この発明の実施例２４によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４７】 この発明の実施例２５によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４８】 この発明の実施例２６によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図４９】 この発明の実施例２７によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５０】 この発明の実施例２８によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５１】 この発明の実施例２９によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５２】 この発明の実施例３０によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５３】 この発明の実施例３１によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５４】 この発明の実施例３２によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５５】 この発明の実施例３３によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５６】 この発明の実施例３４によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５７】 この発明の実施例３５によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５８】 この発明の実施例３６によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図５９】 この発明の実施例３７によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図６０】 この発明の実施例３８によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図６１】 この発明の実施例３９によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図６２】 この発明の実施例４０によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図６３】 この発明の実施例４１によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図６４】 この発明の実施例４２によるＤＲＡＭの一
部構成を示すブロック図である。
部構成を示すブロック図である。
【図６５】 図６４に示されたＤＲＡＭにおけるブロッ
クの一部構成を示すブロック図である。
クの一部構成を示すブロック図である。
【図６６】 この発明の実施例４３によるＤＲＡＭにお
けるブロックの一部構成を示すブロック図である。
けるブロックの一部構成を示すブロック図である。
【図６７】 この発明が解決しようとする課題を説明す
るための図である。
るための図である。
【図６８】 （ａ）は図６７中のビット線の電位Ｖｂｉ
ｔの波形を示すタイミングチャートであり、（ｂ）は図
６７中のボディ領域の電位Ｖｂｏｄｙの波形を示すタイ
ミングチャートである。
ｔの波形を示すタイミングチャートであり、（ｂ）は図
６７中のボディ領域の電位Ｖｂｏｄｙの波形を示すタイ
ミングチャートである。
ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４ ビット線対、Ｗ
Ｌ，ＷＬ１〜ＷＬ８ワード線、ＦＬ０〜ＦＬ１０ ボデ
ィ固定線、１０ ＤＲＡＭ、２０ メモリセル、２２
センスアンプ、２４，２５ 共通線、２６ セルキャパ
シタ、２８トランスファーゲート、３０，１４０，１６
８，１７０，１７４，１４８，１８２，１８６，１９
２，１９８ 活性領域、３２，３４，１４８，１５４，
１７５ソース／ドレイン領域、３６ ボディ領域、３８
ＳＯＩ基板、４０ シリコン基板、４２ 埋込酸化
層、４４ ＳＯＩ活性層、９０ 接地線、２０８ 結合
線、Ｂ１〜Ｂ４ ブロック、ＭＢＬ１，／ＭＢＬ１〜Ｍ
ＢＬ４，／ＭＢＬ４ 主ビット線対、ＳＢＬ１，／ＳＢ
Ｌ１〜ＳＢＬ４，／ＳＢＬ４ 副ビット線対、Ｔ１〜Ｔ
４，／Ｔ１〜／Ｔ４ ブロック選択ゲート、ＢＳ１〜Ｂ
Ｓ４ ブロック選択信号。
Ｌ，ＷＬ１〜ＷＬ８ワード線、ＦＬ０〜ＦＬ１０ ボデ
ィ固定線、１０ ＤＲＡＭ、２０ メモリセル、２２
センスアンプ、２４，２５ 共通線、２６ セルキャパ
シタ、２８トランスファーゲート、３０，１４０，１６
８，１７０，１７４，１４８，１８２，１８６，１９
２，１９８ 活性領域、３２，３４，１４８，１５４，
１７５ソース／ドレイン領域、３６ ボディ領域、３８
ＳＯＩ基板、４０ シリコン基板、４２ 埋込酸化
層、４４ ＳＯＩ活性層、９０ 接地線、２０８ 結合
線、Ｂ１〜Ｂ４ ブロック、ＭＢＬ１，／ＭＢＬ１〜Ｍ
ＢＬ４，／ＭＢＬ４ 主ビット線対、ＳＢＬ１，／ＳＢ
Ｌ１〜ＳＢＬ４，／ＳＢＬ４ 副ビット線対、Ｔ１〜Ｔ
４，／Ｔ１〜／Ｔ４ ブロック選択ゲート、ＢＳ１〜Ｂ
Ｓ４ ブロック選択信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ｂ 9056−4Ｍ 29/78 ６１３ Ｂ
Claims (18)
- 【請求項１】 ＳＯＩ基板と、 前記ＳＯＩ基板上に行方向に沿って配置された複数のワ
ード線と、 前記ＳＯＩ基板上に列方向に沿って配置された複数のビ
ット線対と、 前記ＳＯＩ基板上であって前記複数のワード線および前
記複数のビット線対の交点のいずれかに対応して設けら
れ、各々が、データを蓄積する蓄積手段、およびその蓄
積手段および対応するビット線対の一方ビット線の間に
接続され、対応するワード線の電位に応答して導通状態
となる第１のトランジスタを含む複数のメモリセルと、 前記ＳＯＩ基板上に配置され、所定電位が供給される複
数のボディ固定線とを備え、 前記複数のメモリセルにおける第１のトランジスタが、
ソース領域とドレイン領域とそれらソース領域およびド
レイン領域の間に位置するボディ領域とを有し、 前記複数のメモリセルにおける第１のトランジスタのボ
ディ領域が、前記複数のボディ固定線に接続されている
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記複数のボディ固定線が、前記複数の
ビット線対に沿って配置されていることを特徴とする請
求項１に記載の半導体記憶装置。 - 【請求項３】 複数のボディ固定線が、前記複数のビッ
ト線対と同じ層に形成されていることを特徴とする請求
項２に記載の半導体記憶装置。 - 【請求項４】 前記複数のメモリセルのうち２つのメモ
リセルにおける第１のトランジスタのボディ領域が、前
記複数のボディ固定線のうち１つのボディ固定線の１箇
所で接続されていることを特徴とする請求項２または３
に記載の半導体記憶装置。 - 【請求項５】 前記複数のメモリセルのうち４つのメモ
リセルにおける第１のトランジスタのボディ領域が、前
記複数のボディ固定線のうち１つのボディ固定線の１箇
所で接続されていることを特徴とする請求項２または３
に記載の半導体記憶装置。 - 【請求項６】 前記複数のボディ固定線の各々が、前記
複数のビット線対のうち対応する２つのビット線対の間
に配置されていることを特徴とする請求項２または３に
記載の半導体記憶装置。 - 【請求項７】 前記複数のボディ固定線の各々が、前記
複数のビット線対のうち対応する１つのビット線対の一
方および他方ビット線の間に配置されていることを特徴
とする請求項２または３に記載の半導体記憶装置。 - 【請求項８】 前記複数のボディ固定線の各々が、前記
複数のビット線対のうち対応する２つのビット線対の
間、および前記複数のビット線対のうち対応する１つの
ビット線対の一方および他方ビット線の間に配置されて
いることを特徴とする請求項２または３に記載の半導体
記憶装置。 - 【請求項９】 前記ＳＯＩ基板上に前記複数のワード線
に沿って配置され、前記複数のボディ固定線に接続され
た共通線をさらに備えたことを特徴とする請求項２また
は３に記載の半導体記憶装置。 - 【請求項１０】 前記ＳＯＩ基板上であって前記複数の
ビット線対に対応して設けられ、各々が前記複数のビッ
ト線対のうち対応するビット線対に接続された複数のセ
ンスアンプをさらに備え、前記共通線が前記複数のセン
スアンプに沿って配置されていることを特徴とする請求
項９に記載の半導体記憶装置。 - 【請求項１１】 前記複数のボディ固定線の各々が、前
記複数のビット線対の一方および他方ビット線のうち対
応する１つのビット線とツイストされていることを特徴
とする請求項２に記載の半導体記憶装置。 - 【請求項１２】 ＳＯＩ基板と、前記ＳＯＩ基板上に行
方向に沿って配置された複数のワード線と、 前記ＳＯＩ基板上に形成された複数の第１のブロックと
を備え、 前記複数の第１のブロックの各々が、 列方向に沿って配置された第１および第２のビット線対
と、 前記複数のワード線および前記第１および第２のビット
線対の交点のいずれかに対応して設けられ、各々が、デ
ータを蓄積する蓄積手段、およびその蓄積手段および対
応するビット線対の一方ビット線の間に接続され、対応
するワード線の電位に応答して導通状態となる第１のト
ランジスタを含む複数のメモリセルと、 前記第１のビット線対と対応して設けられ、前記第１の
ビット線対に接続された第１のセンスアンプと、 前記第２のビット線対と対応して設けられ、前記第２の
ビット線対に接続された第２のセンスアンプとを備え、 前記第１のビット線対の一方ビット線が前記第２のビッ
ト線対の一方および他方ビット線の間に配置され、 前記第２のビット線対の一方ビット線が前記第１のビッ
ト線対の一方および他方ビット線の間に配置され、 前記複数の第１のブロックの各々がさらに、 前記第１のビット線対の一方ビット線の一部分の一方側
に沿って配置され、所定電位が供給される第１のボディ
固定線と、 前記第１のビット線対の他方ビット線の他の一部分の他
方側に沿って配置され、前記所定電位が供給される第２
のボディ固定線と、 前記第２のビット線対の一方ビット線の一部分の一方側
に沿って配置され、前記所定電位が供給される第３のボ
ディ固定線と、 前記第２のビット線対の他方ビット線の他の一部分の他
方側に沿って配置され、前記所定電位が供給される第４
のボディ固定線とを備え、 前記複数のメモリセルにおける第１のトランジスタが、
ソース領域とドレイン領域とそれらソース領域およびド
レイン領域の間に位置するボディ領域とを有し、 前記複数のメモリセルにおける第１のトランジスタのボ
ディ領域が、前記第１から第４までのボディ固定線に接
続されていることを特徴とする半導体記憶装置。 - 【請求項１３】 前記複数の第１のブロックの各々がさ
らに、 前記第１および第２のボディ固定線に接続された第１の
結合線と、 前記第３および第４のボディ固定線に接続された第２の
結合線とを備えたことを特徴とする請求項１２に記載の
半導体記憶装置。 - 【請求項１４】 前記複数のボディ固定線のうち少なく
とも１つのボディ固定線が電源電位が供給される第１の
電源線として用いられていることを特徴とする請求項２
に記載の半導体記憶装置。 - 【請求項１５】 前記ＳＯＩ基板上に配置され、前記複
数のビット線対間の電位差を変化させることにより対応
するメモリセルの蓄積手段に蓄積されたデータを読出す
センスアンプ帯と、 前記センスアンプ帯上であって前記第１の電源線として
用いられているボディ固定線と交差して配置され、前記
第１の電源線として用いられているボディ固定線と接続
され、かつ前記センスアンプ帯に電源電位を供給するた
めの第２の電源線とをさらに備えたことを特徴とする請
求項１４に記載の半導体記憶装置。 - 【請求項１６】 前記センスアンプ帯を構成する第２の
トランジスタが、ソース領域とドレイン領域とそれらソ
ース領域およびドレイン領域の間に位置するボディ領域
とを有し、 前記センスアンプ帯を構成する第２のトランジスタのボ
ディ領域が前記第２の電源線に接続されていることを特
徴とする請求項１５に記載の半導体記憶装置。 - 【請求項１７】 ＳＯＩ基板と、 前記ＳＯＩ基板上に列方向に配置された複数の第２のブ
ロックと、 第１の層に形成され、前記複数の第２のブロックにわた
って列方向に沿って配置された複数の主ビット線対とを
備え、 前記複数の第２のブロックの各々は、 前記第１の層と異なる第２の層に形成され、各々が、前
記複数の主ビット線対のうち１つの主ビット線対に対応
して設けられ、その１つの主ビット線対に沿って一直線
に配置された複数の副ビット線対と、 所定のブロック選択信号に応答して導通状態となり、各
々が、前記複数の副ビット線対のうち１つの副ビット線
対の各副ビット線に対応して設けられ、その各副ビット
線および対応する主ビット線対の各主ビット線の間に接
続された複数のスイッチング手段と、 行方向に沿って配置された複数のワード線と、 前記複数の副ビット線対および前記複数のワード線の交
点に対応して設けられ、各々が、データを蓄積する蓄積
手段、およびその蓄積手段および対応する副ビット線対
の各副ビット線の間に接続され、対応するワード線の電
位に応答して導通状態となる第１のトランジスタを含む
複数のメモリセルとを備え、 前記第２の層に形成され、各々が前記複数の主ビット線
対のうち１つの主ビット線対に対応する複数の副ビット
線対とその１つの主ビット線対に隣接するもう１つの主
ビット線対に対応する複数の副ビット線対との間に配置
された複数のボディ固定線をさらに備え、 前記複数のメモリセルにおける第１のトランジスタが、
ソース領域とドレイン領域とそれらソース領域およびド
レイン領域の間に位置するボディ領域とを有し、 前記複数のメモリセルにおける第１のトランジスタのボ
ディ領域が、前記複数のボディ固定線に接続されている
ことを特徴とする半導体記憶装置。 - 【請求項１８】 連続する４つのワード線および各副ビ
ット線の交点に対応して設けられた４つのメモリセルの
うち互いに隣接する２つのメモリセルにおける第１のト
ランジスタのボディ領域がその各副ビット線の一方側に
配置されたボディ固定線の１箇所で接続され、互いに隣
接する残り２つのメモリセルにおける第１のトランジス
タのボディ領域がその各副ビット線の他方側に配置され
たボディ固定線の１箇所で接続されていることを特徴と
する請求項１７に記載の半導体記憶装置。
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