JPH04162565A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04162565A JPH04162565A JP2288807A JP28880790A JPH04162565A JP H04162565 A JPH04162565 A JP H04162565A JP 2288807 A JP2288807 A JP 2288807A JP 28880790 A JP28880790 A JP 28880790A JP H04162565 A JPH04162565 A JP H04162565A
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- Japan
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- polysilicon
- drain
- electrode
- buried
- insulation film
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- Pending
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にスタック型容量素子（
キャパシタ）を有する１トランジスタ型ＤＲＡＭのメモ
リセルに関するものである。
キャパシタ）を有する１トランジスタ型ＤＲＡＭのメモ
リセルに関するものである。
半導体集積回路の高速化、高集積化に伴い、ＤＲＡＭメ
モリセルのキャパシタ部は必要な容量電荷を確保するた
めに２次元の平面構造から３次元構造に変り、その代表
例としてスタック型キャパシタを有するメモリセルがあ
る。
モリセルのキャパシタ部は必要な容量電荷を確保するた
めに２次元の平面構造から３次元構造に変り、その代表
例としてスタック型キャパシタを有するメモリセルがあ
る。
従来技術によるスタック型容量素子（キャパシタ）を有
する１トランジスタ型ＤＲＡＭのメモリセルについて、
第３図くａ）〜（ｄ）を参照して説明する。
する１トランジスタ型ＤＲＡＭのメモリセルについて、
第３図くａ）〜（ｄ）を参照して説明する。
はじめに第３図（ａ）に示すように、Ｐ型シリコン基板
１に素子分離用のフィールド酸化膜２を形成し、ゲート
絶縁膜３を形成し、第１のポリシリコンからなるゲート
電極４とワード線４ａとを形成する。
１に素子分離用のフィールド酸化膜２を形成し、ゲート
絶縁膜３を形成し、第１のポリシリコンからなるゲート
電極４とワード線４ａとを形成する。
つぎに第３図（ｂ）に示すように、フィールド酸化膜２
とゲート電極４とをマスクとして、砒素をイオン注入し
てＮ“型のソース５とドレイン６とを形成し、全面に眉
間絶縁膜７を堆積する。
とゲート電極４とをマスクとして、砒素をイオン注入し
てＮ“型のソース５とドレイン６とを形成し、全面に眉
間絶縁膜７を堆積する。
つぎに第３図（ｃ）に示すように、トレイン６に接続す
るコンタクトを開口し、電荷蓄積用の第１の容量電極１
０（第２のポリシリコン）、容量絶縁膜１１、第２の容
量電＠１２（第３のポリシリコン）を形成する。
るコンタクトを開口し、電荷蓄積用の第１の容量電極１
０（第２のポリシリコン）、容量絶縁膜１１、第２の容
量電＠１２（第３のポリシリコン）を形成する。
最後に第３図（ｄ）に示すように、全面に眉間絶縁膜１
３を堆積し、ソース５に接続するコンタクトを開口し、
アルミ配線１４を形成し、表面保護膜１５を形成して、
１トランジスタ型Ｄ ＲＡＭのメモリセルが完成する。
３を堆積し、ソース５に接続するコンタクトを開口し、
アルミ配線１４を形成し、表面保護膜１５を形成して、
１トランジスタ型Ｄ ＲＡＭのメモリセルが完成する。
ＤＲＡＭの大容量化につれて、メモリセルが縮小され、
キャパシタ容量が小さくなってデバイスの信頼性が低下
するため、α線によるソフトエラーが問題になってきた
。
キャパシタ容量が小さくなってデバイスの信頼性が低下
するため、α線によるソフトエラーが問題になってきた
。
本発明のスタック型容量素子を有する１トランジスタ型
ＤＲＡＭメモリセルは、選択用Ｍ工Ｓトランジスタに第
１のポリシリコンゲート電極が形成され、ドレイン拡散
層のコンタクトホールに埋め込まれた第２のポリシリコ
ンに形成された縦穴に容量絶縁膜を介して第３のポリシ
リコンが埋め込まれて容量素子を形成しているものであ
る。
ＤＲＡＭメモリセルは、選択用Ｍ工Ｓトランジスタに第
１のポリシリコンゲート電極が形成され、ドレイン拡散
層のコンタクトホールに埋め込まれた第２のポリシリコ
ンに形成された縦穴に容量絶縁膜を介して第３のポリシ
リコンが埋め込まれて容量素子を形成しているものであ
る。
本発明の第１の実施例について、第１図（ａ）〜（ｄ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）に示すように、Ｐ型シリコン基板
１にフィールド酸化膜２を形成し、ゲート絶縁膜３、第
１のポリシリコンからなるゲート電極４とワード線４ａ
とを形成し、Ｎ１型拡散層からなるソース５とドレイン
６とを形成し、全面に第１の眉間絶縁膜７を堆積し、さ
らに第２の層間絶縁膜８（例えば厚さ１，０〜１．５μ
ｍのＢＰＳＧ膜）を堆積してから熱処理したのちエッチ
バックして第２の眉間絶縁膜８を平坦化して、ソース５
とドレイン６とに接続するコンタクトを開口する。
１にフィールド酸化膜２を形成し、ゲート絶縁膜３、第
１のポリシリコンからなるゲート電極４とワード線４ａ
とを形成し、Ｎ１型拡散層からなるソース５とドレイン
６とを形成し、全面に第１の眉間絶縁膜７を堆積し、さ
らに第２の層間絶縁膜８（例えば厚さ１，０〜１．５μ
ｍのＢＰＳＧ膜）を堆積してから熱処理したのちエッチ
バックして第２の眉間絶縁膜８を平坦化して、ソース５
とドレイン６とに接続するコンタクトを開口する。
つぎに第１図（ｂ）に示すように、ソース５とドレイン
６とに形成されたコンタクトホールにポリシリコンを埋
め込んでかつ２０００〜３０００人の厚さになるように
堆積して、選択エツチングすることによりソース５に接
続する埋込電極つと、ドレイン６に接続する電荷蓄積用
の第１の容量電極１０と（第２のポリシリコン）を形成
する。
６とに形成されたコンタクトホールにポリシリコンを埋
め込んでかつ２０００〜３０００人の厚さになるように
堆積して、選択エツチングすることによりソース５に接
続する埋込電極つと、ドレイン６に接続する電荷蓄積用
の第１の容量電極１０と（第２のポリシリコン）を形成
する。
つぎに第１図（Ｃ）に示すように、ドレイン６の第１の
容量電極１０に縦穴を形成して、容量絶縁膜１１（例え
ば厚さ１００〜１２０人の酸化膜）を形成したのち、ポ
リシリコンを埋め込んでかつ２０００〜３０００人にな
るように堆積して、選択エツチングすることにより電荷
蓄積用の第２の容量電極１２（第３のポリシリコン）を
形成する。
容量電極１０に縦穴を形成して、容量絶縁膜１１（例え
ば厚さ１００〜１２０人の酸化膜）を形成したのち、ポ
リシリコンを埋め込んでかつ２０００〜３０００人にな
るように堆積して、選択エツチングすることにより電荷
蓄積用の第２の容量電極１２（第３のポリシリコン）を
形成する。
最後に第１図（ｄ）に示すように、全面に眉間絶縁膜１
３を堆積し、コンタクトを開口し、アルミ配線１４を形
成し、表面保護膜１５を堆積して１トランジスタ型ＤＲ
ＡＭが完成する。
３を堆積し、コンタクトを開口し、アルミ配線１４を形
成し、表面保護膜１５を堆積して１トランジスタ型ＤＲ
ＡＭが完成する。
つぎに本発明の第２の実施例について、第２図（ａ）〜
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
はじめに第２図（ａ＞に示すように、Ｐ型シリコン基板
１にフィールド酸化膜２を形成し、ゲート絶縁膜３、第
１のポリシリコンからなるゲート電極４とワード線４ａ
とを形成し、Ｎ＋型型数散層らなるソース５とドレイン
６とを形成し、全面に第１の眉間絶縁膜７（例えば厚さ
２０００〜３０００人の窒化シリコン膜）を堆積する。
１にフィールド酸化膜２を形成し、ゲート絶縁膜３、第
１のポリシリコンからなるゲート電極４とワード線４ａ
とを形成し、Ｎ＋型型数散層らなるソース５とドレイン
６とを形成し、全面に第１の眉間絶縁膜７（例えば厚さ
２０００〜３０００人の窒化シリコン膜）を堆積する。
つぎにソース５とドレイン６とにコンタクトを開口し、
全面に第２の眉間絶縁膜８（例えば厚さ１．０〜１．５
μｍのＢＰＳＧ膜）を堆積し、熱処理によりリフローし
てから、エッチバックすることにより、眉間絶縁膜８を
平坦化する。
全面に第２の眉間絶縁膜８（例えば厚さ１．０〜１．５
μｍのＢＰＳＧ膜）を堆積し、熱処理によりリフローし
てから、エッチバックすることにより、眉間絶縁膜８を
平坦化する。
ここで第２の眉間絶縁膜８をエツチングしてコン、タク
トを開口するときに、第１の眉間絶縁膜７が残存するよ
うな組み合せを選んでいる。
トを開口するときに、第１の眉間絶縁膜７が残存するよ
うな組み合せを選んでいる。
つぎに、第２図（ｂ、）に示すように、第２の層間絶縁
膜８のみを選択エツチングして、ソース５とドレイン６
とに接続する十分広いコンタクトを開口し、ポリシリコ
ンを埋め込んでかつ２０００〜３０００人の厚さになる
ように堆積して、選択エツチングすることによりソース
５に接続する埋込電極つと、ドレイン６に接続する電荷
蓄積用の第］の容量電極１０と（第２のポリシリコン）
を形成する。
膜８のみを選択エツチングして、ソース５とドレイン６
とに接続する十分広いコンタクトを開口し、ポリシリコ
ンを埋め込んでかつ２０００〜３０００人の厚さになる
ように堆積して、選択エツチングすることによりソース
５に接続する埋込電極つと、ドレイン６に接続する電荷
蓄積用の第］の容量電極１０と（第２のポリシリコン）
を形成する。
つぎに第２図（ｃ）に示すように、ドレイン６の第１の
容量電極１０に縦穴を形成して、容量絶縁膜１１（例え
ば厚さ１００〜１２０人の酸化膜）を形成したのち、ポ
リシリコンを埋め込んでかつ２０００〜３０００人にな
るように堆積して、選択エツチングすることにより電荷
蓄積用の第２の容量電極１２（第３のポリシリコン）を
形成する。
容量電極１０に縦穴を形成して、容量絶縁膜１１（例え
ば厚さ１００〜１２０人の酸化膜）を形成したのち、ポ
リシリコンを埋め込んでかつ２０００〜３０００人にな
るように堆積して、選択エツチングすることにより電荷
蓄積用の第２の容量電極１２（第３のポリシリコン）を
形成する。
最後に第２図（ｄ）に示すように、全面に層間絶縁膜］
−３を堆積し、コンタクトを開口し、アルミ配線１４を
形成し、表面保護膜１５を堆積して１トランジスタ型Ｄ
ＲＡＭが完成する。
−３を堆積し、コンタクトを開口し、アルミ配線１４を
形成し、表面保護膜１５を堆積して１トランジスタ型Ｄ
ＲＡＭが完成する。
第２の実施例においては、ゲート電極とのマージンを考
慮することなく、ドレイン６上のコンタクトを十分広く
開口することができるので、第１の容量電極１０（第２
のポリシリコン）に縦穴を形成し、容量絶縁膜１１を堆
積し、ポリシリコンを埋め込む工程が容易に実現される
。
慮することなく、ドレイン６上のコンタクトを十分広く
開口することができるので、第１の容量電極１０（第２
のポリシリコン）に縦穴を形成し、容量絶縁膜１１を堆
積し、ポリシリコンを埋め込む工程が容易に実現される
。
厚く堆積した層間絶縁膜に形成したコンタクト開口に埋
め込んなポリシリコンに縦穴を形成することにより、メ
モリセル サイズを拡大することなくキャパシタ容量値
を増やすことができ、α線によるソフトエラーに強いメ
モリセルを作ることができ、素子特性の信頼性を高める
ことができた。
め込んなポリシリコンに縦穴を形成することにより、メ
モリセル サイズを拡大することなくキャパシタ容量値
を増やすことができ、α線によるソフトエラーに強いメ
モリセルを作ることができ、素子特性の信頼性を高める
ことができた。
またソースコンタクトを埋め込みコンタクトにすること
ができるので、アルミ配線の段切れ問題を解消すること
かできた。
ができるので、アルミ配線の段切れ問題を解消すること
かできた。
第１図（ａ）〜（ｃｌ）は本発明の第１の実施例を示す
断面図、第２図（’ａ）〜（ｄ）は本発明の第２の実施
例を示す断面図、第３図＜ａ）〜（ｄ）は従来技術によ
る１トランジスタＤＲＡＭの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、４ａ・
・・ワード線、５・・・ソース、６・・・ドレイン、７
，８・・・層間絶縁膜、９・・・埋込電極、１０・・・
容量電極、１１・・・容量絶縁膜、１２・・・容量電極
、１３・・・層間絶縁膜、１４・・・アルミ配線、１５
・・・表面保護膜。
断面図、第２図（’ａ）〜（ｄ）は本発明の第２の実施
例を示す断面図、第３図＜ａ）〜（ｄ）は従来技術によ
る１トランジスタＤＲＡＭの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート絶縁膜、４・・・ゲート電極、４ａ・
・・ワード線、５・・・ソース、６・・・ドレイン、７
，８・・・層間絶縁膜、９・・・埋込電極、１０・・・
容量電極、１１・・・容量絶縁膜、１２・・・容量電極
、１３・・・層間絶縁膜、１４・・・アルミ配線、１５
・・・表面保護膜。
Claims (1)
- スタック型容量素子を有する１トランジスタ型ＤＲＡ
Ｍメモリセルにおいて、選択用ＭＩＳトランジスタに第
１のポリシリコンからなるゲート電極が形成され、前記
ＭＩＳトランジスタのドレイン拡散層のコンタクトホー
ルに埋め込まれた第２のポリシリコンに形成された縦穴
に容量絶縁膜を介して第３のポリシリコンが埋め込まれ
て容量素子を形成していることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288807A JPH04162565A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288807A JPH04162565A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162565A true JPH04162565A (ja) | 1992-06-08 |
Family
ID=17734988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288807A Pending JPH04162565A (ja) | 1990-10-25 | 1990-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04199676A (ja) * | 1990-11-29 | 1992-07-20 | Nippon Steel Corp | Ｍｏｓ型半導体装置 |
| US6653230B2 (en) | 1999-02-10 | 2003-11-25 | Nec Corporation | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof |
-
1990
- 1990-10-25 JP JP2288807A patent/JPH04162565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04199676A (ja) * | 1990-11-29 | 1992-07-20 | Nippon Steel Corp | Ｍｏｓ型半導体装置 |
| US6653230B2 (en) | 1999-02-10 | 2003-11-25 | Nec Corporation | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof |
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