JP2864236B2 - 半導体メモリ素子およびその製造方法 - Google Patents
半導体メモリ素子およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子
（以下、デバイスという）およびその製造方法に関し、
例えばダイナミックＲＡＭに用いて好適なメモリデバイ
スのキャパシタンスを増加させる技術に関する。
（以下、デバイスという）およびその製造方法に関し、
例えばダイナミックＲＡＭに用いて好適なメモリデバイ
スのキャパシタンスを増加させる技術に関する。
【０００２】
【従来の技術】一般的に、ダイナミックＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓＭｅｏｒｙ：以下
ＤＲＡＭという）は一つのトランジスタと一つのキャパ
シタで構成された単位セル構造を有する。このような構
造は小さいセル面積を占める利点を有している。
ａｍｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓＭｅｏｒｙ：以下
ＤＲＡＭという）は一つのトランジスタと一つのキャパ
シタで構成された単位セル構造を有する。このような構
造は小さいセル面積を占める利点を有している。
【０００３】しかし、このような構造のＤＲＡＭはワー
ドラインを形成する第１ポリシリコン、ビートラインを
形成する第２ポリシリコン、ストレージノードキャパシ
タを形成する第３ポリシリコン、セルプレートを形成す
る第４ポリシリコンを備えなければならないので数回の
ポリシリコン蒸着工程が要求される問題点を有する。ま
た、ＤＲＡＭのｒｅａｄおよびｗｒｉｔｅ ａｃｃｅｓ
ｓフォトが同一データラインに形成されているので、ロ
ジックデバイスとしての動作が複雑である欠点を有して
いる。
ドラインを形成する第１ポリシリコン、ビートラインを
形成する第２ポリシリコン、ストレージノードキャパシ
タを形成する第３ポリシリコン、セルプレートを形成す
る第４ポリシリコンを備えなければならないので数回の
ポリシリコン蒸着工程が要求される問題点を有する。ま
た、ＤＲＡＭのｒｅａｄおよびｗｒｉｔｅ ａｃｃｅｓ
ｓフォトが同一データラインに形成されているので、ロ
ジックデバイスとしての動作が複雑である欠点を有して
いる。
【０００４】従って、従来は単一のポリシリコン工程の
みで形成される３個のトランジスタを備えたＤＲＡＭが
提案された。
みで形成される３個のトランジスタを備えたＤＲＡＭが
提案された。
【０００５】図４に示すように、従来のＤＲＡＭは多数
個のワードラインＷＬとデータを入力または出力する多
数個のｄａｔａ−ｉｎ，ｄａｔａ−ｏｕｔラインを有し
て、それらは垂直に交差している。ここで、一つのセル
はリード用ワードラインＷＬｎ，ライト用ワードライン
ＷＬｎ＋１，ｄａｔａ−ｉｎラインとｄａｔａ−ｏｕｔ
ラインで囲まれた空間に形成される。ライト用パストラ
ンジスタＭ１のゲートはＷＬｎ＋１に連結され、ソース
はｄａｔａ−ｉｎラインに接続される。ＷＬｎ＋１が選
択された際、ｄａｔａ−ｉｎラインを通じてデータがＭ
１を通過する。Ｍ１のドレインは電荷を貯蔵するストレ
ージトランジスタＭ２のゲートに接続される。ここで、
Ｍ１のドレインとＭ２のゲートの間には寄生の容量キャ
パシタＣ１が存在するようになり、この寄生の容量の大
きさが増大するほどＤＲＡＭの容量が増大される。
個のワードラインＷＬとデータを入力または出力する多
数個のｄａｔａ−ｉｎ，ｄａｔａ−ｏｕｔラインを有し
て、それらは垂直に交差している。ここで、一つのセル
はリード用ワードラインＷＬｎ，ライト用ワードライン
ＷＬｎ＋１，ｄａｔａ−ｉｎラインとｄａｔａ−ｏｕｔ
ラインで囲まれた空間に形成される。ライト用パストラ
ンジスタＭ１のゲートはＷＬｎ＋１に連結され、ソース
はｄａｔａ−ｉｎラインに接続される。ＷＬｎ＋１が選
択された際、ｄａｔａ−ｉｎラインを通じてデータがＭ
１を通過する。Ｍ１のドレインは電荷を貯蔵するストレ
ージトランジスタＭ２のゲートに接続される。ここで、
Ｍ１のドレインとＭ２のゲートの間には寄生の容量キャ
パシタＣ１が存在するようになり、この寄生の容量の大
きさが増大するほどＤＲＡＭの容量が増大される。
【０００６】Ｍ２のソースはグラウンドされ、Ｍ２のド
レインはリード用パストランジスタＭ３のドレインと接
続される。
レインはリード用パストランジスタＭ３のドレインと接
続される。
【０００７】Ｍ３のゲートは１ＷＬｎと接続され、ＷＬ
ｎが選択された際、該ゲートに印加される電圧によって
ターンオンまたはターンオフされる。Ｍ３のソースはｄ
ａｔａ−ｏｕｔラインに接続されている。
ｎが選択された際、該ゲートに印加される電圧によって
ターンオンまたはターンオフされる。Ｍ３のソースはｄ
ａｔａ−ｏｕｔラインに接続されている。
【０００８】まず、メモリ素子のライト動作で、図１の
ＤＲＡＭデータをライトするためにＷＬｎ＋１がアクセ
スされると、Ｍ１がターンオンされる。すると、ｄａｔ
ａ−ｉｎラインとトランジスタＭ１を通じて、データは
寄生容量キャパシタＣ１に貯蔵される。
ＤＲＡＭデータをライトするためにＷＬｎ＋１がアクセ
スされると、Ｍ１がターンオンされる。すると、ｄａｔ
ａ−ｉｎラインとトランジスタＭ１を通じて、データは
寄生容量キャパシタＣ１に貯蔵される。
【０００９】リード動作では、貯蔵されたデータをリー
ドするためにＷＬｎがアクセスされると、Ｍ３がターン
オンされ、Ｍ３のターンオンによって、Ｍ２は寄生容量
キャパシタＣ１の容量によってターンオンまたはターン
オフされる。それゆえに、寄生容量キャパシタＣ１にデ
ータが貯蔵されている際はＭ２がターンオンされる。ｄ
ａｔａ−ｏｕｔラインを通じてデータをリードされ得る
ようになる。
ドするためにＷＬｎがアクセスされると、Ｍ３がターン
オンされ、Ｍ３のターンオンによって、Ｍ２は寄生容量
キャパシタＣ１の容量によってターンオンまたはターン
オフされる。それゆえに、寄生容量キャパシタＣ１にデ
ータが貯蔵されている際はＭ２がターンオンされる。ｄ
ａｔａ−ｏｕｔラインを通じてデータをリードされ得る
ようになる。
【００１０】次に、このようなＤＲＡＭの製造方法につ
いて図５を参照して説明する。図５に示すように、素子
分離用フィールド酸化膜２は第１伝導型、例えば、Ｐ型
の半導体基板１の所定部分に形成される。その後、ゲー
ト酸化膜３とポリシリコン膜が基板１上に順次、積層さ
れる。その後、ポリシリコン膜とゲート酸化膜３がパタ
ーニングされ、ゲート酸化膜等３１〜３３とゲート電極
等４１〜４３が形成される。ここで、ストレージトラン
ジスタＭ２のゲート電極４２の幅は寄生容量キャパシタ
Ｃ１の容量に比例するので、ライト用パストランジスタ
Ｍ１とリード用パストランジスタのゲート４１、４３の
幅より大きく形成される。ここで、寄生容量キャパシタ
Ｃ１の容量はＤＲＡＭのデータ保有（ｒｅｔｅｎｔｉｏ
ｎ）時間を決め、また、この寄生容量キャパシタＣ１の
容量は、ストレージトランジスタＭ２のゲート電極およ
び基板の間の寄生キャパシタと、ライト用パストランジ
スタＭ１のドレインの接合キャパシタンスを合わせた値
である。
いて図５を参照して説明する。図５に示すように、素子
分離用フィールド酸化膜２は第１伝導型、例えば、Ｐ型
の半導体基板１の所定部分に形成される。その後、ゲー
ト酸化膜３とポリシリコン膜が基板１上に順次、積層さ
れる。その後、ポリシリコン膜とゲート酸化膜３がパタ
ーニングされ、ゲート酸化膜等３１〜３３とゲート電極
等４１〜４３が形成される。ここで、ストレージトラン
ジスタＭ２のゲート電極４２の幅は寄生容量キャパシタ
Ｃ１の容量に比例するので、ライト用パストランジスタ
Ｍ１とリード用パストランジスタのゲート４１、４３の
幅より大きく形成される。ここで、寄生容量キャパシタ
Ｃ１の容量はＤＲＡＭのデータ保有（ｒｅｔｅｎｔｉｏ
ｎ）時間を決め、また、この寄生容量キャパシタＣ１の
容量は、ストレージトランジスタＭ２のゲート電極およ
び基板の間の寄生キャパシタと、ライト用パストランジ
スタＭ１のドレインの接合キャパシタンスを合わせた値
である。
【００１１】その後、ゲート電極４１、４２、４３の両
側半導体基板１にＮ型の低濃度不純物が、燐Ｐイオンが
イオン注入され、ライト用パストランジスタＭ１とスト
レージトランジスタＭ２およびリード用パストランジス
タＭ３の低濃度不純物領域５１〜５５を形成する。
側半導体基板１にＮ型の低濃度不純物が、燐Ｐイオンが
イオン注入され、ライト用パストランジスタＭ１とスト
レージトランジスタＭ２およびリード用パストランジス
タＭ３の低濃度不純物領域５１〜５５を形成する。
【００１２】次いで、絶縁膜が半導体基板１全面に蒸着
されて、異方性エッチングされ、ゲート電極４１〜４３
の両側壁酸化膜６１〜６３が形成される。
されて、異方性エッチングされ、ゲート電極４１〜４３
の両側壁酸化膜６１〜６３が形成される。
【００１３】Ｐ型の高濃度不純物が半導体基板１にイオ
ン注入され、側壁酸化膜６１〜６３の両側にある半導体
基板１のそれぞれに高濃度不純物領域７１〜７５を形成
する。
ン注入され、側壁酸化膜６１〜６３の両側にある半導体
基板１のそれぞれに高濃度不純物領域７１〜７５を形成
する。
【００１４】このように形成された接合領域を有する構
造をＤＤＤと言い、これはＤＲＡＭの高集積化に伴うホ
ットキャリア（Ｈｏｔ ｃａｒｒｉｅｒｓ）の発生を防
止するためのものである。前記ＤＤＤ以外にも、ＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を同
一の目的のために適用することも出来る。
造をＤＤＤと言い、これはＤＲＡＭの高集積化に伴うホ
ットキャリア（Ｈｏｔ ｃａｒｒｉｅｒｓ）の発生を防
止するためのものである。前記ＤＤＤ以外にも、ＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を同
一の目的のために適用することも出来る。
【００１５】
【発明が解決しようとする課題】しかながら前記したよ
うに、接合領域を一律的にＤＤＤまたはＬＤＤ形態に形
成すれば、ライト用バストランジスタのドレイン領域５
２，７２は低濃度不純物領域によって接合キャシタが減
少するようになる。
うに、接合領域を一律的にＤＤＤまたはＬＤＤ形態に形
成すれば、ライト用バストランジスタのドレイン領域５
２，７２は低濃度不純物領域によって接合キャシタが減
少するようになる。
【００１６】接合キャパシタンスは前記不純物濃度の平
方根比に比例する。例えば、高濃度不純物領域の濃度と
低濃度不純物領域の濃度が１０１〜１０２倍程度差が生
じれば、接合キャパシタンスの大きさは高濃度不純物領
域が約√１０−√１００倍程度の大きな値を有するよう
になる。
方根比に比例する。例えば、高濃度不純物領域の濃度と
低濃度不純物領域の濃度が１０１〜１０２倍程度差が生
じれば、接合キャパシタンスの大きさは高濃度不純物領
域が約√１０−√１００倍程度の大きな値を有するよう
になる。
【００１７】従って、ホットキャリアを防止するための
低濃度不純物領域によってＤＲＡＭの接合キャパシタン
ス（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉａｎｃｅ）は減少
するようになる。
低濃度不純物領域によってＤＲＡＭの接合キャパシタン
ス（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉａｎｃｅ）は減少
するようになる。
【００１８】このように、接合キャパシタンスが減少す
るようになるとＤＲＡＭ素子の誤動作を誘発するという
課題があった。
るようになるとＤＲＡＭ素子の誤動作を誘発するという
課題があった。
【００１９】本発明は、ＤＲＡＭ素子の十分な容量を確
保して誤動作を防止する半導体メモリデバイスおよびそ
の製造方法を提供することを目的とする。
保して誤動作を防止する半導体メモリデバイスおよびそ
の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】請求項１記載の発明に係
る半導体メモリデバイスは、ライト用ワードラインのア
クセス時ターンオンされる第１パストランジスタと、該
第１パストランジスタを通して入力されたデータを貯蔵
するストレージトランジスタと、リード用ワードライン
のアクセス時ターンオンされて前記ストレージトランジ
スタに貯蔵されたデータを読みとる第２パストランジス
タを含む半導体メモリ素子として、第１伝導型の半導体
基板；前記半導体基板を第１アクティブ領域と第２アク
ティブ領域に限定する素子分離用フィールド酸化膜；前
記第１アクティブ領域の所定部分に形成された第１パス
トランジスタ用第１ゲート電極；前記第２アクティブ領
域の所定部分に形成されたストレージトランジスタ用第
２ゲート電極および第２パストランジスタ用第３ゲート
電極；前記各ゲート電極の側壁に形成された側壁酸化
膜；前記各ゲート電極両側の前記第１、第２アクティブ
領域に形成された第１および第２パストランジスタど前
記ストレージトランジスタの第２伝導形の低濃度不純物
領域であって、前記低濃度不純物領域中第１パストラン
ジスタの不純物領域の一つは第１パストランジスタの一
側の側壁酸化膜の下部とその近傍にのみ形成される低濃
度不純物領域；前記各低濃度不純物領域中第１パストラ
ンジスタの前記一側に形成されたもの以外の前記低濃度
不純物領域の内部に形成された第２伝導型の高濃度不純
物領域と、第１パストランジスタの前記一側に形成され
た前記低濃度不純物領域と所定部分接し、前記低濃度不
純物領域の外部に置かれる第２伝導型の高濃度不純物領
域を備えたことを特徴とするものである。
る半導体メモリデバイスは、ライト用ワードラインのア
クセス時ターンオンされる第１パストランジスタと、該
第１パストランジスタを通して入力されたデータを貯蔵
するストレージトランジスタと、リード用ワードライン
のアクセス時ターンオンされて前記ストレージトランジ
スタに貯蔵されたデータを読みとる第２パストランジス
タを含む半導体メモリ素子として、第１伝導型の半導体
基板；前記半導体基板を第１アクティブ領域と第２アク
ティブ領域に限定する素子分離用フィールド酸化膜；前
記第１アクティブ領域の所定部分に形成された第１パス
トランジスタ用第１ゲート電極；前記第２アクティブ領
域の所定部分に形成されたストレージトランジスタ用第
２ゲート電極および第２パストランジスタ用第３ゲート
電極；前記各ゲート電極の側壁に形成された側壁酸化
膜；前記各ゲート電極両側の前記第１、第２アクティブ
領域に形成された第１および第２パストランジスタど前
記ストレージトランジスタの第２伝導形の低濃度不純物
領域であって、前記低濃度不純物領域中第１パストラン
ジスタの不純物領域の一つは第１パストランジスタの一
側の側壁酸化膜の下部とその近傍にのみ形成される低濃
度不純物領域；前記各低濃度不純物領域中第１パストラ
ンジスタの前記一側に形成されたもの以外の前記低濃度
不純物領域の内部に形成された第２伝導型の高濃度不純
物領域と、第１パストランジスタの前記一側に形成され
た前記低濃度不純物領域と所定部分接し、前記低濃度不
純物領域の外部に置かれる第２伝導型の高濃度不純物領
域を備えたことを特徴とするものである。
【００２１】請求項２記載の発明に係る半導体メモリデ
バイスは、第１伝導型がＰ型であり、第２伝導型がＮ型
であることを特徴とするものである。
バイスは、第１伝導型がＰ型であり、第２伝導型がＮ型
であることを特徴とするものである。
【００２２】請求項３記載の発明に係る半導体メモリデ
バイスは、第１伝導型がＮ型であり、第２伝導型がＰ型
であることを特徴とするものである。
バイスは、第１伝導型がＮ型であり、第２伝導型がＰ型
であることを特徴とするものである。
【００２３】請求項４記載の発明に係る半導体メモリデ
バイスは、半導体基板は不純物がドーピングされたシリ
コン基板であることを特徴とするものである。
バイスは、半導体基板は不純物がドーピングされたシリ
コン基板であることを特徴とするものである。
【００２４】請求項５記載の発明に係る半導体メモリデ
バイスは、ストレージトランジスタ用第２ゲート電極の
幅がライトおよびリード用第１および第３ゲート電極の
幅より大きいことを特徴とするものである。
バイスは、ストレージトランジスタ用第２ゲート電極の
幅がライトおよびリード用第１および第３ゲート電極の
幅より大きいことを特徴とするものである。
【００２５】請求項６記載の発明に係る半導体メモリデ
バイスの製造方法は、ライト用ワードラインのアクセス
時ターンオンされる第１パストランジスタと、該第１パ
ストランジスタを通して入力されたデータを貯蔵するス
トレージトランジスタと、リード用ワードラインのアク
セス時ターンオンされて前記ストレージトランジスタに
貯蔵されたデータを読みとる第２パストランジスタを含
む半導体メモリ素子の製造方法であって、素子分離用フ
ィールド酸化膜によって定義された第１アクティブ領域
および第２アクティブ領域を有する第１伝導型の半導体
基板を提供する工程；前記第１アクティブ領域上の所定
部分にゲート酸化膜を含む第１パストランジスタ用の第
１ゲート電極を形成し、第２アクティブ領域上の所定部
分にそれぞれのゲート酸化膜を含むストレージトランジ
スタ用の第２ゲート電極、第２パストランジスタ用の第
３ゲート電極を形成する工程；前記第１アクティブ領域
の第１ゲート電極の一側の第１ゲートから離間した選択
領域を除いた半導体基板の露出された活性領域に第２伝
導型の低濃度不純物領域を形成する工程；前記各ゲート
電極の両側壁に側壁酸化膜をそれぞれ形成する工程：お
よび、露出された前記第１アクティブ領域および前記第
２アクティブ領域に前記低濃度不純物領域よりも浅く第
２伝導型の高濃度不純物領域を形成する工程を含むこと
を特徴とするものである。
バイスの製造方法は、ライト用ワードラインのアクセス
時ターンオンされる第１パストランジスタと、該第１パ
ストランジスタを通して入力されたデータを貯蔵するス
トレージトランジスタと、リード用ワードラインのアク
セス時ターンオンされて前記ストレージトランジスタに
貯蔵されたデータを読みとる第２パストランジスタを含
む半導体メモリ素子の製造方法であって、素子分離用フ
ィールド酸化膜によって定義された第１アクティブ領域
および第２アクティブ領域を有する第１伝導型の半導体
基板を提供する工程；前記第１アクティブ領域上の所定
部分にゲート酸化膜を含む第１パストランジスタ用の第
１ゲート電極を形成し、第２アクティブ領域上の所定部
分にそれぞれのゲート酸化膜を含むストレージトランジ
スタ用の第２ゲート電極、第２パストランジスタ用の第
３ゲート電極を形成する工程；前記第１アクティブ領域
の第１ゲート電極の一側の第１ゲートから離間した選択
領域を除いた半導体基板の露出された活性領域に第２伝
導型の低濃度不純物領域を形成する工程；前記各ゲート
電極の両側壁に側壁酸化膜をそれぞれ形成する工程：お
よび、露出された前記第１アクティブ領域および前記第
２アクティブ領域に前記低濃度不純物領域よりも浅く第
２伝導型の高濃度不純物領域を形成する工程を含むこと
を特徴とするものである。
【００２６】請求項７記載の発明に係る半導体メモリデ
バイスの製造方法は、第１伝導型がＰ型であり、第２伝
導型がＮ型であることを特徴とするものである。
バイスの製造方法は、第１伝導型がＰ型であり、第２伝
導型がＮ型であることを特徴とするものである。
【００２７】請求項８記載の発明に係る半導体メモリデ
バイスの製造方法は、第１伝導型がＮ型であり、第２伝
導型がＰ型であることを特徴とするものである。
バイスの製造方法は、第１伝導型がＮ型であり、第２伝
導型がＰ型であることを特徴とするものである。
【００２８】請求項９記載の発明に係る半導体メモリデ
バイスの製造方法は、半導体基板は不純物がドーピング
されたシリコン基板であることを特徴とするものであ
る。
バイスの製造方法は、半導体基板は不純物がドーピング
されたシリコン基板であることを特徴とするものであ
る。
【００２９】請求項１０記載の発明に係る半導体メモリ
デバイスの製造方法は、低濃度不純物領域を形成する工
程が、第１アクティブ領域とフィールド酸化膜の選択領
域上にマスクパターンを形成する工程と、低濃度の第２
伝導型の不純物をイオン注入する工程と、注入された不
純物を熱的アニーリングする工程を含むことを特徴とす
るものである。
デバイスの製造方法は、低濃度不純物領域を形成する工
程が、第１アクティブ領域とフィールド酸化膜の選択領
域上にマスクパターンを形成する工程と、低濃度の第２
伝導型の不純物をイオン注入する工程と、注入された不
純物を熱的アニーリングする工程を含むことを特徴とす
るものである。
【００３０】請求項１１記載の発明に係る半導体メモリ
デバイスの製造方法は、イオン注入マスクがフォトレジ
ストパターンであることを特徴とするものである。
デバイスの製造方法は、イオン注入マスクがフォトレジ
ストパターンであることを特徴とするものである。
【００３１】請求項１２記載の発明に係る半導体メモリ
デバイスの製造方法は、前記第２伝導型の不純物はリン
であり、その注入量は１×１０ １３ 乃至５×１０ １３ ｉ
ｏｎｓ／ｃｍ ２ であることを特徴とするものである。
デバイスの製造方法は、前記第２伝導型の不純物はリン
であり、その注入量は１×１０ １３ 乃至５×１０ １３ ｉ
ｏｎｓ／ｃｍ ２ であることを特徴とするものである。
【００３２】請求項１３記載の発明に係る半導体メモリ
デバイスの製造方法は、高濃度不純物領域を形成する工
程は、第２伝導型の不純物をマスクパターンが除去され
た基板にイオン注入する工程；および不純物が注入され
た基板を所定温度で熱的アニーリングする工程を含むこ
とを特徴とするものである。
デバイスの製造方法は、高濃度不純物領域を形成する工
程は、第２伝導型の不純物をマスクパターンが除去され
た基板にイオン注入する工程；および不純物が注入され
た基板を所定温度で熱的アニーリングする工程を含むこ
とを特徴とするものである。
【００３３】請求項１４記載の発明に係る半導体メモリ
デバイスの製造方法は、前記第２伝導型の不純物は砒素
であり、その注入量は１×１０ １５ 乃至７×１０ １５ ｉ
ｏｎｓ／ｃｍ ２ であることを特徴とするものである。
デバイスの製造方法は、前記第２伝導型の不純物は砒素
であり、その注入量は１×１０ １５ 乃至７×１０ １５ ｉ
ｏｎｓ／ｃｍ ２ であることを特徴とするものである。
【００３４】請求項１５記載の発明に係る半導体メモリ
デバイスの製造方法は、前記側壁酸化膜を形成する工程
は半導体基板上部に絶縁膜を形成する工程；ゲート電極
の表面が露出されるまで前記絶縁膜を異方性ブランケッ
トエッチングする工程を含むことを特徴とするものであ
る。
デバイスの製造方法は、前記側壁酸化膜を形成する工程
は半導体基板上部に絶縁膜を形成する工程；ゲート電極
の表面が露出されるまで前記絶縁膜を異方性ブランケッ
トエッチングする工程を含むことを特徴とするものであ
る。
【００３５】請求項１６記載の発明に係る半導体メモリ
デバイスの製造方法は、絶縁膜がシリコン酸化膜である
ことを特徴とするものである。
デバイスの製造方法は、絶縁膜がシリコン酸化膜である
ことを特徴とするものである。
【００３６】
【発明の実施の形態】以下、本発明の一実施の形態例に
ついて説明する。図１に示すように、素子分離膜１２は
公知のＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）方式によって半導体基板１１、
例えば、Ｐ型のシリコン基板の所定領域に形成され、ラ
イト用第１バストランジスタが形成された第１アクティ
ブ領域Ａ１と、ストレージトランジスタとリード用第２
バストランジスタが形成された第２アクティブ領域Ａ２
を限定する。その後、酸化膜とポリシリコン膜が半導体
基板１１の上部に順次積層され、該積層された膜等のパ
ターニングを通じて、ゲート酸化膜１３１〜１３３とゲ
ート電極１４１〜１４３が半導体基板１１の第１、第２
アクティブ領域Ａ１，Ａ２上に形成される。ここで、ラ
イト用第１パストランジスタのゲート電極１４１は第１
アクティブ領域Ａ１に形成され、ストレージトランジス
タのゲート電極１４２およびリード用パストランジスタ
のゲート電極１４３は第２アクティブ領域Ａ２に形成さ
れる。この際、ＤＲＡＭの十分なキャパシタンスを確保
するために、ストレージトランジスタ用ゲート電極１４
２は他のゲート電極１４１、１４３の幅より大きく形成
される。
ついて説明する。図１に示すように、素子分離膜１２は
公知のＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）方式によって半導体基板１１、
例えば、Ｐ型のシリコン基板の所定領域に形成され、ラ
イト用第１バストランジスタが形成された第１アクティ
ブ領域Ａ１と、ストレージトランジスタとリード用第２
バストランジスタが形成された第２アクティブ領域Ａ２
を限定する。その後、酸化膜とポリシリコン膜が半導体
基板１１の上部に順次積層され、該積層された膜等のパ
ターニングを通じて、ゲート酸化膜１３１〜１３３とゲ
ート電極１４１〜１４３が半導体基板１１の第１、第２
アクティブ領域Ａ１，Ａ２上に形成される。ここで、ラ
イト用第１パストランジスタのゲート電極１４１は第１
アクティブ領域Ａ１に形成され、ストレージトランジス
タのゲート電極１４２およびリード用パストランジスタ
のゲート電極１４３は第２アクティブ領域Ａ２に形成さ
れる。この際、ＤＲＡＭの十分なキャパシタンスを確保
するために、ストレージトランジスタ用ゲート電極１４
２は他のゲート電極１４１、１４３の幅より大きく形成
される。
【００３７】次いで、フォトレジストパターン１００が
ライト用第１アクティブ領域Ａ１のドレイン予定領域Ｄ
とフィールド酸化膜１２ｂの所定部分上部に形成され
る。低濃度不純物、例えば、１×１０ １３ 乃至５×１０
１３ ｉｏｎｓ／ｃｍ ２ の濃度を有する燐（Ｐ）イオン
は、図１の半導体基板１１に注入される。ここで、ライ
ト用パストランジスタのドレイン領域Ｄを部分的に覆い
低濃度不純物イオンを注入するのは、低濃度不純物領域
の面積を減少させて、接合キャパシタンスを増加させる
ためである。
ライト用第１アクティブ領域Ａ１のドレイン予定領域Ｄ
とフィールド酸化膜１２ｂの所定部分上部に形成され
る。低濃度不純物、例えば、１×１０ １３ 乃至５×１０
１３ ｉｏｎｓ／ｃｍ ２ の濃度を有する燐（Ｐ）イオン
は、図１の半導体基板１１に注入される。ここで、ライ
ト用パストランジスタのドレイン領域Ｄを部分的に覆い
低濃度不純物イオンを注入するのは、低濃度不純物領域
の面積を減少させて、接合キャパシタンスを増加させる
ためである。
【００３８】次に図２を参照し、感光膜パターン１００
は公知のアシング（ａｓｈｉｎｇ）方法によって除去さ
れ、その後、注入された低濃度不純物が後続熱処理工程
によって拡散され、低濃度不純物領域１５１〜１５５を
形成する。
は公知のアシング（ａｓｈｉｎｇ）方法によって除去さ
れ、その後、注入された低濃度不純物が後続熱処理工程
によって拡散され、低濃度不純物領域１５１〜１５５を
形成する。
【００３９】低濃度不純物領域１５２は第１ゲート電極
１４１に近接した第１アクティブ領域Ａ１の選択領域下
部にのみ形成される。また、ストレージトランジスタと
リード用パストランジスタのドレイン１５４は共通であ
る。
１４１に近接した第１アクティブ領域Ａ１の選択領域下
部にのみ形成される。また、ストレージトランジスタと
リード用パストランジスタのドレイン１５４は共通であ
る。
【００４０】その後に、絶縁膜が半導体基板１１上部に
形成され、異方性ブランケットエッチングされ、それぞ
れのゲート電極１４１〜１４３の両側壁に側壁酸化膜１
６〜１８等が形成される。
形成され、異方性ブランケットエッチングされ、それぞ
れのゲート電極１４１〜１４３の両側壁に側壁酸化膜１
６〜１８等が形成される。
【００４１】次に図３を参照し、高濃度不純物、例え
ば、１×１０ １５ 乃至７×１０ １５ ｉｏｎ／ｃｍ ２ の注
入量を有するＡｓイオンが低濃度不純物のイオン注入エ
ネルギーよりは少なく半導体基板１１にイオン注入さ
れ、熱処理工程によって高濃度不純物領域１７１〜１７
５を形成する。ここで、高濃度不純物領域１７２を除い
た高濃度不純物領域１７１、１７３〜１７５は、それぞ
れの低濃度不純物領域１５１、１５３〜１５５内に形成
されるが、高濃度不純物領域１７２は、低濃度不純物領
域１５２が側壁酸化膜１６の一側下部にのみ形成される
ので、低濃度不純物領域１５２内に形成されない。
ば、１×１０ １５ 乃至７×１０ １５ ｉｏｎ／ｃｍ ２ の注
入量を有するＡｓイオンが低濃度不純物のイオン注入エ
ネルギーよりは少なく半導体基板１１にイオン注入さ
れ、熱処理工程によって高濃度不純物領域１７１〜１７
５を形成する。ここで、高濃度不純物領域１７２を除い
た高濃度不純物領域１７１、１７３〜１７５は、それぞ
れの低濃度不純物領域１５１、１５３〜１５５内に形成
されるが、高濃度不純物領域１７２は、低濃度不純物領
域１５２が側壁酸化膜１６の一側下部にのみ形成される
ので、低濃度不純物領域１５２内に形成されない。
【００４２】このように、本実施の形態の半導体メモリ
デバイスは、第１伝導型の半導体基板と、第１アクティ
ブ領域と第２アクティブ領域を限定する素子分離膜と、
前記第１アクティブ領域と前記第２アクティブ領域の所
定部分に形成され、ゲート酸化膜が介在されたライト用
トランジスタのゲート電極、ストレージトランジスタの
ゲート電極およびリード用トランジスタのゲート電極
と、ゲート電極等両側アクティブ領域に形成された第２
伝導型の低濃度不純物領域と、該低濃度不純物領域内部
に形成される第２伝導型の高濃度不純物領域を含み、ラ
イト用トランジスタのドレイン領域に該当する低濃度不
純物領域はゲート電極の隣接領域のアクティブ領域にの
み形成されている。
デバイスは、第１伝導型の半導体基板と、第１アクティ
ブ領域と第２アクティブ領域を限定する素子分離膜と、
前記第１アクティブ領域と前記第２アクティブ領域の所
定部分に形成され、ゲート酸化膜が介在されたライト用
トランジスタのゲート電極、ストレージトランジスタの
ゲート電極およびリード用トランジスタのゲート電極
と、ゲート電極等両側アクティブ領域に形成された第２
伝導型の低濃度不純物領域と、該低濃度不純物領域内部
に形成される第２伝導型の高濃度不純物領域を含み、ラ
イト用トランジスタのドレイン領域に該当する低濃度不
純物領域はゲート電極の隣接領域のアクティブ領域にの
み形成されている。
【００４３】
【発明の効果】以上、説明したように本発明の半導体メ
モリデバイスおよびその製造方法によれば、ライト用第
１バストランジスタのドレイン領域の低濃度不純物領域
が占める部分を減少させ、相対的に高濃度不純物が占め
る部分は増大させて、ドレインの接合容量と寄生容量を
増加させる。従って、半導体メモリ素子の誤動作を防止
できる効果がある。
モリデバイスおよびその製造方法によれば、ライト用第
１バストランジスタのドレイン領域の低濃度不純物領域
が占める部分を減少させ、相対的に高濃度不純物が占め
る部分は増大させて、ドレインの接合容量と寄生容量を
増加させる。従って、半導体メモリ素子の誤動作を防止
できる効果がある。
【図１】本発明の一実施の形態の半導体メモリデバイス
およびその製造方法を説明するための断面図である。
およびその製造方法を説明するための断面図である。
【図２】本発明の一実施の形態の半導体メモリデバイス
およびその製造方法を説明するための断面図である。
およびその製造方法を説明するための断面図である。
【図３】本発明の一実施の形態の半導体メモリデバイス
およびその製造方法を説明するための断面図である。
およびその製造方法を説明するための断面図である。
【図４】３個のトランジスタを備えたＤＲＡＭの概略構
成を示す回路図である。
成を示す回路図である。
【図５】従来のＤＲＡＭの製造方法を説明するための断
面図である。
面図である。
１１ 半導体基板 １２ 素子分離膜 １３１〜１３３ ゲート酸化膜 １４１〜１４３ ゲート電極 １５１〜１５５ 低濃度不純物領域 １６〜１８ 側壁酸化膜 １７１〜１７５ 高濃度不純物領域
Claims (16)
- 【請求項１】 ライト用ワードラインのアクセス時ター
ンオンされる第１パストランジスタと、該第１パストラ
ンジスタを通して入力されたデータを貯蔵するストレー
ジトランジスタと、リード用ワードラインのアクセス時
ターンオンされて前記ストレージトランジスタに貯蔵さ
れたデータを読みとる第２パストランジスタを含む半導
体メモリ素子として、 第１伝導型の判導体基板； 前記半導体基板を第１アクティブ領域と第２アクティブ
領域に限定する素子分離用フィールド酸化膜； 前記第１アクティブ領域の所定部分に形成された第１パ
ストランジスタ用第１ゲート電極； 前記第２アクティブ領域の所定部分に形成されたストレ
ージトランジスタ用第２ゲート電極および第２パストラ
ンジスタ用第３ゲート電極； 前記各ゲート電極の側壁に形成された側壁酸化膜； 前記各 ゲート電極両側の前記第１、第２アクティブ領域
に形成された第１および第２パストランジスタと前記ス
トレージトランジスタの第２伝導形の低濃度不純物領域
であって、前記低濃度不純物領域中第１パストランジス
タの不純物領域の一つは第１パストランジスタの一側の
側壁酸化膜の下部とその近傍にのみ形成される低濃度不
純物領域； 前記各低濃度不純物領域中第１パストランジスタの前記
一側に形成されたもの以外の前記低濃度不純物領域の内
部に形成された第２伝導型の高濃度不純物領域と、第１
パストランジスタの前記一側に形成された前記低濃度不
純物領域と所定部分接し、前証低濃度不純物領域の外部
に置かれる第２伝導型の高濃度不純物領域を備えたこと
を特徴とする半導体メモリ素子。 - 【請求項２】 前記第１伝導型はＰ型であり、第２伝導
型はＮ型であることを特徴とする請求項１記載の半導体
メモリ素子。 - 【請求項３】 前記第１伝導型はＮ型であり、第２伝導
型はＰ型であることを特徴とする請求項１記載の半導体
メモリ素子。 - 【請求項４】 前記半導体基板は不純物がドーピングさ
れたシリコン基板であることを特徴とする請求項１記載
の半導体メモリ素子。 - 【請求項５】 前記ストレージトランジスタ用第２ゲー
ト電極の幅は前記ライトおよびリード用第１および第３
ゲート電極の幅より大きいことを特徴とする請求項１記
載の半導体メモリ素子。 - 【請求項６】 ライト用ワードラインのアクセス時ター
ンオンされる第１パストランジスタと、該第１パストラ
ンジスタを通して入力されたデータを貯蔵するストレー
ジトランジスタと、リード用ワードラインのアクセス時
ターンオンされて前記ストレージトランジスタに貯蔵さ
れたデータを読みとる第２パストランジスタを含む半導
体メモリ素子の製造方法であって、 素子分離用フィールド酸化膜によって定義された第１ア
クティブ領域および第２アクティブ領域を有する第１伝
導型の半導体基板を提供する工程； 前記第１アクティブ領域上の所定部分にゲート酸化膜を
含む第１パストランジスタ用の第１ゲート電極を形成
し、第２アクティブ領域上の所定部分にそれぞれのゲー
ト酸化膜を含むストレージトランジスタ用の第２ゲート
電極、第２パストランジスタ用の第３ゲート電極を形成
する工程； 前記第１アクティブ領域の第１ゲート電極の一側の第１
ゲートから離間した選択領域を除いた半導体基板の露出
された活性領域に第２伝導型の低濃度不純物領域を形成
する工程； 前記各ゲート電極の両側壁に側壁酸化膜をそれぞれ形成
する工程：および、 露出された前記第１アクティブ領域および前記第２アク
ティブ領域に前記低濃度不純物領域よりも浅く第２伝導
型の高濃度不純物領域を形成する工程を含むことを特徴
とする半導体メモリ素子の製造方法。 - 【請求項７】 前記第１伝導型はＰ型であり、第２伝導
型はＮ型であることを特徴とする請求項６記載の半導体
メモリ素子の製造方法。 - 【請求項８】 前記第１伝導型はＮ型であり、第２伝導
型はＰ型であることを特徴とする請求項６記載の半導体
メモリ素子の製造方法。 - 【請求項９】 前記半導体基板は不純物がドーピングさ
れたシリコン基板であることを特徴とする請求項６記載
の半導体メモリ素子の製造方法。 - 【請求項１０】 前記低濃度不純物領域を形成する工程
は、第１アクティブ領域とフィールド酸化膜の選択領域
上にマスクパターンを形成する工程；低濃度の第２伝導
型の不純物をイオン注入する工程；および注入された不
純物を熱的アニーリングする工程を含むことを特徴とす
る請求項６記載の半導体メモリ素子の製造方法。 - 【請求項１１】 前記イオン注入マスクはフォトレジス
トパターンであることを特徴とする請求項１０記載の半
導体メモリ素子の製造方法。 - 【請求項１２】 前記第２伝導型の不純物はリンであ
り、その注入量は１×１０ １３ 乃至５×１０ １３ ｉｏｎ
ｓ／ｃｍ ２ であることを特徴とする請求項１０記載の半
導体メモリ素子の製造方法。 - 【請求項１３】 高濃度不純物領域を形成する工程は、
第２伝導型の不純物をマスクパターンが除去された基板
にイオン注入する工程；および不純物が注入された基板
を所定温度で熱的アニーリングする工程を含むことを特
徴とする請求項１０記載の半導体メモリ素子の製造方
法。 - 【請求項１４】 前記第２伝導型の不純物は砒素であ
り、その注入量は１×１０ １５ 乃至７×１０ １５ ｉｏｎ
ｓ／ｃｍ ２ であることを特徴とする請求項１３記載の半
導体メモリ素子の製造方法。 - 【請求項１５】 前記側壁酸化膜を形成する工程は半導
体基板上部に絶縁膜を形成する工程；ゲート電極の表面
が露出されるまで前記絶縁膜を異方性ブランケットエッ
チングする工程を含むことを特徴とする請求項６記載の
半導体メモリ素子の製造方法。 - 【請求項１６】 前記絶縁膜はシリコン酸化膜であるこ
とを特徴とする請求項１５記載の半導体メモリ素子の製
造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019950069457A KR100218144B1 (ko) | 1995-12-30 | 1995-12-30 | 3개의 트랜지스터를 구비한 디램 디바이스 및 그의 제조방법 |
| KR1995P69457 | 1995-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032319A JPH1032319A (ja) | 1998-02-03 |
| JP2864236B2 true JP2864236B2 (ja) | 1999-03-03 |
Family
ID=19448455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356107A Expired - Fee Related JP2864236B2 (ja) | 1995-12-30 | 1996-12-25 | 半導体メモリ素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2864236B2 (ja) |
| KR (1) | KR100218144B1 (ja) |
| GB (1) | GB2309586B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100248205B1 (ko) * | 1997-06-25 | 2000-03-15 | 김영환 | 반도체 메모리 디바이스 및 그 형성방법 |
| JP4753413B2 (ja) * | 2005-03-02 | 2011-08-24 | 三洋電機株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318150A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | Ｄｒａｍメモリセルの製造方法 |
-
1995
- 1995-12-30 KR KR1019950069457A patent/KR100218144B1/ko not_active IP Right Cessation
-
1996
- 1996-12-25 JP JP8356107A patent/JP2864236B2/ja not_active Expired - Fee Related
- 1996-12-27 GB GB9626999A patent/GB2309586B/en not_active Expired - Fee Related
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|---|---|
| KR970054196A (ko) | 1997-07-31 |
| GB2309586B (en) | 2000-08-02 |
| JPH1032319A (ja) | 1998-02-03 |
| GB9626999D0 (en) | 1997-02-12 |
| GB2309586A (en) | 1997-07-30 |
| KR100218144B1 (ko) | 1999-09-01 |
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