KR20040092744A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 메모리 장치의 셀영역에 제조되는 플레이트 전극과 금속배선간의 콘택플러그와 주변영역에 형성되는 콘택플러그를 같은 깊이로 형성하여 셀영역과 주변영역간에 단차로 인해 유발되는 콘택플러그 제조의 문제점을 해결할 수 있는 메모리 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀영역의 캐패시터 플레이트 전극과 더미 비트라인에 동시에 연결되는 콘택플러그를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치의 셀영역의 플레이전극과 금속전극간의 콘택플러그를 형성하는 방법에 관한 것이다.

반도체 메모리 장치중에서 하나의 캐패시터와 하나의 모스트랜지스터를 단위셀로 하는 메모리 장치가 가장 보편적으로 사용되고 있다. 메모리 장치는 다수의 단위셀이 형성되는 셀영역과, 셀영역에 데이터를 판독하거나 저장하기 위한 회로가 제조되는 주변영역으로 구분된다.

기술이 발달하면서 메모리 장치의 셀영역에 보다 많은 단위셀을 집적시키기 위해 단위셀을 이루는 캐패시터와 모스트랜지스터를 제조하는 단위면적은 점점 줄어들고 있는 실정이다. 캐패시터를 제조하는 단위면적은 줄어들지만 안정적인 데이터 저장을 위해 캐패시터의 용량은 일정하게 유지되어야 한다.

안정적인 데이터 저장을 위한 최소한의 캐패시턴스는 약 30fF인데, 제한된 면적에서 이를 확보하기 위해 캐패시터를 실린더 또는 콘케이브형의 3차원으로 제조하게 되었다.

캐패시터를 3차원으로 제조하게 됨에 따라 다수의 단위셀이 제조되는 셀영역과 캐패시터가 제조되지 않는 주변영역과의 단차가 크게 생기게 되었고, 이로 인하여 단차문제, 안적적인 콘택홀을 형성할 수 없는 등의 여러 문제가 발생되고 있다.

도1은 종래기술에 의한 메모리 장치의 제조공정을 나타내는 단면도이다.

도1의 좌측영역은 단위셀이 제조되는 셀영역이고, 우측영역은 셀영역에 저장된 데이터를 판독하거나 셀영역에 데이터를 저장하기 위한 각종 회로가 제조되는 주변영역이다.

먼저 셀영역을 살펴보면, 기판(10)상에 모스트랜지스터를 형성하기 위한 게이트 패턴과 소스/드레인 영역(미도시)을 형성하고 층간절연막을 형성한 다음 비트라인 패턴(11)을 형성한다.

이어서 층간절연막(12)를 형성하고, 그 상부에 캐패시터가 형성될 높이만큼 캐패시터 절연막(16)을 형성한다. 이어서 캐패시터 절연막(16)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이어서 캐패시터 형성용 홀 내부에 캐패시터의 스토리지 노드(13)을 형성하고, 그 상부에 유전체 박막(14)과 플레이트 전극(15)을 형성한다. 이어서 플레이트 영역상부에 층간절연막(21)을 형성한다.

이어서 주변영역을 살펴보면, 기판(10)상에 모스트랜지스터를 형성하기 위한 게이트 패턴과 소스/드레인 영역(미도시)을 형성하고, 그 상부에 주변영역에 제조될 회로에 사용되는 도전체 라인(17)을 형성한다. 이어서 층간절연막(23)을 형성하고, 그 상부에 다시 셀 영역의 3차원 캐패시터로 인해 생기는 단차를 없애기 위하여 층간절연막(18,22)을 형성한다.

여기서 셀영역과 주변영역의 높이가 같은 층은 각각 따로 제조되는 것이 아니고 동시에 제조가 된다. 예를 들어 층간절연막(12)와 층간절연막(23)은 동시에 제조되는 것이며, 도전체 라인(17)은 셀영역의 비트라인을 제조할 때에 비트라인을 제조하는 물질을 이용하여 회로영역에서 배선으로 사용되는 것이다.

이어서 셀영역의 플레이트 전극(15)과 금속배선(20)을 연결하기 위한 콘택홀과 주변영역의 도전체 라인을 상부에 형성될 금속배선과 연결하기 위한 콘택홀을 층간절연막(21)과 층간절연막(22,18)을 동시에 선택적으로 제거하여 형성한다.

이어서 형성된 콘택홀을 도전성 물질로 매립하여 제1 및 제2 콘택플러그(19a,19b)를 형성하고, 이어서 콘택플러그와 연결되는금속배선(20a,20b))을 형성한다.

전술한 바와 같이 메모리 장치를 제조하게 되면, 플레이트 전극(15)과 금속배선(20a)을 연결하는 콘택홀과 도전체 라인(17)과 금속배선(20b)을 연결하는 콘택홀을 형성할 때 두 콘택홀의 단자가 심해 공정이 용이하지 못한 문제점이 발생한다.

또한 셀영역의 플레이트 전극(15)의 일정부분을 주변영역에도 형성하고 주변영역에 형성된 플레이트 전극(15) 상부에 콘택플러그(19a)를 형성하여 금속배선(20a)과 연결하기 때문에 셀영역의 면적상 효율이 저하되는 문제점을 가지고 있었다.

본 발명은 메모리 장치의 셀영역에 제조되는 플레이트 전극과 금속배선간의 콘택플러그와 주변영역에 형성되는 콘택플러그를 같은 깊이로 형성하여 셀영역과 주변영역간에 단차로 인해 유발되는 콘택플러그 제조의 문제점을 해결할 수 있는 메모리 장치의 제조방법을 제공함을 목적으로 한다.

도1은 종래기술에 의한 메모리 장치의 제조공정을 나타내는 단면도.

도2a 내지 도2c는 본 발명의 바람직한 실시예에 따른 메모리 장치의 제조공정을 나타내는 단면도.

* 도면의 주요부분에 대한 설명

35 : 플레이드 전극

40a,40b : 콘택홀

41a,41b : 콘택플러그

42a,42b: 금속배선

본 발명은 상기의 목적을 달성하기 위하여 셀영역과 주변영역으로 이루어진 메모리 장치에 있어서, 상기 셀영역에 노멀 비트라인 패턴과 더미 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴으로 이용된 층을 이용하여 상기 주변영역의 도전체 라인을 형성하는 단계; 상기 노멀 비트라인 패턴 및 더미 비트라인 패턴과 상기 도전체 라인을 덮을 수 있도록 제1 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계; 상기 셀영역 내의 캐패시터가 형성될 영역의 제1 층간절연막 상에 스토리지 전극/유전체 박막/플레이트 전극으로 이루어진 캐패시터를 형성하되, 상기 플레이트 전극은 상기 셀영역의 전체에 형성하도록 하는 단계; 상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계; 상기 더미 비트라인 패턴의 상부에 형성된 상기 셀영역의 제2 층간절연막/플레이트 전극/제1 층간절연막을 선택적으로 제거하여 상기 더미 비트라인 패턴이 노출되는 제1 콘택홀과, 상기 주변영역의 제2 층간절연막/제1 층간절연막을 선택적으로 제거하여 상기 도전체 라인이 노출되는 제2 콘택홀을 형성하는 단계; 상기 제1 및 제2 콘택홀에 도전성 물질을 매립하여 제1 및 제2 콘택플러그를 형성하는 단계; 및 상기 제1 및 제2 콘택플러그와 각각 연결되는 제1 및 제2 금속배선을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2c는 본 발명의 바람직한 실시예에 따른 메모리 장치의 제조공정을 나타내는 단면도이다. 도2a의 좌측영역은 단위셀이 제조되는 셀영역이고, 우측영역은 셀영역에 저장된 데이터를 판독하거나 셀영역에 데이터를 저장하기 위한각종 회로가 제조되는 주변영역이다.

도2a를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치의 제조방법은 먼저 기판(30)상에 모스트랜지스터를 형성하기 위한 게이트 패턴과 소스/드레인 영역(미도시)을 형성한 다음 셀영역에 노멀 비트라인 패턴(31)과 더미 비트라인 패턴(31a)을 형성한다. 여기서 더미 비트라인 패턴은 노멀 비트라인 패턴을 셀영역에 형성할 때에 셀영역의 주변에 생기는 비트라인을 가리키는 것으로 셀영역의 주변에 제조되는 비트라인은 그 공정상의 신뢰성등을 문제로 더미로 정해지는 것이다. 메모리 장치가 동작할 때에는 더미 비트라인은 접지전압 또는 전원전압등의 일정한 전압으로 바이어싱(biasing) 된다.

이어서 비트라인 패턴(31)으로 이용된 층을 이용하여 주변영역의 도전체 라인(37)을 형성한다. 여기서 도전체 라인을 주변영역에 제조되는 회로에 사용되는 라인이며, 비트라인 패턴(31)을 형성하기 위한 도전층을 이용하여 셀영역의 비트라인 패턴(31)이 형성될 때에 동시에 주변영역에서 형성되는 것이다.

이어서 노멀 비트라인 패턴(31) 및 더미 비트라인 패턴(31)과 상기 도전체 라인을 덮을 수 있도록 제1 층간절연막(32)을 셀영역과 주변영역에 형성한다.

이어서 셀영역 내의 캐패시터가 형성될 영역의 제1 층간절연막(32) 상에 스토리지 전극(33)/유전체 박막((34)/플레이트 전극(35)으로 이루어진 캐패시터를 형성한다. 플레이트 전극(35)은 셀영역에 형성되는 다수의 캐패시터에 공통으로 전압을 인가받는 전극이므로 셀영역의 전체에 하나의 판으로 형성한다.

캐패시터 제조방법을 자세히 살펴보면, 먼저, 셀영역 내의 캐패시터가 형성될 영역의 제1 층간절연막(32) 상에 캐패시터가 형성된 높이만큼 캐패시터 절연막(36)을 형성한다. 이어서 캐패시터 절연막(36)을 선택적으로 식각하여 캐패시터 홀을 형성한다. 이어서 캐패시터 홀의 내부에 스토리지 전극(33)을 형성한다.

이어서, 스토리지 전극(33)상에 유전체 박막(34)을 형성한다. 이어서 유전체 박막(34)상에 플래이트 전극(35)을 형성한다. 도시된 캐패시터는 3차원 콘케이브형의 캐패시터이며, 동일한 면적에서 캐패시턴스가 더 높은 실린더형 캐패시터를 제조하는 경우에는 스토리지 전극(33)을 형성한 후에 캐패시터 절연막(34)을 제거할 수 있다. 이 경우에는 유전체 박막이 스토리지 전극의 안쪽면과 바깥쪽면에 모두 형성된다.

이어서 캐패시터가 3차원으로 형성됨으로 인하여 생긴 단차를 제거하기 위한 평탄화절연막(38)을 주변영역에 형성한다.

계속해서 살펴보면, 캐패시터를 덮을 수 있도록 제2 층간절연막(39)을 셀영역과 주변영역에 형성한다.

이어서 도2b에 도시된 바와 같이, 더미 비트라인 패턴(31a)의 상부에 형성된 셀영역의 제2 층간절연막(39)/캐패시터절연막(36)플레이트 전극(35)/제1 층간절연막(32)을 선택적으로 제거하여 더미 비트라인 패턴(31a)이 노출되는 제1 콘택홀(40a)과, 주변영역의 제2 층간절연막(39)/평탄화절연막(38)/제1 층간절연막(32)을 선택적으로 제거하여 도전체 라인(37)이 노출되는 제2 콘택홀(40b)을 형성한다.

이어서 도2c에 도시된 바와 같이, 제1 및 제2 콘택홀(40a,40b)에 도전성 물질을 매립하여 제1 및 제2 콘택플러그(41a,41b)를 형성한다. 여기서 제1 및 제2 콘택플러그(41a,41b)는 도전성 폴리실리콘막 또는 금속막을 이용하여 형성한다. 이어서 제1 및 제2 콘택플러그(41a,41b)와 각각 연결되는 제1 및 제2 금속배선(42a,42b)을 형성한다.

메모리 장치가 동작하게 되면, 제1 콘택플러그(41a)를 통해 셀영역에 다수 제조된 캐패시터의 플레이트 전극에 플레이트 전압(Vcp)를 인가하게 된다. 이 때 인가되는 플레이트 전압(Vcp)는 본원발명에 의해서 더미 비트라인 패턴(31a)으로도 동시에 인가되는 것이다.

따라서 하나의 콘택플러그를 이용하여 캐패시터의 셀플레이트 전극과 더미 비트라인 패턴(31a)에 동시에 전압을 공급하게 되므로 셀영역을 보다 효율적으로 사용할 수 있게 되었다.

또한, 셀영역의 제1 콘택홀과 주변영역의 제2 콘택홀을 형성할 때, 선택적으로 제거되는 층의 깊이가 같아서 안정적고 신뢰성 있는 공정이 가능하게 되었다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 메모리 장치 셀영역을 보다 효율적으로 사용할 수 있고,셀영역과 금속배선을 연결하기 위해 제조되는 콘택홀과, 주변영역의 도전체 라인과 금속배선간의 연결을 위해 제조되는 콘택홀의 깊이가 서로 같아서 안정적인 제조가 가능하여 메모리 장치의 공정신뢰도 향상을 기대할 수 있다.

Claims (4)

1. 셀영역과 주변영역으로 이루어진 메모리 장치에 있어서,

   상기 셀영역에 노멀 비트라인 패턴과 더미 비트라인 패턴을 형성하는 단계;

   상기 비트라인 패턴으로 이용된 층을 이용하여 상기 주변영역의 도전체 라인을 형성하는 단계;

   상기 노멀 비트라인 패턴 및 더미 비트라인 패턴과 상기 도전체 라인을 덮을 수 있도록 제1 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계;

   상기 셀영역 내의 캐패시터가 형성될 영역의 제1 층간절연막 상에 스토리지 전극/유전체 박막/플레이트 전극으로 이루어진 캐패시터를 형성하되, 상기 플레이트 전극은 상기 셀영역의 전체에 형성하도록 하는 단계;

   상기 캐패시터를 덮을 수 있도록 제2 층간절연막을 상기 셀영역과 상기 주변영역에 형성하는 단계;

   상기 더미 비트라인 패턴의 상부에 형성된 상기 셀영역의 제2 층간절연막/플레이트 전극/제1 층간절연막을 선택적으로 제거하여 상기 더미 비트라인 패턴이 노출되는 제1 콘택홀과, 상기 주변영역의 제2 층간절연막/제1 층간절연막을 선택적으로 제거하여 상기 도전체 라인이 노출되는 제2 콘택홀을 형성하는 단계;

   상기 제1 및 제2 콘택홀에 도전성 물질을 매립하여 제1 및 제2 콘택플러그를 형성하는 단계; 및

   상기 제1 및 제2 콘택플러그와 각각 연결되는 제1 및 제2 금속배선을 형성하는 단계

   를 포함하는 반도체 메모리 장치의 제조방법.
2. 제 1 항에 있어서,

   상기 캐패시터를 형성하는 단계는

   상기 셀영역 내의 캐패시터가 형성될 영역의 제1 층간절연막 상에 캐패시터가 형성된 높이만큼 캐패시터 절연막을 형성하는 단계;

   상기 캐패시터 절연막을 선택적으로 식각하여 캐패시터 홀을 형성하는 단계;

   상기 캐패시터 홀의 내부에 상기 스토리지 전극을 형성하는 단계;

   상기 스토리지 전극상에 유전체 박막을 형성하는 단계; 및

   상기 유전체 박막상에 상기 플래이트 전극을 형성하되 상기 셀영역의 전체에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
3. 제 2 항에 있어서,

   상기 스토리지 전극을 형성한 후에 상기 캐패시터 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
4. 제 3 항에 있어서,

   상기 제1 및 제2 콘택플러그는 도전성 폴리실리콘막 또는 금속막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.