JP2013021275A

JP2013021275A - 半導体装置

Info

Publication number: JP2013021275A
Application number: JP2011155859A
Authority: JP
Inventors: Mamoru Nishizaki; 護西崎; Masaru Ota; 賢太田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-07-14
Filing date: 2011-07-14
Publication date: 2013-01-31
Also published as: US9076678B2; US20130015558A1

Abstract

【課題】補償容量としてのキャパシタを備えた補償容量領域において、その容量値を上げずにその面積を大きくして、製造工程時のキャパシタの剥がれを防止する。
【解決手段】第１の領域ＡＲ１に設けられたキャパシタ２３の下部電極の各々には、端子Ａ（Ｍ１）からＶＰＥＲＩ電圧が供給されている。第２の領域ＡＲ２に設けられたキャパシタ２３の下部電極の各々には、端子Ｂ（Ｍ１）からＶＳＳ電圧が供給されている。第３の領域ＡＲ３に設けられたキャパシタ２３の下部電極の各々は、端子Ｃ（Ｍ１）から１／２ＶＰＥＲＩ電圧が供給されている。プレート２４は、１／２ＶＰＥＲＩ電圧を第１〜３の領域ＡＲ１〜ＡＲ３のキャパシタ２３の各上部電極に共通に供給している。第３の領域ＡＲ３は、各々の下部電極及び上部電極に同一電圧（１／２ＶＰＥＲＩ）が供給されるため容量に電荷が溜まることがない。
【選択図】図６

Description

本発明は、半導体装置に関するものである。

最近では、容量電極に垂直面を利用した立体的なキャパシタからなる積層型キャパシタを有するメモリセルを備えた半導体記憶装置が普及してきている。特許文献１は、下部電極、キャパシタ誘電体膜及び上部電極からなる複数のキャパシタが設けられたかかる半導体記憶装置を開示しており、メモリセル領域と、いわゆるその周辺領域との関係で、工夫を凝らした製造方法を提案したものである。

国際公開第９８／０２８７８９号パンフレット

ところで、特許文献１に記載されているキャパシタは、上述のようにメモリセルのキャパシタである。ここで、例えば、メモリセルのキャパシタと同一工程で製造されるキャパシタを補償容量として使う場合、補償容量領域の面積は、容量値によって区々であるが、補償容量領域の面積が小さすぎると、キャパシタを形成した後のエッチングの時に、母体との密着面積が小さいためにキャパシタが剥がれ飛んでしまうという問題が生じる。

特に補償容量を周辺領域に設けた場合は、キャパシタと他の部分に高低差があるため上記問題が顕著になる。しかしながら、この問題を避けるために、安易に面積を増大すると容量値が高くなってしまうため、規定の容量値に設定できなくなってしまうという問題が生じる。

本発明の半導体装置は、各々の第１の電極が共通に接続され、一方の第２の電極に前記第１の電極に印加される第１の電圧とは異なる第２の電圧が印加され、他方の第２の電極に前記第１の電極に印加される電圧と等しい前記第１の電圧が印加される第１及び第２のキャパシタを備えることを特徴とする。

本発明の半導体装置によれば、第２の電極に第１の電極に印加される電圧と等しい電圧が印加されるキャパシタを備えること、つまりダミー容量を形成するキャパシタを設けることによって、規定の容量値のまま補償容量面積を増大できる。

本発明の半導体装置における第１実施形態の概略レイアウト図である。各バンク（Ｂａｎｋ）の構成を説明するための図である。図２（ｂ）に示したメモリセル部と、その一部を拡大した詳細構成と、を示す図である。図３中に示す線分Ａ−Ａ’に沿った断面図である。アクティブキャパシタ及びダミーキャパシタの拡大図である。図１に示した第１補償容量部の拡大図である。図７（ａ）は、図６における線分７Ａ−７Ａ’についての断面図であり、図７（ｂ）は、図６における線分７Ｂ−７Ｂ’についての断面図である。第１補償容量部についての等価回路図である。図９（ａ）は、図１に示した第２補償容量部の拡大図であり、図９（ｂ）は、図９（ａ）における線分９Ｂ−９Ｂ’についての断面図である。第２補償容量部についての等価回路図である。本発明の半導体装置の第２実施形態における第１補償容量部を説明するための図であり、同図（ａ）は、第１補償容量部の平面図であり、同図（ｂ）は、その等価回路図である。図１１に示した第２実施形態に係る補償容量部におけるダミー容量を、いわゆる本容量に転用する場合を説明するための図である。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。
＜第１実施形態＞
図１は、本発明の半導体装置における第１実施形態の概略レイアウト図である。同図に示す通り、第１実施形態にかかる半導体装置１は、メモリアレイ領域ＭＡと、その周辺領域ＰＡで構成されている。メモリアレイ領域ＭＡには、複数のバンク（Ｂａｎｋ）１１が設けられている。周辺領域ＰＡには、そのうちの補償容量使用領域ＣＣＡの複数の補償容量部１２（第１及び第２補償容量部１２１，１２２）と、第１及び第２の内部電圧発生回路１３１，１３２と、図示しない他の周辺回路とが設けられている。ここで、各補償容量部１２は、各々の規定の容量値に応じて面積が異なる。つまり、面積が大きいと容量値も大きく、面積が小さいと容量値も小さい。第１及び第２の内部電圧発生回路１３１，１３２は、各補償容量部１２、各バンク１１及び他の周辺回路等に接続される。

図２（ａ）は、各バンク１１の構成を示す図である。同図に示すように、各バンク１１は、複数のメモリセル部１１１、Ｘデコーダ１１２、及びＹデコーダ１１３を含んでいる。また、図２（ｂ）に示すように、各メモリセル部１１１には、其々対応するセンスアンプ１１４及びサブワードドライバ１１５が設けられている。

図３は、図２（ｂ）に示したメモリセル部１１１と、その一部を拡大した詳細構成を示す図である。また、図４は、図３の線分Ａ−Ａ’についての断面図である。以下、図３及び図４を参照しつつ、メモリセル１１１の内部構造の詳細を説明する。

図４の断面図にあるように、メモリセル１１１は、概して、シリコン基板２１と、そのシリコン基板２１上に設けられた層間絶縁膜２２と、複数のキャパシタ２３と、その複数のキャパシタ２３を共通に覆うプレート２４とで少なくとも構成される。

ここで、シリコン基板２１には、例えばシリコン酸化膜からなる複数の素子分離用絶縁膜２１０と、素子分離用絶縁膜２１０によって区画されたシリコン基板２１からなる活性領域２５と、各素子分離用絶縁膜２１０間の其々に配設された、例えば窒化チタンとタングステンとの積層体で構成される埋め込みゲート電極２１１（すなわちワード線ＷＬ）と、が配設されている。また、後述のダミーキャパシタ２３ｄに対応する位置に設けられた埋め込みゲート電極２１１は、ＶＫＫ電圧が供給されているダミーワード線ＷＬｄを構成している。

なお、各埋め込みゲート電極２１１の上部には、例えば窒化シリコンからなるキャップ絶縁膜２１２が設けられている。また、図示しないが、埋め込みゲート電極２１１の間のシリコン基板２１（活性領域２５）の表層や、各素子分離用絶縁膜２１０と各埋め込みゲート電極２１１との間のシリコン基板２１（活性領域２５）の表層には、ソース又はドレインとなる不純物拡散領域が形成されている。

一対の埋め込みゲート電極２１１の間の活性領域上には、例えばドープしたポリシリコンからなるビットコンタクト２２１が設けられ、その各ビットコンタクト２２１上には、例えば窒化チタンとタングステンとの積層体で構成されるビット線ＢＬが設けられている。

また、各素子分離用絶縁膜２１０と各各埋め込みゲート電極２１１との間の活性領域上には、例えばポリシリコンあるいは窒化チタンとタングステンとからなる容量コンタクトプラグ２２２が、層間絶縁膜２２を貫通するように設けられている。各容量コンタクトプラグ２２２は、配線Ｍ１を介して、キャパシタ２３に接続されている。

かかる構造により、一対の埋め込みゲート電極２１１（ワード線ＷＬ）と、キャパシタ２３と、ソース又はドレイン領域となる不純物拡散領域と、を備え、ビット線ＢＬを共有する２つのセルトランジスタが構成されることとなる。

一方、図３の詳細平面図を参照すると分かるように、平面的には、各ワード線ＷＬと各ビット線ＢＬとが交差する部分に対応してキャパシタ２３が設けられることとなる。また、キャパシタ２３のうち、メモリセル部１１１の外周に沿って設けられているのが、ダミーキャパシタ２３ｄであり、その他がアクティブキャパシタ２３ａである。各キャパシタ２３は、窒化シリコン２３１で絶縁されている。また、図３中の、オーバル形状で示されている領域が、活性領域（不純物拡散領域）２５である。

また、図４に示すように、プレート２４は、ビア（ＶＩＡ）２６を介して、配線Ｍ２から、例えば１／２ＶＡＲＹ電圧が供給されている。

図５は、アクティブキャパシタ及びダミーキャパシタの拡大図である。同図に示すように、キャパシタ２３（アクティブキャパシタ２３ａ及びダミーキャパシタ２３ｄ）はクラウン型をしており、下部電極２３２と、上部電極２３３と、その下部電極２３２及び上部電極２３３の間に介在する誘電膜２３４とから構成される。上部電極２３３上にはポリシリコン２３５及びプレート２４が形成されている。そこで、上部電極２３３には、前述のようにプレート２４から１／２ＶＡＲＹ電圧が供給される。一方、アクティブキャパシタ２３ａの下部電極２３２の電圧は、書き込み（Ｗｒｉｔｅ）時にビット線から伝送されるデータのレベルに応じて決まり、この下部電極２３２のレベルに応じて下部電極２３２と上部電極２３３の間にメモリ容量が形成される。従って、メモリセル部１１１に設けられているアクティブキャパシタ２３ａは、下部電極２３２の電位レベルに応じて各々が個々のキャパシタとして機能する。

次に、図１に示した補償容量部について説明する。
図６は、図１に示した第１補償容量部１２１の拡大図である。また、図７（ａ）は、図６に示す線分７Ａ−７Ａ’に沿った断面図であり、図７（ｂ）は、図６に示す線分７Ｂ−７Ｂ’に沿った断面図である。

図６に示すように、第１補償容量部１２１のキャパシタ２３はアレイ状に設けられており、メモリセル部１１１のキャパシタ２３と同一工程で形成される。つまり、第１補償容量部１２１のキャパシタ２３の構造は、図４と略同一である。但し、図４とは異なり、配線Ｍ１より下層には何も形成されない。

そこで、図６に示すように、第１補償容量部１２１に、説明の便宜上、仮想的な第１の領域ＡＲ１、第２の領域ＡＲ２、及び第３の領域ＡＲ３を設定する。

第１の領域ＡＲ１に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ａ（Ｍ１）に共通に接続されており、端子Ａ（Ｍ１）からＶＰＥＲＩ電圧が供給されている。一方、第２の領域ＡＲ２に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｂ（Ｍ１）に共通に接続されており、端子Ｂ（Ｍ１）からＶＳＳ電圧が供給されている。また、第３の領域ＡＲ３に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｃ（Ｍ１）に共通に接続されており、端子Ｃ（Ｍ１）から１／２ＶＰＥＲＩ電圧が供給されている。

プレート２４は、第１〜３の領域ＡＲ１〜ＡＲ３の上部電極２３３上に設けられ、１／２ＶＰＥＲＩ電圧を第１〜３の領域ＡＲ１〜ＡＲ３のキャパシタ２３の各上部電極２３３に共通に供給している。これによって、第１の領域ＡＲ１の各々の下部電極２３２及び上部電極２３３との間に容量が形成されることになり、つまり、端子Ａとプレート２４との間に容量ＣＡ１が形成される（第１補償容量部１２１の容量の等価回路図を示した図８を参照）。第２の領域ＡＲ２についても同様（容量ＣＡ２）である。一方、第３の領域ＡＲ３は、各々の下部電極２３２及び上部電極２３３に同一電圧（１／２ＶＰＥＲＩ）が供給されるため容量に電荷が溜まることがない。つまり、第３の領域ＡＲ３に設けられた容量ＣＡ３はダミー容量であって補償容量としては機能しない。

本発明は、このダミー容量を形成するキャパシタ２３を補償容量使用領域内に設けることを特徴としており、これによって、規定の容量値を超えることなく補償容量使用領域の面積を増大させ、製造工程時のキャパシタの剥がれを防止することができる。具体的には、補償容量使用領域の面積は、例えば、少なくとも１２．９μｍ×１２．９μｍ以上にするのが好適である。なお、この補償容量は、半導体装置の内部信号の補償容量として使用される。

ここで、本実施形態における補償容量は、第１の領域ＡＲ１で形成される容量ＣＡ１と、第２の領域ＡＲ２で形成される容量ＣＡ２とが直列接続されたものとして形成されている（図８を参照）。これは、キャパシタ２３の下部電極２３２及び上部電極２３３に印加する電圧（耐圧）が大きくなるとキャパシタが破壊される恐れがあるためである。

なお、本実施形態における各端子Ａ〜Ｃに供給される電圧は、これに限るものではなく、例えば端子Ｃ（Ｍ１）の電圧をフローティングにしても良い。これによれば、ビア（ＶＩＡ）２６が不要となり、その領域分だけサイズを小さくできる。また、ダミー容量が設けられる領域は、本実施形態に限るものではなく、例えば補償容量使用領域の端に設けてもよい。

次に、図９（ａ）は、図１に示した第２補償容量部１２２の拡大図であり、図９（ｂ）は、図９（ａ）に示す線分９Ｂ−９Ｂ’に沿った断面図である。

図９（ａ）及び図９（ｂ）に示すように、第２補償容量部１２２のキャパシタ２３はアレイ状に設けられており、メモリセル部１１１のキャパシタ２３と同一工程で形成される。つまり、第２補償容量部１２２のキャパシタ２３の構造は、図４と略同一である。但し、図４とは異なり、配線Ｍ１より下層には何も形成されない。

ここで、第４の領域ＡＲ４に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｄ（Ｍ１）に共通に接続されており、端子Ｄ（Ｍ１）からＶＰＥＲＩ電圧が供給されている。また、第５の領域ＡＲ５に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｅ（Ｍ１）に共通に接続されており、端子Ｅ（Ｍ１）からＶＳＳ電圧が供給されている。

プレート２４は、第４及び第５の領域ＡＲ４及びＡＲ５の上部電極２３３上に設けられ、１／２ＶＰＥＲＩ電圧を第４及び第５の領域ＡＲ４及びＡＲ５のキャパシタ２３の各上部電極２３３に共通に供給している。これによって、第４の領域ＡＲ４の各々の下部電極２３２及び上部電極２３３との間に容量が形成されることになり、つまり、端子Ｄとプレート２４との間に容量ＣＡ４が形成される（第２補償容量部１２２の容量の等価回路図を示した図１０を参照）。第５の領域ＡＲ５についても同様（容量ＣＡ５）である。

第２補償容量部１２２の容量値は、第１補償容量部１２１に比べて大きい。従って、このようにダミーキャパシタを形成しなくてもある程度の面積を有するため、ダミーキャパシタを形成する必要がない。

＜第２実施形態＞
次に、本発明における第２実施形態を説明する。図１１は、本発明の半導体装置の第２実施形態における第１補償容量部１２１ａを説明するための図であり、同図（ａ）は、第１補償容量部１２１ａの平面図であり、同図（ｂ）は、その等価回路図である。なお、半導体装置全体の構成及び機能は、図１〜図５を参照して説明した第１実施形態と同様である。

第１補償容量部１２１ａのキャパシタ２３はアレイ状に設けられており、メモリセル部１１１のキャパシタ２３と同一工程で形成される。つまり、第１補償容量部１２１ａのキャパシタ２３の構造は、図４と略同一である。但し、図４とは異なり、配線Ｍ１より下層には何も形成されない。

そこで、図１１（ａ）に示すように、第１補償容量部１２１ａに、説明の便宜上、仮想的な第６〜第９の領域ＡＲ６〜ＡＲ９を設定する。

第６の領域ＡＲ６に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｆ（Ｍ１）に共通に接続されており、端子Ｆ（Ｍ１）からＶＰＥＲＩ電圧が供給されている。一方、第７の領域ＡＲ７に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｇ（Ｍ１）に共通に接続されており、端子Ｇ（Ｍ１）からＶＳＳ電圧が供給されている。また、第８の領域ＡＲ８に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｈ（Ｍ１）に共通に接続されており、端子Ｈ（Ｍ１）から１／２ＶＰＥＲＩ電圧が供給されている。更に、第９の領域ＡＲ９に設けられたキャパシタ２３の下部電極２３２の各々は、端子Ｉ（Ｍ１）に共通に接続されており、端子Ｉ（Ｍ１）から１／２ＶＰＥＲＩ電圧が供給されている。

プレート２４は、第６〜９の領域ＡＲ６〜ＡＲ９の上部電極２３３上に設けられ、１／２ＶＰＥＲＩ電圧を第６〜９の領域ＡＲ６〜ＡＲ９のキャパシタ２３の各上部電極２３３に共通に供給している。これによって、第６の領域ＡＲ６の各々の下部電極２３２及び上部電極２３３との間に容量が形成されることになり、つまり、端子Ｆとプレート２４との間に容量ＣＡ６が形成される（第１補償容量部１２１ａの容量の等価回路図を示した図１１（ｂ）を参照）。第７の領域ＡＲ７についても同様（容量ＣＡ７）である。

一方、第８の領域ＡＲ８は、各々の下部電極２３２及び上部電極２３３に同一電圧（１／２ＶＰＥＲＩ）が供給されるため容量に電荷が溜まることがない。つまり、第８の領域ＡＲ８に設けられた容量ＣＡ８はダミー容量であって補償容量としては機能しない。同様に、第９の領域ＡＲ９に設けられた容量ＣＡ９はダミー容量であって補償容量としては機能しない。

以上のように、第２実施形態においても、このダミー容量を形成するキャパシタ２３を補償容量使用領域内に設けることを特徴としており、これによって、規定の容量値を超えることなく補償容量使用領域の面積を増大させ、製造工程時のキャパシタの剥がれを防止することができる。

また、第１実施形態と同様、各端子Ｆ〜Ｉに供給される電圧は、これに限るものではなく、例えば端子Ｈ（Ｍ１），Ｉ（Ｍ１）の電圧をフローティングにしても良い。また、同様に、ダミー容量が設けられる領域は、例えば補償容量使用領域の端に設けてもよい。

次に、図１１に示した第２実施形態に係る補償容量部１２１ａにおけるダミー容量を、いわゆる本容量に転用する場合を説明する。図１２は、その場合を説明するための図であり、同図（ａ）が平面図、同図（ｂ）が等価回路図である。

また、図１２（ａ）に示すように、第８の領域ＡＲ８におけるダミー容量端子Ｈとしての配線Ｍ２の一部又は全部にＶＰＥＲＩ電圧を供給し、また、第９の領域ＡＲ９におけるダミー容量端子Ｉとしての配線Ｍ２の一部又は全部にＶＳＳ電圧を供給することにより、図１１の構成でダミー容量であった部分をいわゆる本容量として転用できることとなる。このときの等価回路を図１２（ｂ）に示す。かかる構成により、容量の調整が行えることとなる。

なお、以上の本発明の半導体装置の実施形態の説明においては、ＤＲＡＭの構成を用いて説明しているが、本発明は、ＤＲＡＭに限るものではなく、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等）やメモリ以外のコントローラであっても構わない。

本発明の半導体装置は、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等の半導体メモリや、コントローラに応用できる。

１・・半導体装置
１１・・バンク（Ｂａｎｋ）
１１１・・メモリセル部
１２・・補償容量部
１２１・・第１補償容量部
１２２・・第２補償容量部
１３・・内部電圧発生回路
２１・・シリコン基板
２１０・・素子分離用絶縁膜
２１１・・埋め込みゲート電極（ワード線ＷＬ）
２２・・層間絶縁膜
２２１・・ビットコンタクト
２２２・・容量コンタクトプラグ
２３・・キャパシタ
２３２・・下部電極
２３３・・上部電極
２３４・・誘電膜
２４・・プレート
２５・・活性領域
２６・・ビア（ＶＩＡ）
ＷＬ・・ワード線
ＢＬ・・ビット線
Ａ〜Ｉ・・端子
ＭＡ・・メモリアレイ領域
ＰＡ・・周辺領域
ＣＣＡ・・補償容量使用領域

Claims

各々の第１の電極が共通に接続され、一方の第２の電極に前記第１の電極に印加される第１の電圧とは異なる第２の電圧が印加され、他方の第２の電極に前記第１の電極に印加される電圧と等しい前記第１の電圧が印加される第１及び第２のキャパシタを備える半導体装置。
前記半導体装置は、前記第１及び第２のキャパシタの前記各々の第１の電極に共通に接続されると共に前記第１の電圧が印加される第１の電極と、前記第１及び第２の電圧とは異なる第３の電圧が供給される第２の電極と、を有する第３のキャパシタを更に備えることを特徴とする請求項１に記載の半導体装置。
前記半導体装置は、複数のバンクを有するメモリアレイ領域と前記メモリアレイ領域以外の周辺領域を有するものであって、前記第１及び第２のキャパシタは前記周辺領域に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
前記一方のキャパシタには、前記第１の電圧と前記第２の電圧の差に応じた電荷が蓄積し、前記第３のキャパシタには、前記第１の電圧と前記第３の電圧の差に応じた電荷が蓄積することを特徴とする請求項２に記載の半導体装置。
前記一方のキャパシタ及び前記第３のキャパシタは、補償容量として機能することを特徴とする請求項４に記載の半導体装置。
前記第１の電圧が共通に印加される第１及び第２の電極を有する第４のキャパシタを更に備えることを特徴とする請求項２に記載の半導体装置。
各々の第１の電極が共通に接続され、一方の第２の電極に前記第１の電極に印加される第１の電圧とは異なる第２の電圧が印加され、他方の第２の電極はフローティングされる第１及び第２のキャパシタを備える半導体装置。
第１の電圧が供給される第１の配線と、
前記第１の配線上に設けられ、前記第１の配線から前記第１の電圧が共通に供給されるシリンダ型の複数の第１の下部電極と、
第２の電圧が供給される第２の配線と、
前記第２の配線上に設けられ、前記第２の配線から前記第２の電圧が共通に供給されるシリンダ型の複数の第２の下部電極と、
前記複数の第１及び第２の下部電極上に設けられ、前記第２の電圧が供給されるプレート電極と、
前記複数の第１の下部電極と前記プレート電極との間に設けられた第１の誘電膜と、
前記複数の第２の下部電極と前記プレート電極との間に設けられた第２の誘電膜と、を備え、
前記プレート電極は、前記複数の第１の下部電極との間に前記第１の誘電膜を介して第１のキャパシタを形成し、一方、前記複数の第２の下部電極との間には前記第２の誘電膜を介して第２のキャパシタを形成する半導体装置。
前記半導体装置は、第３の電圧が供給される第３の配線と、
前記第３の配線上に設けられ、前記第３の配線から前記第３の電圧が共通に供給されるシリンダ型の複数の第３の下部電極と、
前記複数の第３の下部電極と前記プレート電極との間に設けられた第３の誘電膜と、を備え、
前記プレート電極は、前記複数の第３の下部電極との間に前記第３の誘電膜を介して第３のキャパシタを更に形成する請求項８に記載する半導体装置。
前記半導体装置は、複数のワード線、複数のビット線及び前記複数のワード線及び複数のビット線の各々の交差部に対応する複数のアクティブキャパシタが設けられるメモリセルアレイ領域と、周辺領域と、を含み、
前記周辺領域は、第１及び第３の領域と前記第１及び第３の領域に挟まれた第２の領域を有し、前記第１、第２及び第３のキャパシタは、前記第１、第２及び第３の領域に其々設けられている請求項９に記載する半導体装置。