KR100681274B1 - 커패시터 및 그 제조 방법 - Google Patents

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Abstract

고유전율을 갖는 커패시터 및 그 제조에서, 커패시터는 실린더형의 하부 전극과, 상기 하부 전극의 표면을 따라 금속 산화물로 이루어진 유전막이 구비된다. 또한, 상기 유전막의표면을 따라 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되고, 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극으로 이루어지는 상부 전극이 구비된다. 상기 커패시터는 고유전율을 가지면서 상부 전극의 크랙 발생이 최소화되어 커패시턴스가 증가되고 누설 전류 특성이 우수하다.

Description

커패시터 및 그 제조 방법{Capacitor and method for forming the same}
도 1은 본 발명의 제1 실시예에 따른 커패시터를 나타내는 단면도이다.
도 2 내지 도 7은 도 1에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 커패시터를 나타내는 단면도이다.
도 9 내지 도 13은 도 8에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 기판 12, 102 : 층간 절연막
14, 104 : 콘택 플러그 16, 106 : 식각 저지막
18 : 몰드 산화막 20 : 개구부
22a, 117 : 하부 전극 24, 122 : 유전막
26, 124 : 제1 상부 전극 28, 126 : 제2 상부 전극
30, 128 : 제3 상부 전극 40, 140 : 상부 전극
108 : 제1 몰드 산화막 110a : 지지막 패턴
112 : 제2 몰드 산화막 114a : 폴리실리콘 패턴
116a : HSG막 패턴
본 발명은 커패시터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 고유전물질을 유전막으로 사용하는 커패시터 및 그 제조 방법에 관한 것이다.
메모리 셀 영역이 축소됨에 따라 셀 내에 구비되는 커패시터의 커패시턴스가 매우 감소되고 있다. 상기 커패시턴스가 감소됨에 따라 메모리 셀의 데이터 저장 능력이 감소되어 리플레쉬 특성이 열화되고, 메모리 장치의 저전압 구동이 어려워지고 있다. 이에 따라, 셀이 차지하는 면적에 영향을 미치지 않으면서 셀 커패시턴스를 증가시키기 위하여, 커패시터의 유효 면적 증가, 유전막의 유전율 증가 등의 기술들이 개발되고 있다.
상기 유효 면적의 증가 기술에 관하여, 한정된 셀 영역 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 실린더 등의 입체적인 구조를 갖는 커패시터 하부 전극을 형성 방법 등이 제안되었다. 그러나, 상기유전막의 박막화는 커패시터의 누설 전류를 증가시키는 등의 문제가 발생될 수 있다. 또한, 상기 커패시터의 하부 전극 구조를 변경하는 경우에는 복잡한 공정들이 부가적으로 수행되어야 하기 때문에 제조 단가 상승과 수율 저하 등의 문제를 초래할 수 있다.
따라서, 최근에는 커패시터의 유전막으로서 실리콘 산화막 대신에 상기 실리 콘 산화막에 비해 높은 유전율 (κ)를 갖는 물질, 예를 들어 Al2O3, Ta2O 5, HfO2 등의 금속 산화물을 사용하는 방법이 활발하게 연구되고 있다.
그런데, 상기 고유전율을 갖는 금속 산화막의 경우, 후속 공정에서 열적 버짓을 받게 되면 쉽게 주변의 가스들과 쉽게 반응이 일어나게 되어 유전율이 급격하게 저하된다. 때문에, 상기 금속 산화막을 형성한 이 후 상부 전극으로서 700℃ 이상의 고온으로 증착 공정이 진행되는 폴리실리콘막을 형성하기가 어렵다. 그러므로, 상기 폴리실리콘막과 금속 산화막이 반응하는 것을 방지하기 위하여 먼저 티타늄 질화막을 형성하고 폴리실리콘막을 형성함으로서 상부 전극을 완성한다.
하지만, 실린더형의 하부 전극 및 금속 산화막이 형성되어 있는 구조물에 상부 전극으로서 티타늄 질화막을 형성하는데는 몇 가지 문제가 있다.
예를 들어, 상기 유전막을 HfO2로 형성한 후 티타늄 질화막을 형성하는 경우에, TiCl4 및 NH3 를 반응 가스로 사용한다. 하지만, 상기 공정의 무기 소스인 TiCl4는 NH3 보다 높은 확산 속도(diffusivity)를 가지기 때문에 실린더형 커패시터의 저면에는 TiCl4이 주로 잔류하게 된다. 상기 잔류하는 TiCl4 는 유전막 물질인 HfO2 과 반응하여 HfCl4를 생성한다. 상기 HfCl4는 그 녹는점이 낮으므로 빠르게 기화(vaporation)되기 때문에, 유전막인 HfO2 막의 두께가 국부적으로 얇아지게 된다. 상기 유전막이 목적한 두께보다 감소하게 되면, 커패시터에 저장되어 있어야 하는 전하가 쉽게 방전되어 데이터의 오류가 발생하게 된다.
또한, 상기 티타늄 질화막는 증착 특성상 막 내에서 스트레스가 심하게 발생되기 때문에 크랙이 생기기가 쉽다. 특히, 하부 전극이 HSG막(Hemispherical grained layer)을 갖거나 또는 메쉬형의 지지막 패턴을 갖는 경우에는 표면에 굴곡이 존재하기 때문에 상기 크랙이 더욱 쉽게 발생하게 된다. 상기 티타늄 질화막에서 크랙 발생을 감소시키기 위한 방법으로 상기 티타늄 질화막의 두께를 감소시킬 수 있다. 그러나, 상기 티타늄 질화막을 100Å이하의 두께로 형성할 경우에는 상기 티타늄 질화막이 베리어막으로서의 역할을 정상적으로 수행할 수 없게 된다. 상기와 같이, 티타늄 질화막에 크랙이 발생하는 경우에는 크랙 부위에서 누설 전류가 발생하게 되어 커패시터의 특성이 열화되는 문제가 있다.
따라서, 본 발명의 제1 목적은 커패시터 특성이 향상되는 커패시터를 제공하는데 있다.
본 발명의 제2 목적은 커패시터 특성이 향상되는 커패시터의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 의한 커패시터의 구성으로서 우선, 실린더형의 하부 전극이 구비된다. 상기 하부 전극의 표면을 따라 구비되는 금속 산화물로 이루어진 유전막을 구비된다. 또한, 상기 유전막의 표면을 따라 구비되고 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되 고, 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극을 포함하는 상부 전극이 구비된다.
상기한 제2 목적을 달성하기 위한 본 발명의 커패시터를 제조에서, 우선 실린더형의 하부 전극을 형성한다. 상기 하부 전극의 표면을 따라 금속 산화물로 이루어지는 유전막을 형성한다. 다음에, 상기 유전막의 표면을 따라 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극 상부 표면 및 상기 실린더 입구 부위에 연속적으로 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극을 포함하는 상부 전극을 형성한다.
상기와 같이, 상부 전극을 형성하는 경우에는 제1 상부 전극 및 제2 상부 전극간의 스트레스가 상쇄됨으로서 상기 스트레스에 의한 상부 전극의 크랙 발생을 감소시킬 수 있다. 이로 인해, 커패시터의 누설 전류 특성이 향상된다.
또한, 상기 제2 금속 질화물이 상기 하부 전극의 실린더 입구 부위를 덮는 형상을 갖고 있기 때문에, 이 후에 형성되는 막들은 상기 실린더 내부에 형성되어 있는 유전막과 인접하지 않는다. 때문에, 후속 공정의 막 형성 공정 등을 수행할 시에 상기 유전막의 반응을 방지할 수 있다. 이로서, 커패시터의 축적 용량이 증가된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 커패시터를 나타내는 단면도이다.
도 1을 참조하면, 기판(10) 상에 콘택 플러그(14)를 포함하는 층간 절연막(12)이 구비된다. 상기 콘택 플러그(14)의 상부면과 접속되는 실린더형의 하부 전극(22a)이 구비된다. 상기 실린더형의 하부 전극(22a)은 폴리실리콘 물질 또는 금속 질화물로 이루어질 수 있다. 상기 금속 질화물은 예를 들어 티타늄/티타늄 질화물 또는 탄탈륨/탄탈륨 질화물을 들 수 있다.
상기 하부 전극(22a)의 표면을 따라 고유전율을 갖는 금속 산화물로 이루어진 유전막(24)이 구비된다. 상기 유전막(24)은 알루미늄 산화막, 하프늄 산화막 또는 알루미늄 산화막 및 하프늄 산화막이 적층된 다층막으로 이루어질 수 있다.
상기 유전막(24) 상에는 제1 내지 제3 상부 전극(26, 28, 30)이 적층된 구조의 상부 전극(40)이 구비된다.
구체적으로, 상기 유전막(24)의 표면을 따라 신장 스트레스(tensile stress)를 갖는 제1 티타늄 질화물로 이루어지는 제1 상부 전극(26)이 구비된다. 구체적으로, 상기 제1 상부 전극(26)은 싸이클릭 화학 기상 증착 방법, 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 증착된 티타늄 질화물로 이루어진다. 상기 싸이클릭 화학 기상 증착 방법은 반응 가스들을 순차적으로 주입하는 방식으로 이루어지는 SFD(sequential flow deposition)방법 등을 포함한다. 또한, 상기 화학 기상 증착 방법은 MOCVD(metal organic chemical vapor deposition)방법 등을 포함한다. 가장 바람직하게는, 상기 제1 상부 전극은 양호한 스텝커버러지 특성을 가지면서 200Å 이하의 얇은막을 증착할 수 있는 SFD방식에 의해 증착된 티타늄 질화물로 이 루어진다. 상기 제1 상부 전극(26)은 막 내에 크랙이 발생되지 않을 정도의 두께를 가져야 한다. 구체적으로, 상기 제1 상부 전극(26)은 50 내지 110Å의 두께를 갖는다.
상기 제1 상부 전극(26)의 상부 표면 및 상기 하부 전극(22a)의 실린더 입구 부위를 덮는 제2 상부 전극(28)이 구비된다. 상기 제2 상부 전극(28)은 상기 제1 상부 전극(26)의 신장 스트레스를 상쇄시킬 수 있도록, 압축 스트레스(compress stress)를 갖는 제2 티타늄 질화막으로 이루어진다. 구체적으로, 상기 제2 상부 전극(28)은 물리 기상 증착 방법에 의해 증착된 티타늄 질화물로서 이루어진다.
상기 제2 상부 전극(28) 상에는 폴리실리콘으로 이루어지는 제3 상부 전극(30)이 구비된다. 상기 제3 상부 전극(30)은 상기 제2 상부 전극(28)보다 더 두껍게 형성된다. 따라서, 상부 전극(40)의 저항을 감소시키는 역할을 한다.
상기 형상을 갖는 커패시터의 경우, 상기 제2 상부 전극(28)이 실린더 입구 부위를 덮고 있기 때문에 상기 폴리실리콘으로 이루어지는 제3 상부 전극(30)은 상기 유전막(24)과 인접하지 않는다. 때문에, 고온 공정에 의해 상기 폴리실리콘을 형성할 시에 유전막(24)이 반응함으로서 유전율이 감소하는 등의 문제를 최소화할 수 있다.
더구나, 상기 제1 상부 전극(26) 및 제2 상부 전극(28)이 서로 다른 스트레스 특성을 갖고 있기 때문에 상기 제1 및 제2 상부 전극(26, 28)의 스트레스가 서로 상쇄된다. 또한, 상기 제2 상부 전극(28)이 구비됨에 따라, 상기 제1 상부 전극(26)이 크랙이 발생되지 않을 정도의 얇은 두께로 형성되더라도 저저항을 유지할 수 있다. 이로 인해, 상기 제1 및 제2 상부 전극(26, 28)의 크랙 발생을 감소시킬 수 있다.
도 2 내지 도 7은 도 1에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(10) 상에 소자 분리를 위한 트렌치 소자 분리막(도시안됨)을 형성하여 액티브 영역 및 필드 영역을 구분한다. 그리고, 상기 기판(10)상에 하부 구조물(도시안됨)들을 형성한다. 상기 하부 구조물의 예로서는 트랜지스터, 비트 라인 등을 들 수 있다.
상기 기판(10)상에 콘택 플러그(14)를 갖는 층간 절연막(12)을 형성한다. 상기 콘택 플러그(14)는 상기 트랜지스터의 소오스/드레인 영역과 접속되는 하부 전극용 랜딩 패드(도시안됨)와 연결되는 것이 바람직하다.
상기 콘택 플러그(14)를 갖는 층간 절연막(12) 상에 식각 저지막(16)을 형성한다. 상기 식각 저지막(16)은 실리콘 질화물로 이루어지는 것이 바람직하다. 상기 식각 저지막(16) 상에 커패시터 하부 전극을 성형하기 위한 몰드 산화막(18)을 형성한다. 상기 몰드 산화막(18)은 실리콘 산화물로 이루어진다. 상기 몰드 산화막(18)은 단일층으로 형성될 수도 있지만 서로 식각율이 다른 막들로서 다층으로 형성할 수도 있다. 예를 들어 상기 몰드 산화막(18)은 비피에스지막(BPSG layer), 테오스막(TEOS layer)등으로 형성할 수 있다.
이어서, 상기 몰드 산화막(18)의 소정 부위를 식각하고 순차적으로 식각 저지막(16)을 식각하여 상기 콘택 플러그(14)의 상부를 노출하는 하부 전극 형성용 개구부들(20)을 형성한다.
상기 개구부들(20)의 측벽, 저면 및 상기 몰드 산화막(18)의 상부면의 프로파일을 따라 커패시터 하부 전극막(22)을 형성한다. 상기 커패시터 하부 전극막(22)은 폴리실리콘막으로 형성하거나 또는 스텝 커버러지가 양호한 금속막으로 형성한다. 상기 금속막은 화학 기상 증착 방법, 싸이클릭 화학 기상 증착 방법 또는 원자층 적층 방법으로 형성되는 티타늄, 티타늄 질화막(TiN) 또는 이들이 적층된 다층막을 포함한다.
도 3을 참조하면, 상기 커패시터 하부 전극막(22)이 형성되어 있는 상기 제1 개구부들(20) 내부를 매립하도록 희생막(도시안됨)을 형성한다. 이어서, 상기 희생막 및 상기 몰드 산화막(18)의 상부면에 형성되어 있는 커패시터 하부 전극막(22)을 CMP 공정 또는 에치백 공정을 수행하여 제거한다. 상기 공정에 의해, 노드 분리된 실린더형의 커패시터 하부 전극(22a)을 형성한다. 이어서, 상기 몰드 산화막(18) 및 희생막을 제거하여 상기 실린더형의 커패시터 하부 전극(22a)의 내부 및 외부 측면이 노출되도록 한다.
도 4를 참조하면, 상기 커패시터 하부 전극(22a)의 표면 및 노출된 식각 저지막(16) 표면을 따라 고유전율을 갖는 금속 산화물로 이루어지는 유전막(24)을 형성한다. 상기 유전막(24)으로 제공되는 금속 산화물은 열적 안정성이 우수하고, 높은 에너지 밴드 갭을 가질 것이 요구된다. 예컨대, 상기 유전막(24)은 하프늄 산화(HfO2)막, 알루미늄 산화(Al2O3)막 또는 상기 알루미늄 산화막 및 하프늄 산화막이 적층된 다층막으로 형성할 수 있다. 본 실시예에서는, 상기 유전막을 알루미늄 산화막 및 하프늄 산화막이 적층된 막으로 형성한다.
도 5를 참조하면, 상기 유전막(134) 표면을 따라 신장 스트레스(tensile-stress)를 갖는 제1 티타늄 질화막을 형성함으로서 제1 상부 전극(26)을 형성한다. 상기 제1 티타늄 질화막은 싸이클릭 화학 기상 증착 방법, 원자층 적층 방법 또는 화학 기상 증착 방법으로 형성된다. 여기서, 상기 싸이클릭 화학 기상 증착 방법은 반응 가스들을 순차적으로 주입되는 SFD(sequential flow deposition)방법을 포함한다. 또한, 상기 화학 기상 증착 방법은 MOCVD(metal organic chemical vapor deposition)방법 등을 포함한다.
상기 제1 티타늄 질화막은 크랙이 발생되지 않도록 얇은 두께를 갖는 것이 바람직하다. 구체적으로, 상기 제1 티타늄 질화막은 150Å 이하의 얇은 두께를 가져야 한다. 더욱, 바람직하게는 상기 제1 티타늄 질화막은 50 내지 110Å의 두께를 가져야 한다.
또한, 상기 제1 티타늄 질화막을 형성할 시에 사용되는 반응 가스와 유전막이 서로 반응하는 것을 최소화시켜야 한다. 이를 위해, 상기 제1 티타늄 질화막을 형성하기 위한 반응 가스로서 제공되는 TiCl4 가스의 분압을 감소시켜야 한다.
상기와 같은 조건을 만족시키기 위해서, 상기 제1 티타늄 질화막은 반응 가스들을 순차적으로 주입되는 SFD방식에 의해 증착되는 것이 가장 바람직하다.
이하에서는, 상기 SFD방식으로 제1 티타늄 질화막을 형성하는 방법을 간단히 설명한다.
도 7은 SFD방식으로 제1 티타늄 질화막을 형성할 시에 가스의 유입을 보여주기 위한 타이밍도이다.
우선, 티타늄 질화막을 형성하기 위한 반응 가스로서 TiCl4 및 NH3 가스를 반응 챔버 내에 유입시켜 제1 두께를 갖는 제1 예비 티타늄 질화막을 증착한다. 상기 증착 공정 시에 각 반응 가스들을 이송하는 케리어 가스가 더 유입될 수 있다. 상기 케리어 가스의 예로서는 아르곤 가스, 질소 가스를 들 수 있다. 이 때, 상기 챔버의 압력은 2 내지 5 Torr로 유지한다. 그리고, 상기 TiCl4 의 분압은 0.05 내지 0.2Torr로 매우 낮게 유지한다. 상기와 같이 TiCl4 의 분압이 낮게 유지함에 따라 상기 TiCl4에 포함된 염소와 하프늄과의 반응을 최소화시킬 수 있다.
다음에, 상기 반응 가스들의 유입을 중단하고 퍼지 가스를 챔버 내에 유입시켜 상기 반응 가스들을 퍼지한다. 상기 퍼지 가스의 예로서는 아르곤 가스, 질소 가스 등을 들 수 있다.
다음에, 상기 NH3 가스를 유입시켜 상기 기판 상에 남아있는 염소 성분을 제거시킨다.
다음에, 상기 NH3 가스의 유입을 중단하고 퍼지 가스를 챔버 내에 유입시켜 NH3 가스를 퍼지한다.
상기 예비 티타늄 질화막의 증착, 퍼지, NH3 가스 유입, 퍼지로 이어지는 일련의 단계를 하나의 싸이클(1cycle)이라 한다. 한 싸이클당 증착 두께는 50Å 이하가 되는 것이 막의 특성 측면에서 바람직하며, 10Å 정도인 것이 더욱 바람직하다. 상기 싸이클들을 반복적으로 수행함으로서 목표한 두께의 제1 티타늄 질화막을 형 성한다.
도 6을 참조하면, 상기 제1 상부 전극(26)의 상부 표면 및 상기 하부 전극(26)의 실린더 입구에 연속적으로 압축 스트레스를 갖는 제2 티타늄 질화막을 증착함으로서 제2 상부 전극(28)을 형성한다. 상기 제2 티타늄 질화막은 물리 기상 증착 방법에 의해 형성할 수 있다. 상기 물리 기상 증착 방법은 스퍼터링 방식, 콜리메이트 방식 등이 있다. 상기 제2 티타늄 질화막은 50Å이상으로 증착하며, 바람직하게는 150 내지 250Å으로 증착한다. 이는, 상기 제2 티타늄 질화막이 상기 범위보다 얇은 경우에는 상기 실린더 입구를 충분히 덮지 못하기 때문이다.
상기와 같이, 제1 상부 전극(26)과는 다른 스트레스 타입을 갖는 제2 상부 전극(28)을 형성함으로서, 상기 제1 및 제2 상부 전극(26, 28)이 갖는 스트레스를 서로 상쇄시킨다. 이로 인해, 상기 제1 및 제2 상부 전극(26, 28)이 갖는 스트레스에 의해 크랙이 발생하는 것을 최소화할 수 있다.
이어서, 도 1에 도시된 것과 같이, 상기 제2 상부 전극(28) 상에 폴리실리콘으로 이루어지는 제3 상부 전극(30)을 형성함으로서, 제1 내지 제3 상부 전극(16, 28, 30)이 적층된 형상의 상부 전극(40)을 완성한다.
그런데, 상기 제2 상부 전극(28)이 상기 하부 전극(22a)의 실린더 입구 부위를 덮는 형상을 갖고 있기 때문에, 상기 폴리실리콘막은 실린더 내부에 형성되어 있는 유전막(24)과는 인접하지 않는다. 때문에, 상기 폴리실리콘막을 형성할 시에 반응 가스들과 유전막(24)이 서로 반응하는 것을 최소화할 수 있다.
제2 실시예
도 8은 본 발명의 제2 실시예에 따른 커패시터를 나타내는 단면도이다.
도 8을 참조하면, 기판(100) 상에 콘택 플러그(104)를 포함하는 층간 절연막(102)이 구비된다. 상기 콘택 플러그(104)의 상부면과 접속되는 실린더형의 하부 전극(117)이 구비된다. 상기 하부 전극(117)은 실린더 형상의 폴리실리콘 패턴(114a) 과 상기 폴리실리콘 패턴(114a)의 실린더 내부면에 HSG막 패턴(116a)이 구비되는 형상을 갖는다. 상기 HSG막 패턴(116a)은 울퉁불퉁한 표면을 구조를 갖기 때문에, 상기 HSG막 패턴(116a)에 의해 하부 전극(117)의 표면적이 증가된다.
다른 형태로, 상기 하부 전극(117)은 실린더 형상의 폴리실리콘 패턴(114a)과 상기 폴리실리콘 패턴(114a)의 실린더 내부면, 상부면 및 외부면에 HSG막 패턴(116a)이 구비될 수도 있다. 그러나, 상기 폴리실리콘 패턴(114a)의 실린더 외부면에까지 HSG막 패턴(116a)이 구비되는 경우, 상기 울퉁불퉁한 표면상에 유전막 및 상부 전극이 형성되어야 한다. 그러므로, 이웃하는 상부 전극들이 서로 쇼트되는 불량이 빈번하게 발생될 수 있다. 때문에, 이웃하는 커패시터 간의 간격이 매우 좁은 고집적화된 반도체 장치에서는 상기 폴리실리콘 패턴(114a)의 실린더 내부면에만 HSG막 패턴(116a)이 구비되는 것이 바람직하다.
상기 하부 전극(117)의 실린더 외벽의 일부분을 감싸는 링 형상을 가지면서 이웃하는 실린더들 간을 서로 연결하는 메쉬 타입의 지지막 패턴(110a)이 구비된다. 상기 지지막 패턴(110a)은 이웃하는 하부 전극(117)들을 서로 연결시키면서 지지하고 있어서, 상기 하부 전극(117)의 쓰러짐이나 기울어짐을 방지하는 기능을 한 다.
상기 하부 전극(117)의 표면을 따라 금속 산화물로 이루어진 유전막(122)이 구비된다. 상기 유전막(122)은 알루미늄 산화막, 하프늄 산화막 또는 알루미늄 산화막 및 하프늄 산화막이 적층된 막으로 이루어질 수 있다.
상기 유전막(122)상에는 제1 내지 제3 상부 전극(122, 124, 126)으로 이루어지는 상부 전극(140)이 구비된다.
구체적으로, 상기 유전막(122)의 표면을 따라 신장 스트레스를 갖는 제1 티타늄 질화물로 이루어지는 제1 상부 전극(124)이 구비된다. 상기 제1 상부 전극(124)은 50 내지 110Å의 두께를 갖는다.
상기 제1 상부 전극(124)의 상부 표면 및 상기 하부 전극(117)의 실린더 입구 부위에 연속적으로 제2 상부 전극(126)이 구비된다. 상기 제2 상부 전극(126)은 상기 실린더 입구 부위를 덮는 형상을 갖는다. 상기 제2 상부 전극(126)은 상기 제1 상부 전극(124)이 갖는 스트레스를 상쇄시키기 위하여 압축 스트레스를 갖는 제2 티타늄 질화막으로 이루어진다.
상기 제2 상부 전극(126) 상에는 폴리실리콘으로 이루어지는 제3 상부 전극(128)이 구비된다.
본 실시예에 따른 커패시터의 경우, 상기 하부 전극의 실린더 내부에 HSG막패턴이 구비됨으로서 커패시턴스가 증가된다. 또한, 메쉬 타입의 지지막 패턴이 구비됨으로서 하부 전극의 쓰러짐이나 기울어짐을 최소화할 수 있다.
상기 HSG막 패턴 및 지지막 패턴에 의해 하부 전극의 표면 구조가 복잡해져 상부 전극이 크랙에 더욱 취약한 구조를 갖고 있다. 하지만, 상기 제1 상부 전극 및 제2 상부 전극이 서로 다른 스트레스 특성을 갖고 있기 때문에 상기 제1 및 제2 상부 전극의 스트레스가 서로 상쇄됨으로서 크랙 생성을 최소화할 수 있다.
도 9 내지 도 13은 도 8에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 상기 기판(100) 상에 콘택 플러그(104)를 갖는 층간 절연막(102)을 형성한다. 상기 콘택 플러그(104)는 상기 트랜지스터의 소오스/드레인 영역과 접속되는 하부 전극용 랜딩 패드(도시암됨)와 연결되는 것이 바람직하다.
상기 콘택 플러그(104)를 갖는 층간 절연막(102) 상에 식각 저지막(106)을 형성한다. 상기 식각 저지막(106)은 실리콘 질화물로 이루어지는 것이 바람직하다. 상기 식각 저지막(106) 상에 커패시터 하부 전극을 성형하기 위한 제1 몰드 산화막(108)을 형성한다. 상기 제1 몰드 산화막(108)은 실리콘 산화물로 이루어진다. 상기 제1 몰드 산화막은 단일층으로 형성될 수도 있지만 서로 식각율이 다른 막들로서 다층으로 형성할 수도 있다.
상기 제1 몰드 산화막(108) 상에 상기 제1 몰드 산화막(108)과 식각 선택비가 높은 절연 물질로서 지지막(110)을 형성한다. 상기 지지막(110)은 실리콘 질화물로 이루어질 수 있다. 상기 지지막(110)은 약 500Å 정도의 두께로 형성할 수 있다.
상기 지지막(110) 상에 제2 몰드 산화막(112)을 형성한다.
다음에, 상기 제2 몰드 산화막(112), 지지막(110), 제1 몰드 산화막(108) 및 식각 저지막(106)의 일 부분을 순차적으로 식각하여 상기 콘택 플러그(104)의 상부를 노출하는 하부 전극 형성용 개구부들을 형성한다.
상기 개구부들의 측벽, 저면 및 상기 제2 몰드 산화막(112)의 상부면의 프로파일을 따라 폴리실리콘막(114)을 증착한다.
도 10을 참조하면, SiH4 또는 Si2H6 가스를 사용하여 상기 노출된 폴리실리콘막(114) 상에 실리콘 시드를 형성한 후 열처리함으로서 HSG막(116)을 형성한다.
이 경우, 상기 폴리실리콘막(114)의 하부면은 제1 및 제2 몰드 산화막(108, 112)과 지지막(110) 등에 의해 둘러싸여 있기 때문에, 상기 HSG막(116)이 형성되지 않는다. 상기와 같이, 폴리실리콘막(114)의 상부면에 표면이 울퉁불퉁한 구조를 갖는 HSG막(116)을 형성함으로서 하부 전극의 표면적을 증가시킬 수 있다. 때문에, 커패시터의 축적 용량을 증가시킬 수 있다. 또한, 상기 폴리실리콘막(114)의 하부면에는 상기 HSG막(116)이 형성되지 않음에 따라, 후속 공정에서 하부 전극의 외벽에는 HSG막 패턴이 구비되지 않는다. 때문에, 상기 하부 전극 상에 상부 전극들을 형성할 시에 상기 상부 전극들 간의 쇼트 발생을 최소화시킬 수 있다.
도 11을 참조하면, 상기 제1 개구부 내부를 완전히 매립하도록 희생막을 형성한다. 이어서, 상기 희생막 및 상기 제2 몰드 산화막(112)의 상부면에 형성되어 있는 HSG막(116) 및 폴리실리콘막(114)을 CMP 공정 또는 에치백 공정을 수행하여 제거한다. 상기 공정에 의해, 노드 분리된 실린더형의 커패시터 하부 전극(117)을 완성한다. 상기 하부 전극(117)은 실린더형의 폴리실리콘 패턴(114a)과 상기 폴리 실리콘 패턴의 내벽에 HSG막 패턴(116a)을 포함한다.
이어서, 상기 지지막(110)이 노출되도록 상기 희생막의 일부분 및 제2 몰드 산화막(112)을 제거한다. 상기 공정에 의해 상기 하부 전극(117)의 실린더 내부에 희생막 패턴(118)이 남게된다.
노출된 상기 지지막(110) 및 희생막 패턴(118) 상에 절연막(도시안됨)을 형성한다. 이 때, 상기 하부 전극(117)들 간의 갭이 좁은 부위에는 상기 절연막이 완전하게 채워지고 상기 하부 전극(117)들 간의 갭이 넓은 부위에는 상기 절연막이 완전하게 채워지지 못하도록 상기 절연막을 형성한다. 상기 절연막은 상기 지지막과의 식각 선택비가 높은 물질로 이루어지는 것이 바람직하며, 구체적으로 실리콘 산화물로 형성할 수 있다. 상기 절연막은 AP-CVD 공정을 이용하여 형성하는 것이 바람직하며, 이 경우에는 상기 갭 내부에서의 보이드 생성을 최소화할 수 있다.
이어서, 상기 절연막을 이방성 식각함으로서, 지지막 패턴을 형성하기 위한 절연막 패턴(120)을 형성한다. 구체적으로, 상기 절연막을 이방성 식각하면 상기 HSG막 패턴이 형성되어 있는 하부 전극(117) 표면에는 스페이서 형상을 갖는 절연막 패턴(120)이 형성된다. 또한, 상기 하부 전극(117)들 간의 갭이 좁은 부위에는 상기 이방성 식각후에도 상기 지지막(110) 상에 절연막이 남아있게 됨으로서 상기 지지막(110)이 표면에 노출되지 않는다. 또한, 상기 하부 전극(117)들 간의 갭이 넓은 부위에는 상기 이방성 식각에 의해 절연막이 모두 제거되어 지지막(110)이 표면에 절연막이 남아있지 않게된다.
도 12를 참조하면, 상기 절연막 패턴(120)을 식각 마스크로 하여 상기 지지 막(110)을 식각함으로서 메쉬형의 지지막 패턴(110a)을 형성한다. 상기 지지막 패턴(110a)에 의해, 상기 하부 전극의 쓰러짐이나 기울어짐 등을 최소화할 수 있다. 그러나 상기 지지막 패턴(110a)에서 상기 하부 전극(117)들을 서로 연결하는 부분(이하, 날개 부분)은 상기 하부 전극(117)들과 거의 수직하게 위치하게 된다. 때문에, 상기 지지막 패턴(110a)의 날개 부분과 하부 전극(117)의 연결 부위에서는 이 후의 유전막 및 상부 전극을 형성할 시에 막 내의 스트레스가 더욱 심해져서 크랙이 쉽게 발생될 수 있다.
이어서, 상기 절연막 패턴(120), 제1 몰드 산화막(108) 및 희생막 패턴(118)을 제거시켜 상기 하부 전극(117)의 실린더 외부면, 상부면 및 내부면을 노출시킨다.
상기 하부 전극(117)의 실린더 외부면, 상부면 및 내부면 상에 고유전율을 갖는 금속 산화물로 이루어지는 유전막(122)을 형성한다. 구체적으로, 상기 유전막(122)은 예컨대 하프늄 산화(HfO2)막, 알루미늄 산화(Al2O3)막 또는 상기 알루미늄 산화막 및 하프늄 산화막이 적층된 막으로 형성할 수 있다.
다음에, 상기 유전막(122)의 표면을 따라 신장 스트레스(tensile-stress)를 갖는 제1 티타늄 질화막을 증착함으로서, 제1 상부 전극(124)을 형성한다. 상기 제1 티타늄 질화막은 원자층 적층 방법, 싸이클릭 화학 기상 증착 방법 또는 화학 기상 증착 방법에 의해 형성될 수 있다. 상기 싸이클릭 화학 기상 증착 방법으로는 반응 가스들을 순차적으로 주입되는 SFD방법을 사용할 수 있고, 상기 화학 기상 증 착 방법은 MOCVD 방법을 사용할 수 있다.
그런데, HGS막 패턴(116a)의 표면이 울퉁불퉁하기 때문에, 상기 HSG막 패턴(116a)을 포함하는 하부 전극 상에는 제1 티타늄 질화막을 크랙없이 증착시키기가 매우 어렵다. 또한, 상기 메쉬형의 지지막 패턴(110a) 부위와 상기 하부 전극(117)이 만나는 부위는 수직으로 꺽어지는 구조를 갖기 때문에 상기 지지막 패턴(110a) 부위에 제1 티타늄 질화막을 크랙없이 증착시키기가 매우 어렵다. 때문에, 상기 제1 티타늄 질화막은 크랙이 발생되지 않을 정도의 얇은 두께를 갖는 것이 바람직하다. 구체적으로, 상기 제1 티타늄 질화막은 150Å 이하의 얇은 두께를 가져야 한다. 더욱, 바람직하게는 상기 제1 티타늄 질화막은 50 내지 110Å의 두께를 가져야 한다.
상기 제1 티타늄 질화막을 형성하는 공정은 상기 제1 실시예에서 설명한 것과 동일하므로 상세한 설명은 생략한다.
도 13을 참조하면, 상기 제1 상부 전극(124)의 상부 표면 및 상기 하부 전극(117)의 실린더 입구에 연속적으로 압축 스트레스를 갖는 제2 티타늄 질화막을 증착함으로서 제2 상부 전극(126)을 형성한다. 상기 제2 티타늄 질화막은 물리 기상 증착 방법에 의해 형성할 수 있다. 상기 물리 기상 증착 방법은 스퍼터링 방식, 콜리메이트 방식 등이 있다. 상기 제2 티타늄 질화막은 50Å이상으로 증착하며, 바람직하게는 150 내지 250Å으로 증착한다.
상기와 같이, 제1 상부 전극(124)과는 다른 스트레스 타입을 갖는 제2 상부 전극(126)을 형성함으로서, 상기 제1 및 제2 상부 전극(124, 126)이 갖는 스트레스 를 서로 상쇄시킬 수 있다. 때문에, 상기 제1 및 제2 상부 전극(124, 126)에 크랙이 발생하는 것을 최소화할 수 있다.
도 8에 도시된 것과 같이, 상기 제2 상부 전극(126) 상에 폴리실리콘막을 증착시켜 제3 상부 전극(128)을 형성함으로서, 상기 제1 내지 제3 상부 전극으로 구성되는 상부 전극을 완성한다.
그런데, 상기 제2 상부 전극(126)이 상기 하부 전극의 실린더 입구 부위를 덮는 형상을 갖고 있기 때문에, 상기 폴리실리콘막은 실린더 내부에 형성되어 있는 유전막(122)과는 인접하지 않는다. 때문에, 상기 폴리실리콘막을 형성할 시에 상기 폴리실리콘막을 형성하기 위한 반응 가스들과 유전막(122)이 서로 반응하는 것을 최소화할 수 있다.
상술한 바와 같이 본 발명에 의하면, 스트레스에 의한 상부 전극의 크랙 발생이 감소되는 커패시터를 형성할 수 있다. 또한, 고유전율의 유전막을 갖는 커패시터를 형성할 수 있다. 때문에, 반도체 장치의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 실린더형의 하부 전극;
    상기 하부 전극의 표면을 따라 구비되는 금속 산화물로 이루어진 유전막; 및
    상기 유전막의 표면을 따라 구비되고, 제1 스트레스를 갖는 티타늄 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되고 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 티타늄 질화물로 이루어지는 제2 상부 전극이 적층된 구조의 상부 전극을 구비하는 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서, 상기 유전막은 알루미늄 산화막, 하프늄 산화막 또는 알루미늄 산화막 및 하프늄 산화막이 적층된 다층막으로 이루어지는 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서, 상기 제1 스트레스는 신장 스트레스이고, 제2 스트레스는 상기 제1 스트레스를 상쇄시키기 위한 압축 스트레스인 것을 특징으로 하는 커패시터.
  4. 제3항에 있어서, 상기 신장 스트레스를 갖는 티타늄 질화물은 화학 기상 증착법, 싸이클릭 화학 기상 증착법 또는 원자층 적층법에 의해 형성된 것을 특징으로 하는 커패시터.
  5. 제3항에 있어서, 상기 압축 스트레스를 갖는 티타늄 질화물은 물리 기상 증착법에 의해 형성된 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서, 상기 하부 전극은 폴리실리콘 물질로 이루어진 것을 특징으로 하는 커패시터.
  7. 제1항에 있어서, 상기 하부 전극은 그 내벽에 형성되는 HSG막을 더 포함하는것을 특징으로 하는 커패시터.
  8. 제1항에 있어서, 상기 하부 전극의 실린더 외부를 일부 감싸면서 이웃하는 실린더들 간을 서로 연결하는 지지막 패턴이 더 구비되는 것을 특징으로 하는 커패시터.
  9. 제1항에 있어서, 상기 제1 상부 전극은 50 내지 110Å의 두께를 갖는 것을 특징으로 하는 커패시터.
  10. 제1항에 있어서, 상기 상부 전극은 상기 제2 상부 전극 상에 폴리실리콘으로 이루어지는 제3 상부 전극을 더 포함하는 것을 특징으로 하는 커패시터.
  11. 실린더형의 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면을 따라 금속 산화물로 이루어지는 유전막을 형성하는 단계; 및
    상기 유전막의 표면을 따라 제1 스트레스를 갖는 티타늄 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면 및 상기 실린더 입구 부위에 연속적으로 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 티타늄 질화물로 이루어지는 제2 상부 전극이 적층된 구조의 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제11항에 있어서, 상기 유전막은 알루미늄 산화막, 하프늄 산화막 또는 알루미늄 산화막 및 하프늄 산화막이 적층된 다층막으로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제11항에 있어서, 상기 제1 상부 전극은 신장 스트레스를 갖도록 화학 기상 증착법, 싸이클릭 화학 기상 증착법 또는 원자층 적층법으로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제13항에 있어서, 상기 제2 상부 전극은 상기 제1 상부 전극의 신장 스트레스를 상쇄하기 위한 압축 스트레스를 갖도록 물리 기상 증착법에 의해 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  15. 제13항에 있어서, 상기 제1 상부 전극은 50 내지 110Å의 두께로 형성하는 것을 특징으로 하는 것을 특징으로 하는 커패시터 제조 방법.
  16. 제11항에 있어서, 상기 제1 상부 전극을 형성하는 단계는,
    반응 가스로서 TiCl4 및 NH3 가스를 챔버 내부로 도입하는 단계;
    상기 챔버 내부에 불활성가스를 유입시켜 상기 반응가스들을 퍼지하는 단계;
    상기 NH3 가스를 상기 챔버 내부에 도입하는 단계; 및
    상기 챔버 내부에 불활성가스를 유입시켜 상기 NH3 가스를 퍼지하는 단계를 수행함으로서 티타늄 질화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 막 형성방법.
  17. 제16항에 있어서, 상기 챔버 내의 압력은 1.5 내지 2.5Torr를 유지하고, 이 때 상기 TiCl4 가스의 분압은 0.05 내지 0.18 Torr가 되도록 조절하는 것을 특징으로 하는 커패시터 제조 방법.
  18. 제11항에 있어서, 상기 하부 전극을 형성하는 단계는,
    기판 상에 개구를 포함하는 몰드 구조물을 형성하는 단계;
    상기 개구의 내부면 및 몰드 구조물 상에 제1 폴리실리콘막을 형성하는 단 계;
    상기 제1 폴리실리콘막 상부를 일부 제거하여 실린더형의 폴리실리콘 패턴을 형성하는 단계; 및
    상기 몰드 구조물을 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  19. 제18항에 있어서, 상기 제1 폴리실리콘막 상에 HSG막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  20. 제10항에 있어서, 상기 하부 전극의 실린더 외부를 일부 감싸면서 이웃하는 실린더들 간을 서로 연결하는 지지막 패턴을 더 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  21. 제20항에 있어서, 상기 지지막 패턴은,
    기판 상에, 개구를 포함하고 제1 몰드막, 지지막 및 제2 몰드막으로 이루어지는 몰드 구조물을 형성하는 단계;
    상기 개구의 내부면 및 몰드 구조물 상에 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막이 형성되어 있는 개구 내부를 채우도록 희생막을 형성하는 단계;
    상기 제1 폴리실리콘막 상부를 일부 제거하여 실린더형의 폴리실리콘 패턴을 형성하는 단계;
    상기 지지막이 노출되도록 상기 제2 몰드막 및 희생막을 부분적으로 제거하는 단계;
    상기 지지막을 부분적으로 식각하여 상기 하부 전극의 실린더 외부를 일부 감싸면서 이웃하는 실린더들 간을 서로 연결하는 지지막 패턴을 형성하는 단계; 및
    상기 남아있는 몰드 구조물을 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  22. 제21항에 있어서, 상기 제1 폴리실리콘막 상에 HSG막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 커패시터 제조 방법.
  23. 제11항에 있어서, 상기 상부 전극을 형성하는 단계에서,
    제2 상부 전극 상에 폴리실리콘을 증착시켜 제3 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
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