KR101483531B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

3차원 구조의 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 적층된 복수 개의 반도체층들, 복수 개의 반도체층들 각각에 형성되어, 직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 포함하되, 서로 다른 반도체층에 배치된 메모리 셀 트랜지스터들은 직렬로 연결되어, 복수 개의 반도체층들 내에 하나의 전류 경로를 형성하는 하나의 셀 스트링, 셀 스트링의 일측 끝단에 직렬 연결된 제 1 선택 트랜지스터, 및 셀 스트링의 타측 끝단에 직렬 연결된 제 2 선택 트랜지스터를 포함한다.
Figure R1020080059759
3차원, 셀 스트링, 집적도

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 대용량 및 고집적 3차원 구조의 낸드형 플래시 메모리 장치에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
이러한 비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 셀 트랜지스터와 노어형 비휘발성 메모리 셀 트랜지스터는 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노 어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
3차원 구조의 낸드형 비휘발성 메모리 장치의 경우, 상부에 셀 스트링이 형성된 반도체층이 다수 개가 수직으로 적층된 구조를 가질 수 있다. 즉, 셀 어레이들이 상하에 배치될 수 있다. 상하로 배치된 셀 어레이에서, 비트 라인 콘택들 및 공통 소오스 라인의 경우, 적층된 반도체층들을 관통하여 각각의 셀 스트링들과 연결된다. 그러므로, 비트 라인 콘택 및 공통 소오스 라인의 높이가 증가하며, 형성 공정이 복잡해질 수 있다. 그리고, 하나의 셀 스트링 내에서 비트 라인 콘택 및 공통 소오스 라인이 차지하는 면적이 증가할 수 있다.
본원 발명이 해결하고자 하는 과제는 대용량화 및 고집적화 할 수 있는 3차원 구조의 낸드형 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해 될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 적층된 복수 개의 반도체층들, 복수 개의 반도체층들 각각에 형성되어, 직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 포함하되, 서로 다른 반도체층에 배치된 메모리 셀 트랜지스터들은 직렬로 연결되어, 복수 개의 반도체층들 내에 하나의 전류 경로를 형성하는 하나의 셀 스트링, 셀 스트링의 일측 끝단에 직렬 연결된 제 1 선택 트랜지스터, 및 셀 스트링의 타측 끝단에 직렬 연결된 제 2 선택 트랜지스터를 포함한다.
복수 개의 셀 스트링 영역들을 포함하는 적층된 복수 개의 반도체층들을 포함하되, 셀 스트링 영역들 각각은, 복수 개의 반도체층들 각각에 형성되어, 직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 포함하되, 서로 다른 반도체층에 배치된 메모리 셀 트랜지스터들은 직렬로 연결되어, 복수 개의 반도체층들 내에 하나의 전류 경로를 형성하는 하나의 셀 스트링, 셀 스트링의 일측 끝단에 직렬 연결된 제 1 선택 트랜지스터 및 셀 스트링의 타측 끝단에 직렬 연결된 제 2 선택 트랜지스터를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치에 따르면, 다층으로 적층된 반도체층들에 걸쳐서 메모리 셀 트랜지스터들이 직렬 연결된 셀 스트링을 배치함으로써, 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
본 발명의 비휘발성 메모리 장치에 따르면, 셀 스트링과 연결된 선택 트랜지스터의 소오스 영역 또는 드레인 영역과 연결되는 콘택 플러그의 높이가 증가하는 것을 방지할 수 있다. 그러므로 콘택 플러그의 제조 공정을 간소화할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
우선, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 2의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 낸드형 비휘발성 메모리 장치는 다수의 셀 스트링들로 이루어진 셀 어레이를 포함한다. 각각의 셀 스트링은 직렬로 연결된 다수의 메모리 셀 트랜지스터(MC)들을 포함한다. 각 셀 스트링의 양 끝단에는 각각 제 1 및 제 2 선택 트랜지스터가 직렬 연결된다. 즉, 셀 스트링의 일측 끝단에는 스트링 선택 트랜지스터가 직렬 연결되고, 타측 끝단에는 접지 선택 트랜지스터가 직렬 연결된다. 다시 말해, 스트링 선택 트랜지스터, 메모리 셀 트랜지스터 및 접지 선택 트랜지스터들은, 비트 라인(BL)과 공통 소오스 라인(CSL) 사이에서 직렬로 연결된다.
본 발명의 일 실시예에서는 하나의 셀 스트링 내에 n개의 메모리 셀 트랜지스터(MC)들을 포함한다. 여기서, n은 정수로서, 8의 배수일 수 있다.
즉, 셀 어레이는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)과, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 사이에 배열된 n개의 워드 라인(WLn)들을 포함할 수 있다. 그리고, 셀 어레이는, 워드 라인(WLn)들과 교차하여 배열된 비트 라인(BLn)들을 포함하며, 비트 라인(BLn)들은 각각 스트링 선택 트랜지스터의 드레인에 접속된다. 또한, 각각의 셀 스트링에 연결된 접지 선택 트랜지스터의 소오스들이 서로 연결되어 공통 소오스 라인(CSL)을 이룬다.
나아가, 서로 다른 셀 스트링은 공통 소오스 라인(CSL)을 기준으로 하여 미러 대칭(mirror symmetry)된 배치 구조를 가질 수 있다. 그리고 미러 대치된 셀 스트링들이 비트 라인(BL)을 공유할 수 있다.
한편, 비휘발성 메모리 장치의 메모리 용량을 증가시키기 위해서는, 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터(MC)들의 수를 증가시켜야 한다. 그런데, 메모리 셀 트랜지스터(MC)들의 수를 증가함에 따라, 비휘발성 메모리 장치의 사이즈가 증가될 수 있다. 따라서, 본 발명의 일 실시예에서는 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터(MC)들을 복수의 반도체층들에 나누어 배치할 수 있 으며, 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터(MC)들은 직렬로 연결되도록 배치된다. 그러므로, 메모리 용량이 증가하더라도 비휘발성 메모리 장치의 면적이 증가되는 것을 방지할 수 있다.
여기서, 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터(MC)들의 배치는, 셀 스트링 양단의 스트링 및 선택 트랜지스터들의 위치에 따라 달라질 수 있다. 즉, 각각의 반도체층들은 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터(MC)들의 일부를 포함할 수 있다. 그리고 서로 다른 층으로 분할된 메모리 셀 트랜지스터(MC)들은, 직렬적인 연결을 위해, 반도체층들 사이에 콘택 플러그가 배치될 수 있다.
뒤에서 보다 상세히 설명할 것처럼, 비휘발성 메모리 장치에 포함되는 반도체층들의 수에 따라, 하나의 셀 스트링의 분할 단위(1F, 2F)가 결정될 수 있다. 즉, 2개의 반도체층들을 포함하는 경우, 셀 스트링을 반으로 나누어 각각의 반도체층들 상에 배치시킬 수 있다.
이하, 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대해 보다 상세히 설명하기로 한다.
본 발명의 실시예들에서, 비휘발성 메모리 장치는 다수의 셀 스트링 영역들을 포함하며, 각각의 셀 스트링 영역은 다수의 메모리 셀 트랜지스터들이 직렬 연결된 하나의 셀 스트링과, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함한다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장 치는 적층된 복수의 반도체층(100, 200)들을 포함한다. 본 발명의 일 실시예에서는 제 1 및 제 2 반도체층(100, 200)이 적층된 구조로 도시되었으나, 본 발명의 일 실시예는 이에 제한되지 않으며, 2 이상의 반도체층들이 적층된 구조를 가질 수 있다.
제 1 반도체층(100)은 단결정 실리콘 웨이퍼 또는 단결정 에피택셜층(epitaxial layer)일 수 있다. 제 1 반도체층(100)은 소자 분리막(102)에 의해 정의된 라인 형상의 활성 영역(ACT)을 포함하며, 활성 영역(ACT)들은 소정 간격을 두고 서로 평행하게 배치될 수 있다. 소자 분리막(102)은 절연 물질로 이루어져, 활성 영역(ACT)들 사이를 전기적으로 절연시킨다.
제 1 반도체층(100) 상에는 활성 영역(ACT)들을 가로지르는 다수의 워드 라인(WLn)들과, 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)이 위치한다. 즉, 적층된 복수의 반도체층(100, 200)들 중 최하층인 제 1 반도체(100) 상에 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)이 위치한다. 본 발명의 일 실시예에서는 제 1 반도체층(100) 상에 다수의 워드 라인(WLn)들과 함께 접지 선택 라인(GSL)이 위치하는 것으로 설명한다. 그러나, 이에 제한되지 않으며, 제 1 반도체층(100) 상에 스트링 선택 라인(SSL)이 위치할 수도 있을 것이다.
그리고, 제 1 반도체층(100) 상에는 n개의 메모리 셀 트랜지스터들로 이루어지는 셀 스트링에서, n/2개의 메모리 셀 트랜지스터들이 배치될 수 있다. 즉, 제 1 반도체층(100) 상에는 n/2개의 워드 라인(WL0~WLn /2-1)들이 위치할 수 있다.
다수의 워드 라인(WL0~WLn /2-1)들은 활성 영역(ACT) 상에서 터널 절연막(110), 플로팅 게이트(120), 게이트간 절연막(130) 및 컨트롤 게이트(140)가 적층된 구조의 게이트 패턴들을 가질 수 있다. 그리고, 접지 선택 라인(GSL)은 워드 라인(WLn)의 게이트 패턴과 동일한 적층 구조를 갖되, 게이트간 절연막이 일부 또는 전부가 제거된 구조의 게이트 패턴을 가질 수 있다.
한편, 다수의 워드 라인(WL0~WLn /2-1)들은 전하 터널링층, 전하 트랩층, 전하 블록킹층 및 게이트가 적층된 구조의 게이트 패턴들을 가질 수도 있다.
그리고, 워드 라인들(WL0~WLn /2-1) 및 접지 선택 라인(GSL) 사이의 제 1 반도체층(100) 내에는 불순물 영역(150)들이 형성될 수 있다. 그러므로, 제 1 반도체층(100) 상에서, 다수의 메모리 셀 트랜지스터들 및 접지 선택 트랜지스터(GSL)가 불순물 영역(150)들을 통해 직렬 연결될 수 있다.
여기서, 접지 선택 라인(GSL) 일측의 불순물 영역(150S)은 소오스 전극으로서 공통 소오스 라인(165)과 연결된다. 그리고, 제 1 반도체층(100) 상에는 다수의 워드 라인들(WL0~WLn /2-1) 중, 하나의 워드 라인(WLn /2-1) 일측의 불순물 영역(150)에 접속된 콘택 플러그(300)가 배치된다.
콘택 플러그(300)는 제 1 반도체층(100) 내에 형성된 불순물 영역(150)으로부터 제 2 반도체층(200) 내에 형성된 불순물 영역(250)으로 수직 연장되어 있다. 구체적으로, 콘택 플러그(300)는 제 2 반도체층(200)의 일부를 관통하며, 콘택 플러그(300)의 상부는 제 2 반도체층(200) 내에 형성된 불순물 영역(250)과 접촉된다.
이와 같은 콘택 플러그(300)는 하나의 셀 스트링 영역(ST1) 내에서 가장자리 부분에 배치될 수 있다. 그리고 콘택 플러그(300)는 저항이 낮은 금속 물질로 이루어질 수 있다. 예를 들어, 콘택 플러그(300)는 텅스텐, 티타늄, 탄탈륨, 텅스텐 질화막, 티타늄 질화막 및 탄탈륨 질화막 중 적어도 하나로 이루어질 수 있다.
제 1 반도체층(100) 상의 워드 라인들(WL0~WLn /2-1) 및 접지 선택 라인(GSL)은 제 1 층간 절연막(160)에 의해 덮여 있으며, 제 1 층간 절연막(160) 내에는 접지 선택 라인(GSL) 일측의 불순물 영역(150S)과 연결되는 공통 소오스 라인(165)이 형성되어 있다. 공통 소오스 라인(165)은 다수의 셀 스트링들 각각에 연결된 접지 선택 트랜지스터(GSL)들의 소오스 전극들과 공통으로 연결된다. 이러한 공통 소오스 라인(165)은 제 1 층간 절연막(160) 내에서 실질적으로 라인 구조를 가질 수 있다. 이와 달리, 공통 소오스 라인(165)은 워드 라인들을 형성시 적층된 게이트 도전막들을 패터닝하여 형성될 수도 있을 것이다.
이와 같은, 공통 소오스 라인(165)은 제 1 층간 절연막(160) 내에 배치되며, 제 1 층간 절연막(160)보다 상부로 연장되지 않는다. 그러므로, 공통 소오스 라인(165)은 제 1 반도체층(100과 제 2 반도체층(200) 간의 간격보다 작은 높이를 갖는다.
제 1 층간 절연막(160) 상에는 공통 소오스 라인(165)과 제 2 반도체층(200)을 절연시키는 제 2 층간 절연막(170)이 위치할 수 있으며, 제 2 층간 절연막(170) 상에는 제 2 반도체층(200)이 위치한다.
제 2 반도체층(200)은 제 2 층간 절연막(170) 상에 단결정 실리콘 웨이퍼를 본딩하여 형성된 서브 반도체층(200a)과, 서브 반도체층(200a)을 씨드막으로 이용하는 에피택시얼 공정 통해 형성된 에피택셜층(200b)으로 이루어질 수 있다.
이러한, 제 2 반도체층(200)에는 제 1 반도체층(100)의 활성 영역과 동일한 배치 구조를 갖는 활성 영역들이 정의될 수 있다. 그리고 제 2 반도체층(200)의 활성 영역들을 정의하는 소자 분리막(202)은 제 2 반도체층(200)을 관통할 수도 있다.
그리고, 제 2 반도체층(200)의 서브 반도체층(200a)에는 제 1 및 제 2 반도체층(100, 200) 내의 불순물 영역들(150, 250) 전기적으로 연결하는 콘택 플러그(300)의 일부가 관통한다. 이 때, 서브 반도체층(200a)과 콘택 플러그(300)가 접촉하는 부분에는, 서브 반도체층(200a)과 콘택 플러그(300)의 전기적 연결을 차단시키기 위한 절연막(201)이 형성되어 있다. 따라서 서브 반도체층(200a)과 콘택 플러그(300) 사이의 전기적 연결을 통한 비휘발성 메모리 장치의 오동작을 방지할 수 있다.
제 2 반도체층(200) 상에는, 하나의 셀 스트링에서 제 1 반도체층(100)에 형성된 워드 라인들(WL0~WLn/2-1)을 제외한 나머지 워드 라인들(WLn/2~WLn-1)과 스트링 선택 라인(SSL)이 위치한다. 본 발명의 일 실시예에서, 제 2 반도체층(200)은 복수의 반도체층들(100, 200) 중 최상층의 반도체층에 해당되며, 최상층의 반도체층(200) 상에 스트링 선택 트랜지스터가 배치된다.
제 2 반도체층(200) 상에서 워드 라인들(WLn /2~WLn -1)과 스트링 선택 라인(SSL)의 배열은, 제 1 반도체층(100) 상의 워드 라인들(WL0~WLn /2-1) 과 접지 선택 라인(GSL)의 배열과 동일할 수 있다. 즉, 메모리 셀 트랜지스터 트랜지스터들을 직렬 연결하는 콘택 플러그(300)와 인접한 위치부터 워드 라인들(WLn /2~WLn -1)이 배치되며, 콘택 플러그(300)와 가장 이격된 위치에 스트링 선택 라인(SSL)이 배치될 수 있다.
그리고, 워드 라인들(WLn /2~WLn -1)과 스트링 선택 라인(SSL) 사이의 제 2 반도체층(200) 내에는 불순물 영역(250)들이 형성되어 있다. 여기서 워드 라인(WLn /2~WLn -1) 일측에 형성되는 불순물 영역(250)은 제 1 반도체층(100) 내의 불순물 영역(150)과 콘택 플러그(300)를 통해 접속된다. 또한, 스트링 선택 라인(SSL) 일측에 형성된 불순물 영역(250D)은 비트 라인 콘택 플러그(265)와 연결된다.
제 2 반도체층(200) 상의 다수의 워드 라인들(WLn /2~WLn -1) 및 스트링 선택 라인(SSL)은, 제 3 층간 절연막(260)에 의해 덮여 있으며, 제 3 층간 절연막(260) 내에 비트 라인 콘택 플러그(265)가 형성되어 있다.
그리고, 제 3 층간 절연막(260)의 상부, 즉, 복수의 반도체층들(100, 200)이 적층된 구조의 최상부에 워드 라인들(WL0~WLn -1)을 가로지르는 비트 라인들(270)이 배치된다. 즉, 비트 라인들(270)은 제 3 층간 절연막(260) 상에서 소정 간격 이격되어 서로 평행하게 배열된다. 비트 라인들(270)은 비트 라인 콘택 플러그(265)를 통해 각각의 스트링 선택 트랜지스터와 전기적으로 연결된다.
이와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 하나의 셀 스트링 영역(ST1)에서, 적층된 반도체층들(100, 200) 내에 하나의 전류 경로를 형성하는 셀 스트링을 포함한다.
나아가, 본 발명의 일 실시예에서는 적층된 복수의 반도체층들(100, 200)에 걸쳐 형성된 셀 스트링이 공통 소오스 라인(CSL)을 기준으로 미러 대칭되어 또 다른 셀 스트링이 배치될 수 있다.
보다 상세히 설명하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에는 서로 대칭으로 배치된 제 1 및 제 2 셀 스트링 영역(ST1, ST2)을 포함할 수 있다. 각각의 셀 스트링 영역(ST1, ST2)에서, 일측 부분에는 메모리 셀 트랜지스터 트랜지스터들을 연결하는 콘택 플러그(300)가 배치되며, 타측 부분에는 선택 트랜지스터들(SSL, GSL)이 배치될 수 있다.
그리고, 서로 미러 대칭된 제 1 및 제 2 셀 스트링 영역(ST1, ST2)의 중앙에는 선택 트랜지스터들(SSL, GSL)의 불순물 영역이 배치된다. 즉, 제 1 및 제 2 셀 스트링 영역(ST1, ST2)에 위치한 선택 트랜지스터들(SSL, GSL)은 불순물 영역을 서로 공유할 수 있다. 다시 말해, 제 1 반도체층(100) 상의 공통 소오스 라인(165)과, 제 2 반도체층(200) 상의 비트 라인 콘택 플러그(265)를 두 개의 셀 스트링들이 공유할 수 있다.
한편, 각각의 반도체층(100, 200) 상에는 셀 스트링 영역들(ST1, ST2)의 경 계에 더미 워드 라인(WLd)이 위치할 수도 있다. 본 발명의 일 실시예에서와 같이, 두 개의 셀 스트링들이 미러 대칭된 경우, 두 개의 셀 스트링 영역마다 더미 워드 라인(WLd)이 위치할 수 있다.
더미 워드 라인(WLd)은 각각의 반도체층(100, 200)에서 소자 분리막(102, 202) 또는 활성 영역 상에 배치될 수 있으며, 워드 라인과 동일한 구조를 가질 수 있다. 이러한 더미 워드 라인(WLd)이 활성 영역 상에 배치되는 경우, 비휘발성 메모리 장치의 동작시, 인접한 셀 스트링 간에 동작 특성이 서로 교란되는 것을 방지하는 역할을 할 수 있다.
이와 같이, 제 1 및 제 2 반도체층(100, 200)에 걸쳐, 하나의 전류 경로를 형성하는 하나의 셀 스트링을 형성함으로써, 제한된 면적 내에서 2배의 집적도를 가질 수 있다.
또한, 다층의 반도체층들(100, 200)에서 각 층에 셀 스트링을 하나씩 형성할 경우, 다수의 셀 스트링과 공통으로 연결되는 공통 소오스 라인 및/또는 비트 라인 콘택 플러그의 길이가 증가될 수 있으나, 본 발명의 일 실시예에서는, 인접한 셀 스트링 영역들에서, 접지 선택 트랜지스터(GSL)들이 동일층에 형성되어 있어, 공통 소오스 라인(165)의 높이가 증가하는 것을 방지할 수 있다. 또한, 인접한 셀 스트링 영역들에서, 스트링 선택 트랜지스터(SSL)들이 동일층에 형성되어 있어, 비트 라인 콘택 플러그(265)의 높이가 증가하는 것을 방지할 수 있다.
다음으로, 도 3 및 도 4a 내지 도 4d를 참조하여 본 발명의 일 실시예에 따 른 비휘발성 메모리 장치의 제조 방법에 대해 간단히 설명한다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 콘택 플러그의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 3 및 도 4a에 도시된 바와 같이, 제 1 반도체층(100) 상에 워드 라인들(WL0~WLn /2-1) 및 스트링 또는 접지 선택 트랜지스터의 게이트 전극들을 형성한다. 즉, 제 1 반도체층(100) 상에 터널 절연막, 플로팅 게이트용 도전막을 증착하고, 상기 플로팅 게이트용 도전막을 패터닝하여 섬 형태의 플로팅 게이트(120)들을 형성한다. 이어서, 게이트간 절연막 및 컨트롤 게이트용 도전막을 증착하고, 게이트간 절연막 및 컨트롤 게이트용 도전막을 라인 형태로 패터닝하여, 다수의 워드 라인들(WL0~WLn /2-1) 을 형성할 수 있다.
워드 라인들(WL0~WLn /2-1)을 형성한 다음, 워드 라인들(WL0~WLn /2-1) 사이의 제 1 반도체층(100) 내에 불순물 영역(150)들을 형성한다.
제 1 반도체층(100) 상에 워드 라인들(WL0~WLn /2-1) 및 접지 선택 라인(GSL)을 덮는 제 1 층간 절연막(160)을 형성한다. 이후, 제 1 층간 절연막(160)을 관통하여, 접지 선택 라인(GSL) 일측의 불순물 영역(150)과 접하는 공통 소오스 라인(165)을 형성한다. 공통 소오스 라인(165)은 워드 라인들(WL0~WLn /2-1)과 평행하게 형성한다. 이에 따라, 접지 선택 라인의 일측에 위치하는 불순물 영역들(150S)이 전기적으로 연결될 수 있다.
공통 소오스 라인(165)을 형성한 다음에는, 제 1 층간 절연막(160) 상에 제 2 층간 절연막(170)을 형성한다. 제 2 층간 절연막(170)은 상부가 평탄화될 수 있으며, 상면에 서브 반도체층(200a)이 본딩될 수 있다. 서브 반도체층(200a)은 단결정 실리콘 기판일 수 있다.
제 2 층간 절연막(170) 상에 서브 반도체층(200a)을 본딩한 다음에는, 콘택 플러그(300)가 접속될 영역에 오프닝(T)을 형성한다. 즉, 제 1 반도체층(100) 상에서 직렬로 연결된 메모리 셀 트랜지스터 트랜지스터들의 끝단의 불순물 영역(150) 상부에 오프닝(T)을 형성할 수 있다.
서브 반도체층(200a)에 오프닝(T)을 형성한 다음에는, 도 4b에 도시된 바와 같이, 오프닝(T) 내에 절연막(201)을 매립시킨다. 서브 반도체층(200a) 상에 콘택 홀을 형성하기 위한 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여, 제 1 반도체층(100) 내의 불순물 영역(150)을 노출시키는 콘택 홀을 형성한다. 콘택 홀 내에 도전 물질을 매립시키고 평탄화함으로써 제 1 반도체층(100) 내의 불순물 영역(150)에 접속된 콘택 플러그(300)를 형성할 수 있다.
여기서, 제 2 반도체층(200a) 내에 형성된 절연막(201)은 콘택 플러그(300)와 제 2 반도체층(200a) 간의 전기적 연결을 차단하는 역할을 할 수 있다.
콘택 플러그(300)를 형성한 다음에는, 도 4C에 도시된 바와 같이, 서브 반도체층(200a) 상에 에피택셜층(200b)을 형성한다. 에피택셜층(200b)은 서브 반도체층(200a)을 씨드막으로 이용하는 에피택시얼 공정을 통해 형성될 수 있다. 에피택셜층(200b)은 단결정 구조를 가질 수 있으며, 절연막(201) 및 콘택 플러그(300) 상 부까지 단결정 에피택셜층(200b)이 성장될 수 있을 것이다. 이에 따라, 제 2 층간 절연막(170) 상에 서브 반도체층(200a)과 에피택션층(200b)으로 이루어진 제 2 반도체층(200)이 형성될 수 있다.
이후, 도 4d를 참조하면, 제 2 반도체층(200) 내에 소자 분리막(202)을 형성하여 활성 영역들을 정의한다. 제 2 반도체층(200)의 활성 영역들은 제 1 반도체층(100)의 활성 영역들과 동일한 배치 구조를 가질 수 있다.
제 2 반도체층(200) 상에 다수의 워드 라인들(WLn /2~WLn -1-) 및 스트링 선택 라인(SSL)을 형성한다. 다수의 워드 라인들(WLn /2~WLn -1-) 및 스트링 선택 라인(SSL)을 형성하는 방법은 제 1 반도체층(100) 상의 다수의 워드 라인들(WL0~WLn /2-1-) 및 접지 선택 라인(GSL)의 형성 방법과 동일할 수 있다.
다수의 워드 라인들(WL0~WLn /2-1-) 및 접지 선택 라인(GSL)들 사이에 불순물 영역(250)들을 형성한다. 여기서, 불순물 영역(250)이 콘택 플러그(300)의 상면과 접촉할 수 있도록 불순물 영역들(250)의 깊이를 조절한다.
도 5 내지 도 7을 참조하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명하기로 한다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 6의 Ⅱ-Ⅱ 선을 따라 절단한 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에서의 셀 어레이는 하나의 셀 스트링 내에 2n개의 메모리 셀 트랜지스터 트랜지스터(MC)들을 포함할 수 있다. 여기서, n은 정수로서, 8의 배수일 수 있다. 각 셀 스트링은 2n개의 메모리 셀 트랜지스터 트랜지스터(MC)들이 직렬로 연결되어 있으며, 셀 스트링의 양 끝단에 각각 스트링 및 접지 선택 트랜지스터가 직렬 연결되어 있다.
다시 말해, 셀 어레이는 선택 트랜지스터 라인(SSL) 및 접지 선택 트랜지스터 라인(GSL)과, 선택 트랜지스터 라인(SSL) 및 접지 선택 트랜지스터 라인(GSL) 사이에 배열된 2n개의 워드 라인(WL2n -1)들을 포함한다. 그리고 워드 라인(WL2n -1)들과 교차하여 배열되고, 스트링 선택 트랜지스터의 드레인에 접속되는 2n개의 비트 라인들(BL2n -1)을 포함한다. 또한, 각 셀 스트링에 연결된 접지 선택 트랜지스터의 소오스들이 서로 연결되어 공통 소오스 라인(CSL)을 이룬다.
하나의 셀 스트링에 포함된 워드 라인(WL2n -1)들의 수가 증가함에 따라, 셀 스트링을 소정 단위(1F, 2F)로 분할하여 서로 다른 층의 반도체층 상에 배치할 수 있다. 본 발명의 다른 실시예에서는 셀 스트링의 양 끝단 부분과, 가운데 부분을 서로 다른 반도체층(1F, 2F) 상에 배치할 수 있다.
뒤에서 보다 상세히 설명할 것처럼, 2개의 반도체층이 적층된 경우, 셀 스트링의 양 끝단 부분을 상부에 위치하는 반도체층에 배치하고, 셀 스트링의 중간 부 분을 하부에 위치하는 반도체층에 배치할 수 있다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 배치 구조에 대해 보다 상세히 설명하기로 한다.
도 6 및 도 7을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 적층된 제 1 반도체층(100) 및 제 2 반도체층(200)을 포함한다.
제 1 반도체층(100)은 단결정 실리콘 웨이퍼 또는 단결정 에피택셜층일 수 있다. 제 1 반도체층(100)은 소자 분리막(102)에 의해 라인 형상의 활성 영역(ACT1)들이 정의되어 있다.
제 1 반도체층(100) 상에는 활성 영역(ACT1)을 가로지르는 다수의 워드 라인들(WLn /2~WL2n -(n/2-1))이 위치한다. 제 1 반도체층(100) 상에 위치하는 다수의 워드 라인들(WLn /2~WL2n -(n/2-1))은 하나의 셀 스트링을 이루는 2n개의 워드 라인들 중 일부이다. 예를 들어, 제 1 반도체층(100) 상에는 2n개의 메모리 셀 트랜지스터 트랜지스터들 중 n개의 메모리 셀 트랜지스터 트랜지스터들이 배치될 수 있다. 즉, 제 1 반도체층(100) 상에는 하나의 셀 스트링의 일부로서, 메모리 셀 트랜지스터 트랜지스터들만이 배치될 수 있다.
제 1 반도체층(100)에 형성된 워드 라인들(WLn /2~WL2n -(n/2-1))은 본 발명의 일 실시예에서와 같이, 터널 절연막(110), 플로팅 게이트(120), 게이트간 절연막(130) 및 컨트롤 게이트(140)가 적층된 구조의 게이트 패턴들을 가질 수 있다. 또한, 워드 라인들(WLn /2~WL2n -(n/2-1))은 전하 터널링층, 전하 트랩층, 전하 블로킹층 및 게이 트 전극층이 적층된 구조의 게이트 패턴들을 가질 수도 있다.
워드 라인들(WLn /2~WL2n -(n/2-1)) 사이의 제 1 반도체층(100)에는 불순물 영역(150)들이 형성되어 있다. 따라서, 제 1 반도체층(100) 상에 위치하는 메모리 셀 트랜지스터 트랜지스터들이 불순물 영역(150)들을 통해 직렬 연결될 수 있다. 그리고, 셀 스트링 영역(ST1)에서 양 가장자리 부분에 위치하는 불순물 영역(150a, 150b)은, 메모리 셀 트랜지스터 트랜지스터들을 전기적으로 연결하는 콘택 플러그(300a, 300b)와 각각 접속된다. 다시 말해, 서로 다른 반도체층들(100, 200)에 형성된 메모리 셀 트랜지스터 트랜지스터들을 콘택 플러그(300a, 300b)를 통해 연속적으로 직렬 연결함으로써, 하나의 셀 스트링을 구현할 수 있다.
본 발명의 다른 실시예에서는 직렬 연결된 다수의 메모리 셀 트랜지스터 트랜지스터들로 이루어진 하나의 셀 스트링에서, 양 끝단이 폴딩(folding)된 구조를 가지므로, 셀 스트링 영역(ST1) 내에서 양 가장자리 부분에 콘택 플러그(300a, 300b)가 각각 배치될 수 있다.
구체적으로, 콘택 플러그(300a, 300b)는 제 1 반도체층(100) 내에 형성된 불순물 영역(150a, 150b)으로부터, 제 2 반도체층(200) 내에 형성된 불순물 영역(250a, 250b)으로 수직 연장되어 있다. 구체적으로, 콘택 플러그(300)는 제 2 반도체층(200)의 일부를 관통하며, 콘택 플러그(300a, 300b)의 상부는 제 2 반도체층(200) 내에 형성된 불순물 영역(250a, 250b)과 접촉된다.
제 2 반도체층(200)은 제 1 반도체층 상의 워드 라인들(WLn /2~WL2n -(n/2-1))을 매 립시키는 제 1 층간 절연막(160) 상에 적층되어 있다. 제 2 반도체층(200)은 서브 반도체층(200a)과 에피택셜층(200b)이 적층된 구조를 가질 수 있다.
제 2 반도체층(200)은 소자 분리막(202)에 의해 라인 형상의 활성 영역(ACT2)이 정의되어 있다. 제 2 반도체층(200)의 활성 영역(ACT2)은 제 1 반도체층(100)의 활성 영역(ACT1)과 실질적으로 동일한 패턴을 가질 수 있다. 다만, 제 2 반도체층(200)의 활성 영역(ACT2)은, 소자 분리막(202)과 실질적으로 동일한 역할의 절연막 패턴(204)에 의해 중앙 부분이 끊어진 형상을 가질 수 있다. 즉, 제 1 반도체층(100)에는 하나의 셀 스트링 영역(ST1) 내에 라인 형상 하나의 활성 영역(ACT1)을 포함할 수 있다. 그리고 제 2 반도체층(200)에는 하나의 셀 스트링 영역(ST1) 내에서 장축 방향으로 두 개의 활성 영역(ACT2)을 포함할 수 있다. 그러므로, 제 2 반도체층(200)에 정의된 활성 영역(ACT2)의 길이가, 제 1 반도체층(100)에 정의된 활성 영역(ACT1)의 길이 보다 짧을 수 있다.
제 2 반도체층(200) 상에는, 하나의 셀 스트링 중 제 1 반도체층(100)에 형성된 워드 라인들(WLn /2~WL2n -(n/2-1))을 제외한 나머지 워드 라인(WL0 -~WLn /2-1, WL2n -n/2~WL2n -1)들과, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 배치된다.
제 2 반도체층(200) 상에서, 셀 스트링 영역(ST1)의 중앙 부분에는 절연막 패턴(204)을 기준으로 양측에 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 배치된다. 그리고, 스트링 선택 라인과(SSL)의 일측과, 접지 선택 라인(GSL) 타측으로 워드 라인들이 배열된다.
제 2 반도체층(200) 상의 워드 라인들(WLn), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)들 사이에는 불순물 영역(250)이 형성되어 있다. 이에 따라, 불순물 영역(250)을 통해 스트링 선택 라인들(SSL)과 워드 라인들(WL2n -n/2~WL2n -1), 그리고 접지 선택 라인(GSL)과 워드 라인들(WL0~WLn /2-1)이 직렬 연결된다.
셀 스트링 영역(ST1) 내에서, 제 2 반도체층(200) 상의 양 가장자리에 위치하는 불순물 영역(250a, 250b)들은, 제 1 반도체층(100)의 불순물 영역(150a, 150b)에 접속된 콘택 플러그(300a, 300b)와 접촉되도록 형성되어 있다.
즉, 제 1 반도체층(100)의 일측 끝단에 위치하는 메모리 셀 트랜지스터의 불순물 영역(150a)이 제 2 반도체층(200)의 일측 끝단에 위치하는 메모리 셀 트랜지스터의 불순물 영역(250a)과 콘택 플러그(300a)를 통해 직렬 연결된다.
제 1 반도체층(300)의 타측 끝단에 위치하는 메모리 셀 트랜지스터의 불순물 영역(150b)이 제 2 반도체층(200)의 타측 끝단에 위치하는 메모리 셀 트랜지스터의 불순물 영역(250b)과 콘택 플러그(300b)를 통해 직렬 연결된다.
스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 절연막 패턴(204)이 형성되어 있어, 스트링 선택 트랜지스터와 접지 선택 트랜지스터가 전기적으로 절연될 수 있다.
스트링 선택 라인(SSL)의 일측에 형성된 불순물 영역(250D)은 드레인 전극으로서, 비트 라인 플러그(268)를 통해 비트 라인(270)과 연결된다. 접지 선택 라인(GSL)의 일측에 형성된 불순물 영역(250S)은 소오스 전극으로서 공통 소오스 라 인(265)과 연결된다.
한편, 각각의 반도체층(100, 200) 상에는 셀 스트링 영역(ST1)들의 경계에 더미 워드 라인(WLd)이 위치할 수도 있다.
이상, 본 발명의 다른 실시예에서와 같이, 하나의 셀 스트링에서, 양 끝단 부분을 제 2 반도체층(200)에 형성하고, 가운데 부분은 제 1 반도체층(300)에 형성함으로써 동일한 면적 내에서 집적도를 2배로 향상시킬 수 있다. 그리고, 셀 스트링의 양 끝단에 연결되는 선택 트랜지스터들을 상부에 배치함으로써, 비트 라인 콘택 플러그(275) 및 공통 소오스 라인(265)의 높이가 증가하는 것을 방지할 수 있다. 즉, 비휘발성 반도체 장치를 제조시 콘택 플러그 공정을 단순화할 수 있다.
다음으로, 도 8 및 도 9를 참조하여 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명하기로 한다. 본 발명의 일 실시예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 도 4에 도시된 셀 어레이와 실질적으로 동일하다. 다만, 2n 개의 메모리 셀 트랜지스터들로 이루어진 하나의 셀 스트링을 소정 단위(1F, 2F, 3F)로 분할하여, 분할된 단위 별로 각각 다른 반도체층들에 배치할 수 있다. 다시 말해, 적층 되는 반도체층의 수가 증가함에 따라, 하나의 셀 스트링이 차지하는 면적을 감소시킬 수 있다. 그러므로, 고용량 및 고집적의 비휘발성 메모리 장치를 구현할 수 있다.
도 9를 참조하여 보다 상세히 설명하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는 제 1 내지 제 3 반도체층(100, 200, 300)이 적층된 구조를 가질 수 있다.
제 1 내지 제 3 반도체층(100, 200, 300)에는 소자 분리막(102, 202, 302)에 의해 활성 영역이 정의되어 있다. 제 1 내지 제 3 반도체층(100, 200, 300)에 정의된 활성 영역들은 동일한 형상을 가질 수 있다. 즉, 제 1 내지 제 3 반도체층(100, 200, 300)에는 라인 형상의 활성 영역들이 정의될 수 있다.
하나의 셀 스트링 영역(ST1) 내에는 제 1 내지 제 3 반도체층(100, 200, 300)에 걸쳐 2n개의 메모리 셀 트랜지스터들이 배치될 수 있다. 여기서, n은 정수이고, 8의 배수일 수 있다. 그러므로, 각 반도체층들(100, 200, 300)에 2n개의 셀들을 나누어 배치한다. 즉, 2n개의 메모리 셀 트랜지스터들을 적층된 반도체층들의 수로 나누어 메모리 셀 트랜지스터들을 배치시킬 수 있다.
다시 말해, 셀 스트링 영역(ST1) 내에서 제 1 반도체층(100) 상에 a개의 메모리 셀 트랜지스터가 위치할 수 있으며, 제 2 반도체층(200) 상에 b개의 메모리 셀 트랜지스터를, 제 3 반도체층(300) 상에 c개의 메모리 셀 트랜지스터를 배치할 수 있다. 이 때, a, b 및 c는 정수이며, a + b + c = 2n이다.
또한, 제 1 내지 제 3 반도체층들(100, 200, 300) 중, 최하층에 해당하는 제 1 반도체층(100)과, 최상층에 해당하는 제 3 반도체층(300) 상에는, 각각 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL)이 위치한다.
보다 상세히 설명하면, 제 1 반도체층(100) 상에는 접지 선택 라인(GSL)과 a개의 워드 라인들(WL0~WLa-1-)이 배치될 수 있다. 그리고, 제 2 반도체층(200) 상에는 b개의 워드 라인들(WLa~WLa+b-1-)이 배치되고, 제 3 반도체층(300) 상에는 c개의 워드 라인들(WLa+b~WLa+b+c-1)과, 스트링 선택 라인(GSL)이 배치된다. 이에 따라, 셀 스트링 영역(ST1)에서, 제 1 내지 제 3 반도체층(100, 200, 300)에 걸쳐 2n개의 워드 라인들이 배치될 수 있다.
제 1 반도체층(100) 상의 접지 선택 라인(GSL) 일측에 형성된 불순물 영역(150S)은 소오스 전극으로서, 공통 소오스 라인(165)과 전기적으로 연결된다. 공통 소오스 라인(165)은 제 1 반도체층(100) 상에 형성된 제 1 층간 절연막(160) 내에 형성되며, 다른 접지 선택 라인(GSL)들의 불순물 영역들과 공통으로 연결된다.
제 1 반도체층(100) 상에서, 가장자리에 위치한 워드 라인(WLa -1) 일측의 불순물 영역(150)은 메모리 셀 트랜지스터들을 직렬 연결하는 콘택 플러그(400a)와 접속된다. 콘택 플러그(400a)는 제 1 반도체층(100)에서 제 2 반도체층(200)으로 연장되어 있으며, 제 2 반도체층(200)의 일측 가장자리 부분에 형성된 불순물 영역(250a)과 전기적으로 연결된다. 그리고, 제 2 반도체층(300) 상에서, 타측 가장자리 부분에 위치한 워드 라인(WLa +b-1-) 일측의 불순물 영역(250b) 상에도 콘택 플러그(400b)가 연결된다.
또한, 제 3 반도체층(300) 상에서, 가장자리 부분에 배치된 워드 라인(WLa +b-) 일측의 불순물 영역(350)이, 제 2 반도체층(200) 내의 불순물 영역(250b)에 접속된 콘택 플러그(400b)와 전기적으로 연결된다. 그리고, 제 3 반도체층(300) 상의 스트링 선택 라인(SSL) 일측의 불순물 영역(350D)은 비트 라인 콘택 플러그(365)를 통해 비트 라인(370)과 연결된다.
본 발명의 또 다른 실시예에서, 복수의 반도체층들(100, 200, 300)에 걸쳐 배치된 2n개의 메모리 셀 트랜지스터들을 직렬 연결하기 위해, 상하에 위치하는 메모리 셀 트랜지스터들을 전기적으로 연결하는 콘택 플러그들(400a, 400b)은 서로 다른 수직선 상에 배치될 수 있다.
본 발명의 또 다른 실시예에서와 같이, 셀 스트링 영역(ST1) 내에서, 직렬로 연결된 메모리 셀 트랜지스터들이 형성된 반도체층(100, 200, 300)을 다수 개 적층하고, 콘택 플러그들(400a, 400b)을 통해 서로 다른 층에 위치하는 메모리 셀 트랜지스터들과도 직렬 연결함으로써, 복수의 반도체층들(100, 200, 300)에 걸쳐 하나의 전류 경로를 형성하는 하나의 셀 스트링을 구현할 수 있다.
그러므로, 적층되는 반도체층들의 수를 증가시키고, 복수의 반도체층들에 걸쳐 메모리 셀 트랜지스터들이 직렬 연결된 하나의 셀 스트링을 형성함으로써, 제한된 면적 내에서 2배 이상의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수 적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 2의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 콘택 플러그의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 5의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 제 1 반도체층 200: 제 2 반도체층
165: 공통 소오스 라인 201: 절연막
102, 202: 소자 분리막 150, 250: 불순물 영역
265: 비트 라인 콘택 플러그 300, 300a, 300b: 콘택 플러그

Claims (20)

  1. 적층된 복수 개의 반도체층들;
    서로 직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 포함하는 하나의 셀 스트링으로서, 상기 하나의 셀 스트링에 포함된 상기 메모리 셀 트랜지스터들이 서로 다른 상기 반도체층들에 배치되며, 상기 하나의 셀 스트링은 상기 복수 개의 반도체층들에 걸쳐 하나의 전류 경로를 형성하는 것;
    상기 셀 스트링의 일측 끝단에 직렬 연결된 제 1 선택 트랜지스터; 및
    상기 셀 스트링의 타측 끝단에 직렬 연결된 제 2 선택 트랜지스터를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 반도체층들 사이에 배치되어, 상기 서로 다른 반도체층들에 위치하는 메모리 셀 트랜지스터들을 직렬 연결하는 콘택 플러그를 더 포함하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 콘택 플러그는 상기 콘택 플러그의 상부에 위치하는 반도체층에 삽입되어, 상부에 위치하는 메모리 셀 트랜지스터의 불순물 영역의 하부와 접촉하며,
    상기 반도체층에 삽입된 상기 콘택 플러그의 둘레에 형성된 절연막을 더 포함하는 비휘발성 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 선택 트랜지스터들은 동일한 반도체층 상에 배치되되,
    상기 복수 개의 반도체층들 중 어느 하나의 반도체층은, 상기 제 1 및 제 2 선택 트랜지스터들이 없이 상기 직렬 연결된 복수 개의 메모리 셀 트랜지스터들만 포함하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 선택 트랜지스터들은 동일한 반도체층 상에 배치되되,
    상기 제 1 및 제 2 선택 트랜지스터들은 서로 인접하게 배치되며, 상기 제 1 및 제 2 선택 트랜지스터 사이의 반도체층에 형성된 절연막 패턴을 더 포함하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 선택 트랜지스터들은 상기 복수 개의 반도체층들 중 서로 다른 반도체층 상에 배치된 비휘발성 메모리 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터에 접속된 공통 소오스 라인; 및
    상기 제 2 선택 트랜지스터에 접속된 비트 라인 콘택 플러그를 더 포함하되,
    상기 공통 소오스 라인 및/또는 상기 비트 라인 콘택 플러그의 높이는, 적층 된 반도체층들 간의 간격보다 작은 비휘발성 메모리 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제 1 반도체층;
    상기 제 1 반도체층 상의 제 2 반도체층;
    상기 제 2 반도체층 상에 배치된 제 1 선택 트랜지스터 및 제 2 선택 트랜지스터;
    상기 제 1 및 제 2 선택 트랜지스터들 사이에서 상기 제 1 선택 트랜지스터와 연결되는 비트 라인 콘택 플러그; 및
    상기 제 1 및 제 2 선택 트랜지스터들 사이에서 상기 제 2 선택 트랜지스터와 연결되는 공통 소오스 라인을 포함하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 반도체층 상에서, 서로 직렬 연결된 복수 개의 메모리 셀 트랜지스터들을 더 포함하는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 비트라인 콘택 플러그와 상기 공통 소오스 라인 사이에서 상기 제 2 반도체층 내에 형성된 절연 패턴을 더 포함하는 비휘발성 메모리 장치.
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