JP2003142424A - 半導体ウェーハの相互接続構造に対するバリア層及びバリア層を堆積するための方法。 - Google Patents

半導体ウェーハの相互接続構造に対するバリア層及びバリア層を堆積するための方法。

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Abstract

(57)【要約】 【課題】 本発明は半導体ウェーハの相互接続構造に対
するバリア層及びバリア層を堆積するための方法を提供
する。 【解決手段】 本発明によると、半導体デバイスの相互
接続構造は、バイア或いはコンタクト窓（１１）内に堆
積されたタングステンプラグ（１４）を含む。バリア層
（１５）は、タングステンプラグ（１４）を誘電材（１
６）の表面から分離するが、この誘電材（１６）の表面
内にはコンタクト窓或いはバイア（１１）が形成されさ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】半発明は一般的には半導体ウ
ェハ及び/或いは集積回路（「ＩＣチップ（ＩＣｃｈｉ
ｐｓ）」）デバイスの製造、より詳細にはメタライゼー
ション層或いは相互接続構造の製造に関する。本発明は
さらに相互接続構造のコンタクトホール或いはバイア内
への薄膜層及びタングステン（Ｗ）プラグの堆積にも関
する。
【０００２】
【従来の技術】薄膜は、半導体ウェーハ及び/或いはＩ
Ｃデバイスの製造において多様な異なる役割を果たす。
例えば、薄膜は、コンタクトホール及びバイアを持つ相
互接続構造の製造において用いられる。相互接続構造と
は、集積回路デバイス上のマルチレベルＩＣデバイスの
異なるレベルを接続する構造を指し、これにはコンタク
トホール及びバイアが含まれる。コンタクトホールと
は、ＰＭＤ（ｐｒｅ−ｍｅｔａｌ ｄｉｅｌｅｃｔｒｉ
ｃ）アクティブ領域、例えば、シリコン基板のソース領
域とドレイン領域、及び金属層内のホールを指す。コン
タクトホールは、金属層、ポリシリコン及び/或いはシ
リコンウェーハ基板間の電気的接続のために用いられ
る。バイアは、デバイス上の異なる金属層間のコンタク
トのために用いられる。
【０００３】相互接続材として考慮される高融点金属の
内では、タングステンが、その高い熱安定性、低い応
力、優れた段差順応性に加えて、その熱膨張率がシリコ
ンのそれと良く一致するために、最も広く用いられてい
る。タングステンは、その低い導電率のために、より短
い相互接続路に対して用いられ、銅及びアルミニウムは
大域的な相互接続路に対して用いられる。
【０００４】化学蒸着は、タングステンをコンタクトホ
ール及びバイアを満たすようにウェーハ表面及び/或い
はＩＣデバイスに塗布する一つの過程である。ホール或
いはバイア内のウェーハの表面上にタングステンを堆積
する前に、ホール或いはバイアを含むウェーハの表面上
にコンタクト層及び密着性改善/バリア層が塗布され
る。最初に、チタン（Ｔｉ）の薄膜が、これがウェーハ
或いはＩＣデバイスを構成する誘電材への密着性を持つ
ために、コンタクト層として塗布される。
【０００５】チタンは通常スパッタリングと呼ばれる物
理蒸着（ＰＶＤ）過程を用いて塗布される。図１に従来
のＰＶＤチャンバーを示す。ＰＶＤチャンバー３０の要
素には、スパッタリング用のＴｉ源としてのチタンター
ゲット３３が含まれる。半導体ウェーハ３１がチャンバ
ー内のペデスタル３２上に支持される。ＤＣ−電源３５
をターゲット３３に供給し、アルゴン（Ａｒ）グロー放
電をチャンバーに結合することで、ターゲット３３とウ
ェーハ３１の間にプラズマ３４が形成され、ターゲット
３３からのＴｉ種が生成され、これがウェーハ３１の表
面上に凝集する。
【０００６】次に、ＴｉＮ（窒化チタン）の薄膜が、別
個のＰＶＤチャンバー内でのスパッタリングによって、
つまり、アルゴングロー放電内で窒素を導入すること
で、ウェーハの表面上に堆積される。このＴｉＮの薄膜
は、核生成層（ｎｕｃｌｅａｔｉｏｎ ｌａｙｅｒ）或
いは密着性改善層（ａｄｈｅｓｉｏｎ ｌａｙｅｒ）と
して知られる層として機能する。
【０００７】次に、このＴｉＮの薄膜上にタングステン
がＣＶＤによって、プラグとして、コンタクト層或いは
バイアを満たすように堆積される。このＷ−プラグに対
するソースには、フッ化タングステン（ＷＦ６）ガスが
用いられる。フッ化タングステン（ＷＦ６）ガスは、シ
ラン及び水素と還元反応を起こし、この結果としてＷが
ウェーハ上に堆積する。次に、エッチバック或いは平坦
化過程を遂行することで、バイア或いはコンタクトホー
ルの外側の過剰なＷが除去される。
【０００８】図２には、欠陥を持つＷ−プラグが示され
る。窒化チタンの薄膜４１は、Ｔｉコンタクト層４０と
Ｗ−プラグ４２との間のバリア層として機能すると共
に、Ｗ−プラグ４２の形成に対する核形成層としても機
能する。タングステンをＴｉ膜４０上に直接に塗布する
のは、ＷＦ６ソースがＴｉと反応し、ウェーハ上に「Ｗ
−火山（Ｗ−ｖｏｌｃａｎｏｅｓ）」を形成する恐れが
あるために望ましくない。ただし、ＴＩＮの薄膜４１
も、クッラクやピンホールを持ち、このためＴＩがＷＦ
６に露出され、ＷＦ６がＴＩを攻撃し、このために火山
４２が形成されることがある。Ｗが形成されるにつれて
ＷがＴＩＮ層をプッシュバックし、この結果さらなるＴ
Ｉが反応性のＷＦ６に露出され、こうしてＷによってエ
ッチバック過程によっては完全には除去することが不能
なバンプ或いは「火山」４２が形成されることとなり、
最悪の場合は、これら火山のために、半導体ウェーハの
収率が零となることもある。
【０００９】バイア、ホール及びトレンチの形状サイズ
の縮小化に伴ってこれら形状の構造のアスペクト比はま
すます増加しており、ＰＶＤスパッタリング法を用いて
Ｔｉ及びＴｉＮを堆積するやりかたでは、所望の段差順
応性（ｓｔｅｐ ｃｏｎｆｏｒｍｉｔｙ）を達成するこ
とはできなくなっている。このため、イオン化金属プラ
ズマ（ｉｏｎｉｚｅｄ ｍｅｔａｌ ｐｌａｓｍａ，Ｉ
ＭＰ）として知られるより新たなＰＶＤ過程が、コンタ
クトホール及びバイアのアスペクト比の増加の結果とし
て要求される厳しい段差順応性を達成することができる
Ｔｉ及びＴｉＮを堆積するため方法として一般化してい
る。
【００１０】図３はＴｉとＴｉＮ膜を堆積するためのＩ
ＭＰチャンバー及びステップを簡略的に示す。ＴｉとＴ
ｉＮ膜の堆積は２つの別個なＩＭＰチャンバー内で遂行
される。ＩＭＰチャンバーにおいては、従来のＰＶＤチ
ャンバーに対して、とりわけ、形状にスパッタされる原
子のボタムカバレッジを増加する目的で、幾つかのハー
ドウェア上の変更が加えられる。ＩＭＰチャンバーは、
タングステンターゲット（Ｔｉターゲット）５０とコイ
ル（Ｔｉコイル）５１を含む。半導体ウェーハ５２がペ
デスタル５３上に支持される。ＩＭＰチャンバー内で、
例えば、スッパタリングされるＴｉ原子がイオン化し、
半導体ウェーハの上面に向かって引き付けられるように
イオン化金属プラズマ５４が生成され、こうしてボタム
カバレッジ（ｂｏｔｔｏｍ ｃｏｖｅｒａｇｅ）の改善
が図られる。
【００１１】従来のＰＶＤチャンバーにおいては、イオ
ン化されるのはスパッタリングされた原子全体の１％以
下にとどまり、残りは全て、Ｔｉ及びＴｉＮ膜を形成す
る中性原子から成る。他方、ＩＭＰチャンバーにおいて
は、上述の変更のために、イオン化率が増加され、こう
して、形状のボタムカバレッジ及び段差順応性が向上さ
れる。ＡｒイオンとスパッタリングされるＴｉとの間の
衝突の発生率を増加すると、結果として、イオン化事象
の回数も増加する。チャンバーに追加されたＲＦ−電源
にて起動されるコイルは、電子の余剰源として機能し、
チャンバー内のＡｒ圧を増加させ、Ａｒイオンとスパッ
タリングされたＴｉとの間の衝突の回数を増加させる。
ターゲットからウェーハまでの間の間隔の増加も、Ａｒ
イオンとスパッタリングされたＴｉ原子との間の衝突の
可能性を増加させ、イオン化事象の増加に寄与する。
【００１２】上述のスパッタリング過程が、別個のＩＭ
Ｐチャンバー内においてもウェーハ表面上にＴｉＮを別
個に堆積するために遂行される。アルゴンを含むチャン
バー内に窒素を導入することで、ＴｉＮが形成され、ウ
ェーハ上に堆積される。
【００１３】ＴｉＮ堆積過程において、ＴｉＮ膜がＩＭ
Ｐチャンバーのシールド及び他の部分の上に形成され
る。これらＴｉＮ膜は、本質的に大きな応力を内包し、
粒子を形成したり、フレーキングを起こしたりする傾向
がある。このためにウェーハ表面が汚染され、こうし
て、半導体ウェーハの収率が制限されたり、ＩＣデバイ
スの製造が制限されたりする。この汚染問題を回避する
ためには、ＩＭＰチャンバー内にブランク或いはダミー
ウェーハが置かれる。チタンを堆積することで、チャン
バーのシールド上のＴｉＮ膜をカバーする膜が形成され
る。この予防措置は「ペースティング（ｐａｓｔｉｎ
ｇ）」と呼ばれるが、これは、半導体ウェーハ及び/或
いはＩＣチップの製造コストを増加させ、サイクルタイ
ムを低減させる。代替においては、しばしば、チャンバ
ー及びこの部分が結果として「ペースト（ｐａｓｔｅ
ｄ）」されるように、Ｔｉがシャッター上に堆積される
シャッター構成（ｓｈｕｔｔｅｒ ｃｏｎｆｉｇｕｒａ
ｔｉｏｎ）が用いられる。
【００１４】
【発明が解決しようとする課題】こうして、コンタクト
ホール及びバイア内にバリア膜を設けるための従来の堆
積過程（ｄｅｐｏｓｉｔｉｏｎ ｐｒｏｃｅｄｕｒｅ
ｓ）は幾つかの短所を持つ。従来のＰＶＤスッパタリン
グでは、バイア及びコンタクトホールのアスペクト比の
増加に伴って要求される厳しい段差順応性を満たすこと
はできない。従来のＴｉＮ／Ｔｉ膜のＩＭＰスパッタリ
ング法は、粒子汚染の問題に加えて、追加のペースティ
ングステップを必要とする。
【００１５】
【課題を解決するための手段】相互接続構造の形状、例
えば、コンタクトホール或いはバイア内のバリア層、並
びに、コンタクトホール或いはバイア内にバリア層を設
けるための方法に対する必要性が存在する。この方法
は、ＴｉＮ／Ｔｉバリア層の場合に要求されるＩＭＰチ
ャンバーの頻繁なペースティングステップを排除でき、
粒子の生成が制限され、製品の収率が改善されることを
要求される。このバリア層は、健全性が維持でき、Ｗ−
プラグの形成に対する核形成サイト（ｎｕｃｌｅａｔｉ
ｏｎ ｓｉｔｅ）として機能することを要求される。
【００１６】本発明は、ＩＣデバイス及び／或いは半導
体ウェーハ上の相互接続構造に対するバリア層に向けら
れる。このバリア層は、タングステンシリサイド（ＷＳ
ｉｘ）膜とＷ膜から成る多層膜複合体から構成される。
タングステンシリサイド（ＷＳｉｘ）なる化合物名は、
薄膜に用いられる様々なタングステンシリサイド化合物
を指し、これにはＷＳｉ２も含まれる。
【００１７】タングステンシリサイド（ＷＳｉｘ）は、
半導体ウェーハ及び／或いはＩＣデバイス製造用の膜層
として用いられている。より具体的には、ＷＳｉｘは、
しばしば、ポリサイドゲート構造（ｐｏｌｙｃｉｄｅ
ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）用の膜として堆積され
る。ＷＳｉｘを堆積するための一つの好ましい方法にＣ
ＶＤがある。ただし、相互接続構造のバイア或いはコン
タクトホールにＷ−プラグを堆積する際のバリアとし
て、ＷＳｉｘ膜とＷ膜を組み合わせて用いることはこれ
まで知られてない。
【００１８】本明細書において用いられる「ウェーハ表
面（ｗａｆｅｒ ｓｕｒｆａｃｅ）」なる用語には、そ
の内部に、ホール或いはバイアの形態にて後退部が形成
される相互接続構造と誘電材の表面が含まれる。こうし
て、「誘電材表面（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒ
ｉａｌ ｓｕｒｆａｃｅ）」という言葉と「ウェーハ表
面（ｗａｆｅｒ ｓｕｒｆａｃｅ）」という言葉は互い
に互換的に用いられる。
【００１９】最初に、ＷＳｉｘ膜がバイア或いはコンタ
クトホール内のウェーハ表面上に堆積される。次に、こ
のＷＳｉｘ膜の上にＷの膜が堆積される。これらＷＳｉ
ｘ膜とＷ膜の堆積は、堆積チャンバー内で、ＰＶＤスパ
ッタリング技法或いはＩＭＰスパッタリング技法を用い
て遂行される。
【００２０】堆積チャンバーは、ＷＳｉｘ膜をスパッタ
堆積するためのソースとしてのＷＳｉｘターゲットを含
む。このチャンバーは、さらにＷ膜をスパッタ堆積する
ためのソースとしてのタングステンコイル（Ｗ−コイ
ル）を含む。ＷＳｉｘコイルは市販されてなかったり及
び／或いは製造が困難なために、Ｗ−コイルが用いられ
る。最初に、タングステンシリサイド（ＷＳｉｘ）が、
バイア或いはコンタクトホール内の誘電材表面上に堆積
される。次に、Ｗ−コイルからＷ膜がスパッタリングさ
れるが、この結果、コイルのＷが消費される。この過程
がＷＳｉｘ膜とＷの膜の間で交互に行われる。加えて、
バリア層内にＷ膜を横断するようにＷＳｉ ｘ勾配が形成
される。ＷＳｉｘが最初に堆積されたとき、ＷＳｉｘが
Ｗ−コイル上に堆積する。その後、Ｗ−コイルが起動さ
れると、コイルからこのＷＳｉｘがスパッタされ、ウェ
ーハの表面上に凝集し、この結果としてＷＳｉｘ勾配が
W膜を横断するように形成される。この結果として、こ
れらの層は本質的にW-バースの膜となり、低い総固有応
力（ｏｖｅｒａｌｌ ｌｏｗ ｉｎｔｒｉｎｓｉｃｓｔ
ｒｅｓｓｅｓ）と擬似エピタキシャル構造（ｑｕａｓｉ
−ｅｐｉｔａｘｉａｌ ａｒｒａｎｇｅｍｅｎｔ）が達
成される。
【００２１】
【発明の実施の形態】図４と図５との関連で、これら図
面は、誘電材１６、下側メタライゼーションエリア１
７、例えば、ゲート、ソース、或いはドレイン、及び誘
電材１６内に形成されたバイア或いはコンタクトホール
１１を満たすタングステンプラグ１４（ここでは「Ｗ−
プラグ」とも呼ばれる）を含む相互接続構造１０を示
す。バリア層１５は二つの薄い膜（或いは層）から成
る。第一の膜１２（タングステンシリサイド膜とも呼ば
れる）は、本質的に誘電材１６内に設けられたバイア或
いはコンタクトホール１１内の誘電材の表面に沿って堆
積されたＷＳｉｘから成り、第二の膜１３（タングステ
ン膜とも呼ばれる）は、本質的に第一の膜１２の上に堆
積されたＷから成る。第一の膜１２と第二の膜１３は、
後により詳細に説明するように、堆積チャンバ内でスパ
ッタリング過程を遂行することでバイア１１内に堆積さ
れる。
【００２２】次にＷ−プラグ１４が、当業者においては
周知の化学蒸着（ＣＶＤ）によって、バリア層１５（膜
１２と膜１３の複合体）上に堆積される。Ｗ−プラグを
堆積した後に、エッチバック或いは平坦化過程を用いて
過剰なＷとＷＳｉｘをコンタクトホール或いはバイア１
１の外側の誘電材１６の表面から除去することで、Ｗ−
プラグ１４が形成される。
【００２３】バリア層１５の第一の膜１２と第二の膜１
３の堆積は、堆積チャンバー内で遂行される。図６に示
すように、堆積チャンバーは、ＷＳｉｘターゲット１９
（或いはターゲット１９）とＷ−コイル２０（或いはコ
イル２０）を含む。Ｗ−コイル２０が用いられるのは、
ＷＳｉｘはうまく機能コイルに形成できないためであ
る。当業者においては周知のように、ターゲット１９は
ＤＣ電源１８に接続され、Ｗ−コイル２０はＲＦ電源２
６に接続される。半導体ウェーハ２２はペデスタル２３
上に搭載され、ペデスタル２３は、ターゲット１９とコ
イル２０の表面からスパッタされるＷＳｉｘ或いはＷ種
を引きつけるようにウェーハの表面２５をバイアスする
ために第二のＤＣ電源２４に接続される。
【００２４】アルゴン（Ａｒ）ガスのグロー放電をチャ
ンバー内に導入することでプラズマ３０がチャンバー内
のターゲット１９とウェーハ表面の間に生成される。タ
ーゲット１９からのＷＳｉｘスパッタリングを生成し、
第一の膜１２をバイア１１内に堆積するためには、ＤＣ
電源１８は、典型的には１ｋＷー５ｋＷの電力を生成す
るように起動される。Ｗ−コイルへのＲＦ電源２４は、
停止されるか或いは０．５ｋＷ以下のレンジの小さな電
源を生成するように起動される。このＲＦ電力は最小に
押さえられ、こうしてチャンバー内で行われるスパッタ
リングは、ターゲットとウェーハ表面の間の距離が増加
されることを除いて、本質的に従来のＰＶＤ過程とな
る。この場合、ターゲット１９からのＷＳｉｘのみがス
パッタされ、Ｗ−コイル２０からは僅かな材料しかスパ
ッタされない。加えて、半導体ウェーハ２２への電源２
４も、任意のＷＳｉｘ原子のウェーハ表面への吸着を加
速するために、ウェーハ表面２５をバイアスするために
加えられる。こうして、ＷＳｉｘがコンタクトホール或
いはバイア１１内に第一の膜１２として堆積される。
【００２５】ターゲット１９は、２：１より大きなＳ
ｉ：Ｗモル比を持つ組成のＷＳｉｘから構成される。こ
うして、第一の膜内のＳｉ：Ｗモル比は２：１より大き
くされる。このモル比は従来のターゲットにおいては
２．５：１より大きい。第二のステップにおいて、コイ
ル２０へのｒｆ−電源２６が０．５ー２ｋＷの間に増加
され、ターゲット１９へのｄｃ−電源１８が低減される
か単に除去される。この第二のフェーズへの遷移を起こ
させるためには、ターゲット１９へのｄｃ−電源を次第
に減少しながら、コイル２０へのｒｆ−電源が次第に所
望の或いは所定の出力に向けて増加される。次に、タン
グステンがコイル２０からスパッタされ、第一の幕１に
野上に塗布される。こうして、Ｗの堆積の結果として、
コイル２０の正味侵食（ｎｅｔ ｅｒｏｓｉｏｎ）が起
こる。加えて、ターゲット１９から行われる任意のスパ
ッタリングのためにタングステンイオンが生成され、こ
れらも凝集し、Ｗ膜の形成に寄与する。
【００２６】バリア層１５を完成させるために、必要に
応じて、ＷＳｉｘとＷの追加の層が加えられる。より具
体的には、図５に示すように、第三の膜１２Ｂ（或いは
第二のタングステンシリサイド膜）がＷ−膜１３とＷ−
プラグ１４との間に堆積される。
【００２７】ターゲット１９からのＷＳｉｘのスパッタ
リングフェーズの際に、ＷＳｉｘがコイル２０上に集ま
る或いは凝集することに注意する。このためて、コイル
２０が起動され、コイル２０からのＷのスパッタリング
が開始されたとき、Ｗ−コイルからＷＳｉｘ原子がスパ
ッタし、第一の膜１２上及び第二の膜１３内に凝集す
る。こうして、バリア層１５のＷ膜１３内にＷＳｉｘ勾
配（ＷＳｉｘｇｒａｄｉｅｎｔ）が形成される。この勾
配が、図７に示すＷ膜１３を横断してのダッシュの線２
９によって表される。次に、Ｗ−プラグ１４がＣＶＤ過
程を用いてコンタクト或いはバイア１１内の第二の膜１
３の上に堆積される。
【００２８】典型的な膜厚レンジは、第一の膜１２に対
しては約１５０〜２５０Ａとされ、第二の膜１３に対し
ては約１００〜３００Ａのレンジとされる。当業者にお
いては理解できるように、各膜１２或いは１３の個々の
厚さは、最終的には、これらバリア層の能力（ｅｆｆｉ
ｃａｃｙ）と健全性（ｉｎｔｅｇｒｉｔｙ）、並びにこ
れらがＷ−プラグ堆積に対するどの程度良好な核生成能
力を持つかによって決まる。
【００２９】Ｗ−膜ベースのバリア層を用いることで、
Ｔｉ／ＴｉＮバリアを堆積する際によく見かけられる
「火山ｖｏｌｃａｎｏ」の形成と関連する問題を阻止で
きることに加えて、堆積チャンバー内を頻繁に「ペース
ティングｐａｓｔｉｎｇ」する手間を省くことができ
る。さらに、このバリア層は厚さ方向を横断する化学的
及び微細構造上の勾配を持つため、構成膜間の遷移が得
られ、応力を吸収することができる。さらに、明細書に
開示されるように、バリア層１５内にタングステンベー
スの膜が用いられるために、その後堆積されるＷ−プラ
グ１４と結晶学的に同形構造を持つバリア層が得られ
る。こうして、これらＷ−ベースの膜（第一の膜１２と
第二の膜１３）は、Ｗ−プラグの形成に対する擬似エピ
タキシャル基板を提供し、Ｗ−プラグの核生成及び成長
を容易にする。
【００３０】以上、本発明の好ましい実施例について説
明したが、これら実施例は単に一例として示したもので
あり、当業者においては、本発明から逸脱することな
く、様々な変形、変更、及び代替が可能であり、従っ
て、本発明はクレームの精神及び範囲によってのみ制限
されるものである。
【図面の簡単な説明】
【図１】Ｔｉターゲットを備える従来のＰＶＤチャンバ
ーである。
【図２】Ｗ−プラグを含む２つの相互接続構造を持つウ
ェーハ表面の断面図であり、１つの構造上に「火山（ｖ
ｏｌｕｃａｎｏ）」が形成されている様子を示す。
【図３】ＴｉターゲットとＴｉコイルを備えるＩＭＰチ
ャンバーと、Ｔｉ膜を堆積する様子を示す。
【図４】新規のバリア層の断面図である。
【図５】追加のＷＳｉｘ膜を持つバリア層の断面図であ
る。
【図６】ＩＭＰチャンバーと、ＷＳｉｘ膜を堆積する様
子を示す。
【図７】バリア層の拡大図であり、バリア層を横断して
のＷＳｉｘ勾配を示す。
【符号の説明】
１１ バイア或いはコンタクトホール １２ タングステンシリサイド膜 １３ タングステン膜 １４ タングステンプラグ １５ バリア層 １６ 誘電材 １９ タングステンシリサイドターゲット ２０ タングステンコイル
フロントページの続き (72)発明者 サイレッシュ マンシン マーチャント アメリカ合衆国 32835 フロリダ，オー ランド，ヴァインランド オークス ブウ ルヴァード 8214 (72)発明者 ダレル エル． シンプソン アメリカ合衆国 34734 フロリダ，ゴザ, ウインダーメアー，チェース ブウルヴァ ード 10430 Ｆターム(参考） 4K029 AA29 BA02 BA52 BC03 BD02 CA05 DB03 DB05 4M104 BB28 CC01 DD37 DD43 DD65 DD75 FF18 HH14

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 相互接続構造であって、この相互接続構
    造が： （ａ）基板を含み、この基板上にトポロジカル構造が堆
    積され、この構造が誘電材とこの中に形成された後退部
    を含み；この相互接続構造がさらに （ｂ）前記後退部の表面に沿って堆積されたタングステ
    ンシリサイド膜； （ｃ）前記タングステンシリサイド膜を覆うタングステ
    ン膜；及び （ｄ）前記後退部内の前記タングステン膜上に堆積され
    たタングステンプラグを含むことを特徴とする相互接続
    構造。
  2. 【請求項２】 さらに前記タングステン膜と前記Ｗ−プ
    ラグとの間に第二のタングステンシリサイド膜が堆積さ
    れることを特徴とする請求項１記載の相互接続構造。
  3. 【請求項３】 さらに前記タングステン膜内にタングス
    テンシリサイド勾配が堆積されることを特徴とする請求
    項１記載の相互接続構造。
  4. 【請求項４】 前記タングステンシリサイド膜がタング
    ステンシリサイドターゲットから堆積チャンバー内で遂
    行されるスパッタリング過程を利用して堆積されること
    を特徴とする請求項１記載の相互接続構造。
  5. 【請求項５】 前記タングステン膜がタングステンコイ
    ルから堆積チャンバー内で遂行されるスパッタリング過
    程を利用して堆積されることを特徴とする請求項４記載
    の相互接続構造。
  6. 【請求項６】 前記タングステンシリサイド膜が２：１
    より大きなシリコン対タングステン（Ｓｉ：Ｗ）比を持
    つことを特徴とする請求項１記載のバリア層。
  7. 【請求項７】 相互接続構造上にバリア層を形成するた
    めの方法であって、この方法が： （ａ）半導体基板上のトポロジカル構造上に形成された
    後退部内に第一のタングステンシリサイド膜を形成する
    ステップ； （ｂ）前記第一のタングステンシリサイド膜上にタング
    ステン膜を形成するステップ；及び （ｃ）前記後退部内の前記タングステン膜上にタングス
    テンプラグを形成するステップを含むことを特徴とする
    方法。
  8. 【請求項８】 さらに前記後退部内の、前記タングステ
    ン膜と前記タングステンプラグの間に第二のタングステ
    ンシリサイド膜を形成するステップを含むことを特徴と
    する請求項７記載の方法。
  9. 【請求項９】 前記バリア層の第一のタングステンシリ
    サイド膜を形成するステップが堆積チャンバー内でタン
    グステンシリサイドターゲットからタングステンシリサ
    イドをスパッタリングする過程を含むことを特徴とする
    請求項７記載の方法。
  10. 【請求項１０】 前記バリア層の第一のタングステン膜
    を形成するステップが堆積チャンバー内でタングステン
    コイルからタングステンをスパッタリングする過程を含
    むことを特徴とする請求項７記載の方法。
  11. 【請求項１１】 さらに前記バリア層のタングステン膜
    内にタングステンシリサイド勾配を堆積するステップを
    含むことを特徴とする請求項７記載の方法。
  12. 【請求項１２】 半導体製造システムであって、このシ
    ステムが： （ａ）内部でスパッタ堆積が遂行されるチャンバー； （ｂ）前記チャンバー内に搭載されたタングステンシリ
    サイドターゲット；（ｃ）前記チャンバー内の前記タン
    グステンシリサイドターゲットの下方に搭載されたタン
    グステンコイル； （ｄ）前記タングステンコイルの下方に配置された前記
    半導体デバイスをサポートするためのペデスタル；及び （ｅ）前記チャンバーと関連する前記チャンバー内で前
    記半導体デバイスの上方プラズマを生成するための手段
    を備えることを特徴とする半導体製造システム。
  13. 【請求項１３】 さらに前記タングステンシリサイドタ
    ーゲットに結合されたＤＣ−電源を備えることを特徴と
    する請求項１２記載の半導体製造システム。
  14. 【請求項１４】 前記プラズマ生成手段が前記チャンバ
    ーに接続されたアルゴングロー放電のソースを備えるこ
    とを特徴とする請求項１２記載のシステム。
  15. 【請求項１５】 さらに前記タングステンコイルに結合
    されたＲＦ−電源を備えることを特徴とする請求項１２
    記載のシステム。
  16. 【請求項１６】 さらに前記ペデスタルに結合されたＲ
    Ｆ−電源を備えることを特徴とする請求項１２記載のシ
    ステム。
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