JP2000031094A - 半導体装置のチタニウム膜の形成方法 - Google Patents

半導体装置のチタニウム膜の形成方法

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Abstract

(57)【要約】 【課題】 半導体装置のチタニウム(Ti)膜の形成方法に
おいて、Ti膜の被覆性を改善して金属配線形成工程を安
定化することによって半導体装置の信頼度及び歩留まり
を向上させる。 【解決手段】 コンタクトホールが形成されたウエハー
の全体構造上部に、1010/cm3を越えない密度のプラズマ
を利用してスパッタ法により第1チタニウム膜12を蒸着
する段階と、上記ウエハーにバイアスを印加する段階
と、第1チタニウム膜12上に、上記バイアス電源を印加
した状態で少なくとも1011/cm3以上の密度のプラズマを
使用して第2チタニウム膜13を蒸着する段階とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体技術に関し、
特に半導体装置のチタニウム(Ti)膜の形成方法に関する
ものである。
【０００２】
【従来の技術】半導体素子が益々高集積化されていくに
ことよって、金属コンタクトホールの大きさも徐々に縮
小化する傾向にあり、これに伴い金属配線形成が益々難
しくなっている。金属配線工程時に一般的に適用される
拡散防止膜(diffusion barrier)として主として物理蒸
着(PVD)法によるTi/TiN膜を使用してきた。しかし、広
く知られているように、物理蒸着法はその蒸着原理によ
り優れた段差被覆性(stepcoverage)を得るのが根本的に
難しい。
【０００３】すなわち、物理蒸着(PVD)法を使用してTi/
TiN膜を蒸着する場合、段差比(aspect ratio)が２以上
の高段差コンタクトホールではコンタクトホールの下部
と側壁での被覆性が劣悪になる。
【０００４】このような物理蒸着法の劣悪な被覆性を改
善するためにコリメーター(collimator)またはイオン化
(ionized)方式の物理蒸着(PVD)法などが研究されている
が、未だ充分な被覆性を確保しにくいだけでなく、この
ような研究の大部分がTiN膜に関し、Ti膜に関する研究
はほとんどなされない実情である。
【０００５】実質的に、TiN膜はバリアー(barrier)の役
割だけを正しく遂行すれば素子の特性には大きい影響を
及ぼさないが、Ti膜の場合、シリコン基板と接触し、ま
た後続工程時に半導体基板との反応により素子の特性に
非常に大きい影響を及ぼすようになる。
【０００６】詳述した工程等の問題点を解決するため
に、高周波(RF)電源を印加してスパッタリングチャンバ
(sputtering chamber)内に高密度プラズマを形成し、ウ
エハーにバイアス電源を印加してスパッタされた原子ら
がウエハーに垂直方向に入射されるようにしてコンタク
トホール(contact hole)の下部の被覆性を増大させる工
程が提案された。
【０００７】しかし、この場合、被覆性は増加する反
面、高密度のプラズマと半導体基板に印加したバイアス
によりシリコン基板の損傷を誘発して素子の特性を劣化
させるようになるという問題があった。
【０００８】
【発明が解決しようとする課題】本発明はスパッタ法に
よるチタニウム膜の蒸着時に基板の損傷なしに被覆性を
向上させることができる半導体装置のチタニウム膜の形
成方法を提供するのにその目的がある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明から提供されている特徴的な半導体装置のチタ
ニウム膜形成方法は、コンタクトホールが形成されたウ
エハーの全体構造上部に、1010/cm3を越えない密度のプ
ラズマを利用してスパッタ法により第１チタニウム膜を
蒸着する段階と、上記ウエハーにバイアスを印加する段
階と、該第１チタニウム膜上に、上記バイアス電源を印
加した状態で少なくとも1011/cm3以上の密度のプラズマ
を使用して第２チタニウム膜を蒸着する段階とを含んで
なる。
【００１０】本発明はスパッタ法によるTi膜の蒸着時に
高周波電源及びバイアス電源の調節により基板の損傷な
しに優れた被覆性を確保することができるようにする。
【００１１】すなわち、Ti膜の蒸着初期には低い密度の
プラズマを利用して非常に低い工程圧力下で一定厚さを
蒸着し、残り厚さのTi膜は中間密度以上のプラズマを利
用してバイアスを印加して蒸着する技術である。
【００１２】
【発明の実施の形態】以下、本発明の容易な実施のため
に本発明の望ましい実施例を説明する。
【００１３】添付された図１〜図４は本発明の一実施例
に係る半導体装置の金属配線形成工程を示す断面図であ
り、以下これを参照してその工程を詳細に説明する。
【００１４】まず、図１に図示された通り所定の下部層
工程を終えたシリコン基板10の上部に層間絶縁膜11を蒸
着し、これを選択的にエッチングして金属コンタクトホ
ールを形成してから高真空に維持されたスパッタリング
装置内で全体構造の上部に第１Ti膜12を蒸着する。
【００１５】この時、第１Ti膜12は、450〜650℃の温度
下で、1010/cm3以下の低いプラズマ密度と2.0mTorr以下
の低い工程圧力を使用して蒸着し、その厚さは予定され
たTi膜の厚さの1/2を越えないようにする。
【００１６】このように蒸着された第１Ti膜12は、図示
された通り、コンタクトホール側壁部分の被覆は高密度
プラズマを使用する時より優れており、コンタクトホー
ル下部では高密度プラズマを使用する時より劣るが、コ
ンタクトホール下部に露出していたシリコン基板10の損
傷を防止できる。
【００１７】次いで、図２に示すように、第１Ti膜12上
に第2Ti膜13を蒸着する。この時、第２Ti膜13はスパッ
タリングチャンバのプラズマ密度を1011/cm3以上に増加
させ、工程圧力を15mTorr以上に増加させた状態で予定
された厚さとなるまで蒸着し、バイアスを印加してスパ
ッタリングされたTi粒子に直進性を与えることによって
コンタクトホール下部の被覆性を良化させる。
【００１８】続けて、図３に示すように、チャンバの移
動なしに第２Ti膜13上にTiN膜14を蒸着する。TiN膜14の
蒸着は第２Ti膜13の蒸着時とほとんど同じ雰囲気で蒸着
する。
【００１９】次に、図４に示すように、TiN膜14上にタ
ングステン膜15を蒸着してコンタクトホールを埋める。
例えば、前述した一実施形態では金属配線工程を一例と
して説明したが、本発明は金属ビットライン工程にも適
用できる。
【００２０】以上で説明した本発明は前述した実施例及
び添付された図面により限定されることがなく、本発明
の技術的思想を逸脱しない範囲内で種々の置換、変形及
び変更が可能だということは、本発明が属する技術分野
における通常の知識を有する者にとって明白なことであ
る。
【００２１】
【発明の効果】以上のように本発明によれば、Ti膜の被
覆性を改善して金属配線形成工程を安定化することによ
って半導体装置の信頼度及び歩留まりを向上させる効果
がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体装置の金属配線
形成工程を示す断面図である。
【図２】本発明の一実施例に係る半導体装置の金属配線
形成工程を示す断面図である。
【図３】本発明の一実施例に係る半導体装置の金属配線
形成工程を示す断面図である。
【図４】本発明の一実施例に係る半導体装置の金属配線
形成工程を示す断面図である。
【符号の説明】
10 シリコン基板 11 層間絶縁膜 12 第１チタニウム膜 13 第２チタニウム膜 14 TiN膜 15 タングステン膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 コンタクトホールを有する半導体装置に
    おいて、コンタクトホールが形成されたウエハーの全体
    構造上部に、1010/cm3を越えない密度のプラズマを利用
    してスパッタ法により第1チタニウム膜を蒸着する段階
    と、 上記ウエハーにバイアスを印加する段階と、 該第１チタニウム膜上に、上記バイアス電源を印加した
    状態で少なくとも1011/cm3以上の密度のプラズマを使用
    して第２チタニウム膜を蒸着する段階とを含んでなるこ
    とを特徴とする半導体装置のチタニウム膜の形成方法。
  2. 【請求項２】 上記第１チタニウム膜が2.0mTorrを越え
    ない工程圧力下で蒸着されることを特徴とする請求項1
    記載の半導体装置のチタニウム膜の形成方法。
  3. 【請求項３】 上記第１チタニウム膜が450〜650℃の温
    度下で蒸着されることを特徴とする請求項２記載の半導
    体装置のチタニウム膜の形成方法。
  4. 【請求項４】 上記第２チタニウム膜が少なくとも15mT
    orrの工程圧力下で蒸着されることを特徴とする請求項
    １記載の半導体装置のチタニウム膜の形成方法。
  5. 【請求項５】 上記第２チタニウム膜が450〜650℃の温
    度下で蒸着されることを特徴とする請求項４記載の半導
    体装置のチタニウム膜の形成方法。
  6. 【請求項６】 上記第１及び第２チタニウム膜が同一チ
    ャンバ内で蒸着されることを特徴とする請求項１記載の
    半導体装置のチタニウム膜の形成方法。
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