KR100458297B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 티타늄층(Ti)과 티타늄 나이트라이드층(TiN)으로 된 장벽 금속층(barrier metal layer)을 형성할 때, 스텝 커버리지(step coverage) 불량으로 생기는 장벽 금속층의 오버행(overhang)으로 인한 금속층 매립 불량을 해결하기 위하여, 장벽 금속층 형성후에 이온 금속 플라즈마(ion metal plasma) 공정을 실시하여 콘택홀의 저면부에 리스퍼터링(re-sputterin)이 일어나게 하여 콘택홀 저면부 및 측면부의 두께를 증가시키므로, 오버행이 완화되어 후속 금속층 형성시 콘택홀을 양호하게 매립 시킬 수 있어, 콘택 저항을 낮출 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.

Description

반도체 소자의 금속 배선 형성 방법
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 장벽 금속층(barrier metal layer)을 이온 금속 플라즈마(ion metal plasma) 방식으로 형성하여 후속 금속층 형성시 콘택홀을 양호하게 매립 시킬 수 있도록 하므로, 콘택 저항을 낮출 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 콘택홀의 크기가 줄어들고 있다. 이에 따라 금속 콘택 공정시 콘택홀을 양호하게 채우기가 어렵고, 또한 콘택 저항이 증가되어 소자의 전기적 특성을 저하시키게 된다. 이를 해결하기 위하여, 티타늄(Ti)과 티타늄 나이트라이드(TiN)를 증착한 후 열처리하여 콘택홀 기저부에 티타늄 실리사이드(TiSi2)를 갖는 장벽 금속층을 형성한다.
종래의 반도체 소자의 장벽 금속층 형성 방법을 도 1(a) 및 도 1(b)를 참조하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 실리콘 기판(11) 상부에 형성된 층간 절연막(12)의 선택된 영역을 식각 하여 콘택홀(13)이 형성된다. 콘택홀(13)을 포함한 층간 절연막(12) 상부에 직류 바이어스 스퍼터링(DC bisa sputtering) 방식으로 장벽 금속층(14)을 형성한 후, 열처리를 실시한다.
상기에서, 장벽 금속층(14)은 하부층과 상부층의 접착을 양호하게 하기 위한 목적으로 형성되는 티타늄층과 하부층과 상부층의 이온들이 상호 확산 되는 것을 방지하기 위한 목적으로 형성되는 티타늄 나이트라이드층으로 이루어진다. 스퍼터링 방식은 스퍼터 챔버(sputter chamber) 내부에 타겟(target)과 웨이퍼(wafer) 사이에 직류 바이어스(DC bias)를 인가하므로 플라즈마가 형성되고, 이 플라즈마에 의해 타겟을 스퍼터링하므로서 금속 물질이 웨이퍼에 증착하게 되는데, 이럴 경우 스퍼터링 특성상 콘택홀(13)의 입구에 오버행(18)이 발생되고, 콘택홀(13) 저면부 및 측면부에 증착이 잘 이루어지지 않아 두께가 얇게된다.
도 1(b)를 참조하면, 티타늄 나이트라이드층(15)상에 금속층(17)이 형성된다. 금속층(17)은 티타늄 나이트라이드층(15)의 오버행(18)으로 인하여 스텝 커버리지(step coverage)가 더욱 나빠져 콘택홀(13) 내에 키홀(key hole; 19)등이 발생되어 금속층(17)의 콘택 저항을 증가시키게 된다.
상술한 바와 같이, 종래의 방법으로 장벽 금속층을 형성할 경우 장벽 금속층에 오버행이 발생되어 콘택홀 입구를 좁게 만들고, 이후에 실시되는 금속 증착공정시 오버행에 의한 쉐도우 현상(shadow effect)으로 금속 스텝 커버리지는 더욱 악화되어 금속 배선의 콘택 저항등의 증가로 소자의 신뢰성을 저하시키게 된다.
따라서, 본 발명은 장벽 금속층 형성시에 발생되는 오버행을 방지하고, 콘택 저항을 낮출 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 금속 배선 형성방법은 콘택홀이 형성된 기판 상에 제 1 이온 금속 플라즈마 공정으로 제 1 장벽 금속층을 형성하는 단계; 제 1 장벽 금속층상에 제 2 이온 금속 플라즈마 공정으로 제 2 장벽 금속층을 형성하여, 이로 인하여 상기 제 1 및 2 장벽 금속층으로 된 장벽 금속층이 형성되는 단계; 및 상기 장벽 금속층상에 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2(a) 내지 2(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2(a)를 참조하면, 실리콘 기판(21) 상부에 형성된 층간 절연막(22)의 선택된 영역을 식각 하여 콘택홀(23)이 형성된다. 콘택홀(23)을 포함한 층간 절연막(22) 상부에 제 1 이온 금속 플라즈마(first ion metal plasma) 공정으로 제 1 장벽 금속층(24A)을 형성한다.
상기에서, 제 1 이온 금속 플라즈마 공정은 직류 증착 전류(DC deposition power)를 1000 내지 10000W로 하고, 고주파 전력(RF power)을 100 내지 3000W 로 하며, 이때 주파수는 13.56MHz 이고, 웨이퍼 바이어스(wafer bias)를 400KHz 주파수에 전력이 100 내지 1000W 로 되도록하고, 챔버 내에 주입되는 가스는 아르곤(Ar)을 사용하며, 챔버 내의 압력은 5 내지 30mToor로 하여 실시한다. 이러한 조건으로 제 1 이온 금속 플라즈마 공정을 실시할 경우, 챔버 내부에 고주파 바이어스(RF bias)가 인가되므로 기존의 직류 바이어스(DC bias)에 의해 형성되는 플라즈마의 밀도 보다 더욱 고밀도로 된다. 스퍼터링된 타겟의 원자들은 웨이퍼로 이동하는 중에 고밀도 플라즈마 지역에서 이온화되고, 이온화된 원자들은 웨이퍼 근처에서 전기장에 의해 가속되어 웨이퍼 방향으로 수직하게 이동하게 된다. 따라서, 증착되는 원자들은 매우 큰 직진성을 가지게 된다. 따라서, 콘택홀(23) 입구에 오버행이 많이 발생되지 않으면서 콘택홀(23) 내부에서 좋은 스텝 커버리지를 갖게된다.
도 2(b)를 참조하면, 제 2 이온 금속 플라즈마 공정을 실시하여 제 1 장벽 금속층(24A)상에 제 2 장벽 금속층(24B)을 형성하여 본 발명의 장벽 금속층(24)이 완성된다.
상기에서, 제 2 이온 금속 플라즈마 공정은 직류 증착 전류(DC deposition power)를 5000 내지 20000W로 하고, 고주파 전력(RF power)을 0 내지 6000W 로 하며, 이때 주파수는 13.56MHz 이고, 웨이퍼 바이어스(wafer bias)를 400KHz 주파수에 전력이 500 내지 5000W 로 되도록하고, 챔버 내에 주입되는 가스는 아르곤(Ar)을 사용하며, 챔버 내의 압력은 5 내지 30mToor로 하여 실시한다. 제 2 이온 금속 플라즈마 공정 조건은 먼저 실시한 제 1 이온 금속 플라즈마 공정 조건보다 증착 전력 및 고주파 전력등이 높게 조절되므로 인하여, 플라즈마의 밀도 더욱 고밀도로 되고, 스퍼터링된 타겟의 원자들은 웨이퍼로 이동하는 중에 고밀도 플라즈마 지역에서 이온화되고, 이온화된 원자들은 웨이퍼 근처에서 전기장에 의해 가속되어 웨이퍼 방향으로 수직하게 이동하게 된다. 따라서, 증착되는 원자들은 매우 큰 직진성을 가지게 되어 콘택홀(23)의 저면에서 리스퍼터링(re-sputtering)이 일어나게 하여 콘택홀(23)의 저면부 및 측면부의 증착 두께가 두껍워 진다.
제 1 및 2 장벽 금속층(24A 및 24B)을 형성하기 위한 타겟 물질(target material)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 실리사이드(TiSi1-x) 및 텅스텐 실리사이드(WSi1-x)등이다.
전술한 바와 같이, 장벽 금속층(24)을 조건을 달리한 2단계 이온 금속 플라즈마 공정으로 형성하므로, 콘택홀(23)에서의 스텝 커버리지를 향상시킬 수 있다. 제 1 이온 금속 플라즈마 공정은 장벽 금속층(24) 두께에 대해 약 30 내지 80% 정도의 두께가 될 때까지 실시하고, 나머지 두께는 제 2 이온 금속 플라즈마 공정으로 형성한다(장벽 금속층 두께에 대해 약 20 내지 70%).
도 2(c)를 참조하면, 장벽 금속층(24)상에 금속층(25)을 형성한다.
상술한 바와 같이, 본 발명은 장벽 금속층을 조건이 다른 2단계 이온 금속 플라즈마 공정으로 형성하므로, 오버행의 발생 방지, 막질 향상 및 콘택홀 내의 스텝 커버리지 향상으로 금속층을 콘택홀 부분에서 양호하게 매립시킬 수 있어, 콘택 저항이 개선 및 소자의 신뢰성을 향상시킬 수 있다.
도 1(a) 및 도1(b)는 종래의 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
도 2(a) 내지 2(c)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 및 21: 실리콘 기판 12 및 22: 층간 절연막
13 및 23: 콘택홀 14 및 24: 장벽 금속층
24A 및 24B: 제 1 및 2 장벽 금속층 15 및 25: 금속층
18: 오버행 19: 키홀

Claims (5)

  1. 콘택홀이 형성된 기판 상에 제 1 이온 금속 플라즈마 공정으로 제 1 장벽 금속층을 형성하는 단계;
    상기 제1 이온 금속플라즈마 공정보다 직류 증착 전류 및 고주파 전력이 더 높은 제2 이온 금속 플라즈마 공정으로 상기 제1 장벽 금속층상에 제2 장벽 금속층을 형성하여, 상기 제1 및 제2 장벽 금속층으로 된 장벽 금속층을 형성하는 단계; 및
    상기 장벽 금속층상에 금속층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 이온 금속 플라즈마 공정은 직류 증착 전류를 1000 내지 10000W로 하고, 고주파 전력을 100 내지 3000W 로 하며, 이때 주파수는 13.56MHz 이고, 웨이퍼 바이어스를 400KHz 주파수에 전력이 100 내지 1000W 로 되도록하고, 챔버 내에 주입되는 가스는 아르곤(Ar)을 사용하며, 챔버 내의 압력은 5 내지 30mTorr로 하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 이온 금속 플라즈마 공정은 직류 증착 전류를 5000 내지 20000W로 하고, 고주파 전력을 0 내지 6000W 로 하며, 이때 주파수는 13.56MHz 이고, 웨이퍼 바이어스를 400KHz 주파수에 전력이 500 내지 5000W 로 되도록하고, 챔버 내에 주입되는 가스는 아르곤(Ar)을 사용하며, 챔버 내의 압력은 5 내지 30mTorr로 하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 2 장벽 금속층을 형성하기 위한 타겟 물질은 티타늄(Ti), 티타늄 나이트라이드(TiN), 티타늄 실리사이드(TiSi1-x) 및 텅스텐 실리사이드(WSi1-x)중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 장벽 금속층은 상기 장벽 금속층의 두께에 대해 약 30 내지 80% 정도의 두께로 형성되고, 상기 제 2 장벽 금속층은 상기 장벽 금속층의 두께에 대해 약 20 내지 70% 정도의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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